KR100989755B1 - 절연 게이트 박막 트랜지스터 및 그 제어 시스템 - Google Patents
절연 게이트 박막 트랜지스터 및 그 제어 시스템 Download PDFInfo
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Abstract
Description
Claims (42)
- 절연 게이트 트랜지스터의 제어방법으로서,상기 절연 게이트 트랜지스터는,제1 주면과 이 제1 주면에 대면하는 제2 주면을 가진 반도체 박막; 상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트; 상기 제1 도전 게이트를 가로질러 서로 대면하여 있고, 상기 제1 도전 게이트와 절연되어 있으며, 상기 반도체 박막과 접촉하고 있는 제1 도전형의 제1 반도체 영역과 제2 반도체 영역; 및 상기 반도체 박막과 접촉하고 있고, 그 위에 제3 배선 접촉자가 배치되는, 역도전형의 제3 반도체 영역을 포함하며, 상기 반도체 박막은, 제1 도전 게이트 전위가 상기 제1 도전 게이트 아래의 상기 제1 및 제2 반도체 영역 사이에서 상기 제1 주면과 상기 제2 주면 사이의 캐리어를 공핍시키도록 하는 두께와 불순물 농도 관계를 가지며, 상기 절연 게이트 트랜지스터 제어방법은,상기 역도전형의 제3 반도체 영역으로부터 상기 반도체 박막에 역도전형의 캐리어를 주입하는 단계; 및이어서, 상기 제1 도전 게이트에 제1 전위를 인가하여, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 표면상에 제1 도전형의 채널을 유도하는 단계를 포함하는, 절연 게이트 트랜지스터 제어방법.
- 청구항 1에 있어서,상기 제1 도전 게이트에 상기 제1 전위를 인가한 후 상기 제3 반도체 영역의 전위에 의해 상기 제1 도전 게이트에서 본 게이트 임계 전압을 제어하는 단계를 더 포함하는, 절연 게이트 트랜지스터 제어방법.
- 청구항 1의 방법이 적용되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분으로부터 역도전형 캐리어가 확산하는 거리 내에 상기 제3 반도체 영역의 단부가 배치되는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,상기 반도체 박막은, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분으로부터 상기 역도전형의 제3 반도체 영역까지 연장되며,상기 반도체 박막의 상기 연장된 부분 상에 제2 게이트 절연막이 형성되고, 제2 게이트 절연막 상에 제2 도전 게이트가 배치되는, 절연 게이트 트랜지스터.
- 청구항 2의 방법이 적용되고,상기 반도체 박막은, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분으로부터 상기 역도전형의 제3 반도체 영역까지 연장되며,상기 반도체 박막의 연장된 부분 상에 제2 게이트 절연막이 형성되고, 제2 게이트 절연막 상에 제2 도전 게이트가 배치되는, 절연 게이트 트랜지스터.
- 청구항 4에 있어서, 상기 제1 도전 게이트와 상기 제2 도전 게이트는 연속하는, 절연 게이트 트랜지스터.
- 청구항 5에 있어서, 상기 제1 도전 게이트와 상기 제2 도전 게이트는 연속하는, 절연 게이트 트랜지스터.
- 청구항 4에 있어서,상기 제3 반도체 영역은 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분과 접촉하고,상기 제2 게이트 절연막 및 상기 제2 도전 게이트는 상기 제1 게이트 절연막 및 상기 제1 도전 게이트와 동일한 막인, 절연 게이트 트랜지스터.
- 청구항 5에 있어서,상기 제3 반도체 영역은 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분과 접촉하고,상기 제2 게이트 절연막 및 상기 제2 도전 게이트는 상기 제1 게이트 절연막 및 상기 제1 도전 게이트와 동일한 막인, 절연 게이트 트랜지스터.
- 청구항 4에 있어서,상기 제1 반도체 영역에 대면하는 다수의 제2 반도체 영역이 있으며,상기 제3 반도체 영역은 상기 다수의 제2 반도체 영역 사이에 배치되는, 절연 게이트 트랜지스터.
- 청구항 5에 있어서,상기 제1 반도체 영역에 대면하는 다수의 제2 반도체 영역이 있으며,상기 제3 반도체 영역은 상기 다수의 제2 반도체 영역 사이에 배치되는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분의 상기 제2 주면 상에 형성된 제3 게이트 절연막을 더 포함하고,상기 제3 도전 게이트는 상기 제3 게이트 절연막과 접촉하고 있는, 절연 게이트 트랜지스터.
- 청구항 2의 방법이 적용되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분의 상기 제2 주면 상에 형성된 제3 게이트 절연막을 더 포함하고,상기 제3 도전 게이트는 상기 제3 게이트 절연막과 접촉하고 있는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,제1 주면 및 이 제1 주면에 대면하는 제2 주면을 가진 반도체 박막;상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막;상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트;상기 제1 도전 게이트를 가로질러 서로 대면하고, 상기 제1 도전 게이트와 절연되며, 상기 반도체 박막과 접촉하고 있는, 제1 도전형의 제1 반도체 영역과 제2 반도체 영역;상기 반도체 박막과 접촉하고 있는, 역도전형의 제3 반도체 영역;상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분의 상기 제2 주면 상에 형성된 제3 게이트 절연막; 및상기 제3 게이트 절연막에 접촉하고 있는 제3 도전 게이트를 적어도 포함하고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분으로부터 역도전형 캐리어가 확산하는 거리 이내에 상기 제3 반도체 영역의 단부가 배치되고,상기 제3 반도체 영역의 전위에 의해 상기 제1 도전 게이트로부터 본 게이트 임계 전압이 제어되는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,제1 주면, 및 이 제1 주면에 대면하는 제2 주면을 가진 반도체 박막;상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막;상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트;상기 제1 도전 게이트를 가로질러 서로 대면하고, 상기 제1 도전 게이트와 절연되며, 상기 반도체 박막과 접촉하고 있는, 제1 도전형의 제1 반도체 영역과 제2 반도체 영역;상기 반도체 박막과 접촉하고 있는, 역도전형의 제3 반도체 영역;상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분의 상기 제2 주면 상에 형성된 제3 게이트 절연막; 및상기 제3 게이트 절연막에 접촉하고 있는 제3 도전 게이트를 적어도 포함하고,상기 제3 도전 게이트가 상기 제3 반도체 영역을, 그 사이에 상기 제3 게이트 절연막이 끼워진 채로, 부분적으로 중첩할 때까지 상기 제3 도전 게이트가 연장함으로써, 상기 제3 반도체 영역의 전위에 의해 상기 제1 도전 게이트로부터 본 게이트 임계 전압이 제어되는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,상기 반도체 박막은 절연 기판상에 형성되는, 절연 게이트 트랜지스터.
- 청구항 2의 방법이 적용되고,상기 반도체 박막은 절연 기판상에 형성되는, 절연 게이트 트랜지스터.
- 청구항 15에 있어서,상기 반도체 박막을 지지하는 기판의 표면 부분이 상기 제3 도전 게이트로서 동작하는, 절연 게이트 트랜지스터.
- 청구항 13에 있어서,상기 반도체 박막을 지지하는 기판의 표면 부분이 상기 제3 도전 게이트로서 동작하는, 절연 게이트 트랜지스터.
- 청구항 12에 있어서,상기 반도체 박막을 지지하는 기판의 표면 부분이 상기 제3 도전 게이트로서 동작하는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,상기 반도체 박막의 적어도 단부가 기판에 의해 지지되는, 절연 게이트 트랜지스터.
- 청구항 2의 방법이 적용되고,상기 반도체 박막의 적어도 단부가 기판에 의해 지지되는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,상기 제1 도전 게이트가 역도전형의 실리콘으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 2의 방법이 적용되고,상기 제1 도전 게이트가 역도전형의 실리콘으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 4에 있어서,상기 제2 도전 게이트가 역도전형의 실리콘으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 5에 있어서,상기 제2 도전 게이트가 역도전형의 실리콘으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 12에 있어서,상기 제3 도전 게이트가 역도전형의 실리콘으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 13에 있어서,상기 제3 도전 게이트가 역도전형의 실리콘으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 1의 방법이 적용되고,상기 제1 도전 게이트가 역도전형의 실리콘 게르마늄으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 2의 방법이 적용되고,상기 제1 도전 게이트가 역도전형의 실리콘 게르마늄으로 형성되는, 절연 게이트 트랜지스터.
- 청구항 4에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄으로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 5에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄으로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 6에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄으로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 상기 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 7에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄으로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 4에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄층과 실리콘층의 적층체로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 5에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄층과 실리콘층의 적층체로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 6에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄층과 실리콘층의 적층체로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 7에 있어서,상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄층과 실리콘층의 적층체로 형성되고,상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분은, 1.2 ×1012∼1.6 ×1012 atoms/㎠ 농도의 n형 불순물을 함유하는, 절연 게이트 트랜지스터.
- 청구항 6에 있어서,상기 역도전형의 제3 반도체 영역에 이르는 상기 반도체 박막의 상기 연장된 부분에, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분보다 불순물 농도가 높은 부분이 형성되는, 절연 게이트 트랜지스터.
- 청구항 7에 있어서,상기 역도전형의 제3 반도체 영역에 이르는 상기 반도체 박막의 상기 연장된 부분에, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막의 부분보다 불순물 농도가 높은 부분이 형성되는, 절연 게이트 트랜지스터.
- 청구항 6에 있어서,상기 반도체 박막에 역도전형의 불순물이 도핑되고,상기 역도전형의 제3 반도체 영역에 이르는 상기 반도체 박막의 상기 연장된 부분에, 제1 도전형의 불순물로 도핑된 부분이 형성되는, 절연 게이트 트랜지스터.
- 청구항 7에 있어서,상기 반도체 박막에 역도전형의 불순물이 도핑되고,상기 역도전형의 제3 반도체 영역에 이르는 상기 반도체 박막의 상기 연장된 부분에, 제1 도전형의 불순물로 도핑된 부분이 형성되는, 절연 게이트 트랜지스터.
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