JPH06112489A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
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- JPH06112489A JPH06112489A JP28224092A JP28224092A JPH06112489A JP H06112489 A JPH06112489 A JP H06112489A JP 28224092 A JP28224092 A JP 28224092A JP 28224092 A JP28224092 A JP 28224092A JP H06112489 A JPH06112489 A JP H06112489A
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Abstract
(57)【要約】
【目的】 絶縁性基板上に形成されるＭＯＳ型電界効果
トランジスタの電流密度を高める。 【構成】 ソース領域４とドレイン領域５との間に形成
されるチャネル形成領域６Ａがゲート電極９側のｐ形を
有する第１のチャネル形成領域６1 と、基板１側のｎ形
を有する第２のチャネル形成領域６2 との２層から構成
され、第１のチャネル形成領域６1 の不純物の全電荷量
が単位面積当たりのゲート絶縁膜容量と閾値電圧との積
以下で第２のチャネル形成領域６2 が零バイアス状態で
完全に空乏化させることによって電流密度を高める。
トランジスタの電流密度を高める。 【構成】 ソース領域４とドレイン領域５との間に形成
されるチャネル形成領域６Ａがゲート電極９側のｐ形を
有する第１のチャネル形成領域６1 と、基板１側のｎ形
を有する第２のチャネル形成領域６2 との２層から構成
され、第１のチャネル形成領域６1 の不純物の全電荷量
が単位面積当たりのゲート絶縁膜容量と閾値電圧との積
以下で第２のチャネル形成領域６2 が零バイアス状態で
完全に空乏化させることによって電流密度を高める。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型電界効果トラ
ンジスタに係わり、特に絶縁性基板上に形成されるＭＯ
Ｓ型電界効果トランジスタに関するものである。
ンジスタに係わり、特に絶縁性基板上に形成されるＭＯ
Ｓ型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】図５は、従来の絶縁性基板上に形成され
たＭＯＳ型電界効果トランジスタの構成を示す断面図で
ある。同図において、１は半導体あるいは絶縁体からな
る基板、２は埋め込み絶縁層、３は半導体活性領域、４
はソース領域、５はドレイン領域、６はチャネル形成領
域、７はゲート絶縁膜、８はソース電極、９はゲート電
極、１０はドレイン電極である。
たＭＯＳ型電界効果トランジスタの構成を示す断面図で
ある。同図において、１は半導体あるいは絶縁体からな
る基板、２は埋め込み絶縁層、３は半導体活性領域、４
はソース領域、５はドレイン領域、６はチャネル形成領
域、７はゲート絶縁膜、８はソース電極、９はゲート電
極、１０はドレイン電極である。
【０００３】図５（ａ）は、チャネル形成領域６の導電
形がソース領域４およびドレイン領域５とは逆の反転型
の場合、図５（ｂ）は、チャネル形成領域６の導電形が
ソース領域４およびドレイン領域５と等しい埋め込みチ
ャネル型の場合をそれぞれ示している。
形がソース領域４およびドレイン領域５とは逆の反転型
の場合、図５（ｂ）は、チャネル形成領域６の導電形が
ソース領域４およびドレイン領域５と等しい埋め込みチ
ャネル型の場合をそれぞれ示している。
【０００４】以下、従来のＭＯＳ型電界効果トランジス
タの説明においては、ｎチャネルＭＯＳ型電界効果トラ
ンジスタを用いる。しかし、導電形をｎ→ｐ，ｐ→ｎと
置き換え、電圧関係を反転することにより、ｐチャネル
ＭＯＳ型電界効果トランジスタも同様に構成できる。
タの説明においては、ｎチャネルＭＯＳ型電界効果トラ
ンジスタを用いる。しかし、導電形をｎ→ｐ，ｐ→ｎと
置き換え、電圧関係を反転することにより、ｐチャネル
ＭＯＳ型電界効果トランジスタも同様に構成できる。
【０００５】図５（ａ）に示す反転型のｎチャネルＭＯ
Ｓ型電界効果トランジスタにおいては、ソース電極８を
接地し、ゲート電極９に閾値電圧以上の正の電圧を印加
すると、チャネル形成領域６の表面にｎ型チャネルが形
成され、さらにドレイン電極１０に正の電圧を印加すれ
ば、ソース電極８からドレイン電極１０へキャリアが流
れ、ＭＯＳ型電界効果トランジスタは導通する。
Ｓ型電界効果トランジスタにおいては、ソース電極８を
接地し、ゲート電極９に閾値電圧以上の正の電圧を印加
すると、チャネル形成領域６の表面にｎ型チャネルが形
成され、さらにドレイン電極１０に正の電圧を印加すれ
ば、ソース電極８からドレイン電極１０へキャリアが流
れ、ＭＯＳ型電界効果トランジスタは導通する。
【０００６】図５（ｂ）に示す埋め込みチャネル型のｎ
チャネルＭＯＳ型電界効果トランジスタでは、ソース電
極８を接地し、ゲート電極９に電圧を印加しない状態に
おいて、ｎ型のチャネル形成領域６は完全に空乏化して
いるため、ドレイン電極１０に正の電圧を印加しても、
ソース電極８からドレイン電極１０へキャリアが流れる
ことなく、非導通であるのに対し、ゲート電極９に正の
電圧を印加することにより、ｎ型のチャネル形成領域６
の空乏化の程度が埋め込み絶縁層２側から緩められ、ド
レイン電極１０に正の電圧を印加することによって埋め
込み絶縁層２側に形成されるチャネルを通ってソース電
極８からドレイン電極１０へキャリアが流れ、ＭＯＳ型
電界効果トランジスタは導通する。
チャネルＭＯＳ型電界効果トランジスタでは、ソース電
極８を接地し、ゲート電極９に電圧を印加しない状態に
おいて、ｎ型のチャネル形成領域６は完全に空乏化して
いるため、ドレイン電極１０に正の電圧を印加しても、
ソース電極８からドレイン電極１０へキャリアが流れる
ことなく、非導通であるのに対し、ゲート電極９に正の
電圧を印加することにより、ｎ型のチャネル形成領域６
の空乏化の程度が埋め込み絶縁層２側から緩められ、ド
レイン電極１０に正の電圧を印加することによって埋め
込み絶縁層２側に形成されるチャネルを通ってソース電
極８からドレイン電極１０へキャリアが流れ、ＭＯＳ型
電界効果トランジスタは導通する。
【０００７】以上、説明したように図５（ａ）および図
５（ｂ）に示すいずれの従来のＭＯＳ型電界効果トラン
ジスタにおいてもスイッチ機能を有し、さらに絶縁性基
板を用いないバルク型のＭＯＳ型電界効果トランジスタ
と比較した場合、ソース領域４およびドレイン領域５と
チャネル形成領域６との間の接合面積が小さいことか
ら、寄生容量が小さいという利点があった。
５（ｂ）に示すいずれの従来のＭＯＳ型電界効果トラン
ジスタにおいてもスイッチ機能を有し、さらに絶縁性基
板を用いないバルク型のＭＯＳ型電界効果トランジスタ
と比較した場合、ソース領域４およびドレイン領域５と
チャネル形成領域６との間の接合面積が小さいことか
ら、寄生容量が小さいという利点があった。
【０００８】
【発明が解決しようとする課題】しかしながら、図５
（ａ）に示す従来のＭＯＳ型電界効果トランジスタで
は、チャネル形成領域６の表面に形成される薄いチャネ
ルおよび図５（ｂ）に示す従来のＭＯＳ型電界効果トラ
ンジスタでは埋め込み絶縁層２側に形成される薄いチャ
ネルがキャリアを流す通路であるため、高い電流密度を
得ることが困難であるという問題があった。
（ａ）に示す従来のＭＯＳ型電界効果トランジスタで
は、チャネル形成領域６の表面に形成される薄いチャネ
ルおよび図５（ｂ）に示す従来のＭＯＳ型電界効果トラ
ンジスタでは埋め込み絶縁層２側に形成される薄いチャ
ネルがキャリアを流す通路であるため、高い電流密度を
得ることが困難であるという問題があった。
【０００９】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、絶
縁性基板上に形成されるＭＯＳ型電界効果トランジスタ
の電流密度を高めることができるＭＯＳ型電界効果トラ
ンジスタを提供することにある。
を解決するためになされたものであり、その目的は、絶
縁性基板上に形成されるＭＯＳ型電界効果トランジスタ
の電流密度を高めることができるＭＯＳ型電界効果トラ
ンジスタを提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、絶縁性基板上に形成されるＭＯＳ型
電界効果トランジスタにおいて、チャネル形成領域をそ
のゲート電極側をソース領域およびドレイン領域とは逆
の導電形（第１のチャネル形成領域）と、その埋め込み
絶縁層側をソース領域およびドレイン領域と同じ導電形
（第２のチャネル形成領域）との２層構造とし、さらに
第１のチャネル形成領域の不純物の全電荷量［（クーロ
ン／ｃｍ2 ）、素電荷量（クーロン）×不純物濃度（ｃ
ｍ-3）×厚さ（ｃｍ）］が単位面積当たりのゲート絶縁
膜容量と閾値電圧との積［（クーロン／ｃｍ2 ）、（Ｆ
／ｃｍ2 ）×（Ｖ）］以下とし、第２のチャネル形成領
域は零バイアス状態で完全に空乏化させるようにしたも
のである。ここでの閾値電圧は、第１のチャネル形成領
域に反転型チャネルを形成するのに必要なゲート電圧と
定義し、 Ｖth＝φMS−Ｑss／Ｃo＋２φf−ＱB／Ｃo で与えられる。ここで、Ｖthは閾値電圧、φMSはゲート
電極と第１のチャネル形成領域間の仕事関数差、Ｑssは
表面電荷密度、Ｃo は単位面積当たりのゲート絶縁膜容
量、φfは第１のチャネル形成領域のフェルミ電位、ＱB
は空乏層中に誘起される電荷である。
るために本発明は、絶縁性基板上に形成されるＭＯＳ型
電界効果トランジスタにおいて、チャネル形成領域をそ
のゲート電極側をソース領域およびドレイン領域とは逆
の導電形（第１のチャネル形成領域）と、その埋め込み
絶縁層側をソース領域およびドレイン領域と同じ導電形
（第２のチャネル形成領域）との２層構造とし、さらに
第１のチャネル形成領域の不純物の全電荷量［（クーロ
ン／ｃｍ2 ）、素電荷量（クーロン）×不純物濃度（ｃ
ｍ-3）×厚さ（ｃｍ）］が単位面積当たりのゲート絶縁
膜容量と閾値電圧との積［（クーロン／ｃｍ2 ）、（Ｆ
／ｃｍ2 ）×（Ｖ）］以下とし、第２のチャネル形成領
域は零バイアス状態で完全に空乏化させるようにしたも
のである。ここでの閾値電圧は、第１のチャネル形成領
域に反転型チャネルを形成するのに必要なゲート電圧と
定義し、 Ｖth＝φMS−Ｑss／Ｃo＋２φf−ＱB／Ｃo で与えられる。ここで、Ｖthは閾値電圧、φMSはゲート
電極と第１のチャネル形成領域間の仕事関数差、Ｑssは
表面電荷密度、Ｃo は単位面積当たりのゲート絶縁膜容
量、φfは第１のチャネル形成領域のフェルミ電位、ＱB
は空乏層中に誘起される電荷である。
【００１１】
【作用】本発明におけるチャネル形成領域を２層構造と
することによって反転型のＭＯＳ型電界効果トランジス
タと埋め込みチャネル型のＭＯＳ型電界効果トランジス
タとの両方の導電機構を合わせ持ち、電流密度を高める
ことが可能となる。
することによって反転型のＭＯＳ型電界効果トランジス
タと埋め込みチャネル型のＭＯＳ型電界効果トランジス
タとの両方の導電機構を合わせ持ち、電流密度を高める
ことが可能となる。
【００１２】
【実施例】（第１の実施例）以下、図面を用いて本発明
の実施例を詳細に説明する。図１は、本発明によるＭＯ
Ｓ型電界効果トランジスタの一実施例による構成を示す
ｎチャネルＭＯＳ型電界効果トランジスタの断面図であ
り、前述の図と同一部分には同一符号を付してある。同
図において、ソース領域４とドレイン領域５との間に形
成されるチャネル形成領域６Ａは、反転型チャネル形成
領域６1 と埋め込みチャネル型チャネル形成領域６2 と
の２層構造で形成されている。なお、導電形をｎ→ｐ，
ｐ→ｎと置き換え、電圧関係を反転することにより、ｐ
チャネルＭＯＳ型電界効果トランジスタも同様に構成で
きることは言うまでもない。
の実施例を詳細に説明する。図１は、本発明によるＭＯ
Ｓ型電界効果トランジスタの一実施例による構成を示す
ｎチャネルＭＯＳ型電界効果トランジスタの断面図であ
り、前述の図と同一部分には同一符号を付してある。同
図において、ソース領域４とドレイン領域５との間に形
成されるチャネル形成領域６Ａは、反転型チャネル形成
領域６1 と埋め込みチャネル型チャネル形成領域６2 と
の２層構造で形成されている。なお、導電形をｎ→ｐ，
ｐ→ｎと置き換え、電圧関係を反転することにより、ｐ
チャネルＭＯＳ型電界効果トランジスタも同様に構成で
きることは言うまでもない。
【００１３】このように構成されたｎチャネルＭＯＳ型
電界効果トランジスタにおいて、ソース電極８を接地
し、ゲート電極９に電圧を印加しない状態において、反
転型チャネル形成領域６1 の表面にはチャネルは形成さ
れず、また、埋め込みチャネル型チャネル形成領域６2
は反転型チャネル形成領域６1 とのｐｎ接合による拡散
電圧によって完全に空乏化しているため、ドレイン電極
１０に正の電圧を印加しても、ソース電極８からドレイ
ン電極１０へキャリアは流れることなく、非導通であ
る。ゲート電極９に閾値電圧以上の正の電圧を印加する
と、反転型チャネル形成領域６1 の表面にｎ型チャネル
が形成されるとともに反転型チャネル形成領域６1 の不
純物の全電荷量がゲート絶縁膜容量と閾値電圧との積以
下であるため、反転型チャネル形成領域６1 は完全に空
乏化し、埋め込みチャネル型チャネル形成領域６2 に電
子が誘起されてチャネルが形成されるため、ドレイン電
極１０に正の電圧を印加することによって反転型チャネ
ルと埋め込みチャネルとの両方を通じてソース電極８か
らドレイン電極１０へキャリアが流れ、ＭＯＳ型電界効
果トランジスタは導通する。
電界効果トランジスタにおいて、ソース電極８を接地
し、ゲート電極９に電圧を印加しない状態において、反
転型チャネル形成領域６1 の表面にはチャネルは形成さ
れず、また、埋め込みチャネル型チャネル形成領域６2
は反転型チャネル形成領域６1 とのｐｎ接合による拡散
電圧によって完全に空乏化しているため、ドレイン電極
１０に正の電圧を印加しても、ソース電極８からドレイ
ン電極１０へキャリアは流れることなく、非導通であ
る。ゲート電極９に閾値電圧以上の正の電圧を印加する
と、反転型チャネル形成領域６1 の表面にｎ型チャネル
が形成されるとともに反転型チャネル形成領域６1 の不
純物の全電荷量がゲート絶縁膜容量と閾値電圧との積以
下であるため、反転型チャネル形成領域６1 は完全に空
乏化し、埋め込みチャネル型チャネル形成領域６2 に電
子が誘起されてチャネルが形成されるため、ドレイン電
極１０に正の電圧を印加することによって反転型チャネ
ルと埋め込みチャネルとの両方を通じてソース電極８か
らドレイン電極１０へキャリアが流れ、ＭＯＳ型電界効
果トランジスタは導通する。
【００１４】例えば、反転型チャネル形成領域６1 の不
純物濃度を６×１０16ｃｍ-3、厚さを０．１μｍ、単位
面積当たりのゲート絶縁膜容量を６９ｎＦ／ｃｍ2 、反
転型チャネルの閾値電圧を１．５Ｖとした場合、反転型
チャネル形成領域６1 の単位面積当たりの不純物の全電
荷量は、 −６×１０16×０．１×１０-4×１．６×１０-19 ＝−９．６×１０-8 （ク ーロン／ｃｍ2） であり、一方、ゲート電極９に１．５Ｖを印加した状態
において、ゲート電極９側に誘起される電荷は、 ６９×１０-9×１．５＝１．０４×１０-7 （クーロン
／ｃｍ2 ） であり、ゲート電極９に誘起される電荷量の方が反転型
チャネル形成領域６1 の全電荷量よりも大きいため、ゲ
ート電極９に閾値電圧を印加した状態では反転型チャネ
ル形成領域６1 は完全に空乏化することになり、埋め込
みチャネル型チャネル形成領域６2 に電子が誘起され
る。また、埋め込みチャネル型チャネル形成領域６2 の
不純物濃度を１×１０15ｃｍ-3とした場合、反転型チャ
ネル形成領域６1 との間のｐｎ接合の拡散電圧は、真性
キャリア密度をｎi で表すと、 ０．０２６×ｌｎ（６×１０16・１×１０15／ｎi 2）＝０．６８ （Ｖ） となり、埋め込みチャネル型チャネル形成領域６2 の空
乏層幅は、 （２×１１．７×８．８５×１０-14×０．６８／１．６×１０-19×１×１０ 15 ）0.5＝０．９４ （μｍ） となり、厚さが０．９４μｍ以下であれば、埋め込みチ
ャネル型チャネル形成領域６2 は、零バイアス状態で完
全に空乏化することになる。
純物濃度を６×１０16ｃｍ-3、厚さを０．１μｍ、単位
面積当たりのゲート絶縁膜容量を６９ｎＦ／ｃｍ2 、反
転型チャネルの閾値電圧を１．５Ｖとした場合、反転型
チャネル形成領域６1 の単位面積当たりの不純物の全電
荷量は、 −６×１０16×０．１×１０-4×１．６×１０-19 ＝−９．６×１０-8 （ク ーロン／ｃｍ2） であり、一方、ゲート電極９に１．５Ｖを印加した状態
において、ゲート電極９側に誘起される電荷は、 ６９×１０-9×１．５＝１．０４×１０-7 （クーロン
／ｃｍ2 ） であり、ゲート電極９に誘起される電荷量の方が反転型
チャネル形成領域６1 の全電荷量よりも大きいため、ゲ
ート電極９に閾値電圧を印加した状態では反転型チャネ
ル形成領域６1 は完全に空乏化することになり、埋め込
みチャネル型チャネル形成領域６2 に電子が誘起され
る。また、埋め込みチャネル型チャネル形成領域６2 の
不純物濃度を１×１０15ｃｍ-3とした場合、反転型チャ
ネル形成領域６1 との間のｐｎ接合の拡散電圧は、真性
キャリア密度をｎi で表すと、 ０．０２６×ｌｎ（６×１０16・１×１０15／ｎi 2）＝０．６８ （Ｖ） となり、埋め込みチャネル型チャネル形成領域６2 の空
乏層幅は、 （２×１１．７×８．８５×１０-14×０．６８／１．６×１０-19×１×１０ 15 ）0.5＝０．９４ （μｍ） となり、厚さが０．９４μｍ以下であれば、埋め込みチ
ャネル型チャネル形成領域６2 は、零バイアス状態で完
全に空乏化することになる。
【００１５】図２は、本発明の第１の実施例によるＭＯ
Ｓ型電界効果トランジスタの製造プロセスを示す工程の
断面図であり、前述の図と同一部分には同一符号を付し
てある。図２において、まず、図２（ａ）に示すように
基板１上に埋め込み絶縁膜２と、埋め込みチャネル型チ
ャネル形成領域となる０．５μｍ厚で不純物濃度が１×
１０15ｃｍ-3のｎ型の半導体活性領域３とを有する絶縁
性基板を用い、次に図２（ｂ）に示すようにこの半導体
活性領域３上にエピタキシャル成長によって０．１μｍ
厚で不純物濃度が６×１０16ｃｍ-3のｐ型の反転型チャ
ネル形成領域６1 を形成する。次に図２（ｃ）に示すよ
うに熱酸化によるゲート絶縁膜７の形成およびゲート電
極９としてのポリシリコンの堆積を行った後、マスクを
用いたゲート電極９のパターニングを行い、さらに図２
（ｄ）に示すようにセルフアライン技術を用いたイオン
インプランテーションとアニールとによるソース領域４
およびドレイン領域５の形成，層間絶縁膜１２の堆積，
マスクを用いたコンタクトホールのパターニング，ソー
ス電極８およびドレイン電極１０としての配線メタルの
蒸着，マスクを用いた配線メタルのパターニングとな
る。ここでソース領域４およびドレイン領域５の形成
は、ｐ型の反転型チャネル形成領域６1 をｎ型に変える
のに十分な不純物を導入する補償型である。
Ｓ型電界効果トランジスタの製造プロセスを示す工程の
断面図であり、前述の図と同一部分には同一符号を付し
てある。図２において、まず、図２（ａ）に示すように
基板１上に埋め込み絶縁膜２と、埋め込みチャネル型チ
ャネル形成領域となる０．５μｍ厚で不純物濃度が１×
１０15ｃｍ-3のｎ型の半導体活性領域３とを有する絶縁
性基板を用い、次に図２（ｂ）に示すようにこの半導体
活性領域３上にエピタキシャル成長によって０．１μｍ
厚で不純物濃度が６×１０16ｃｍ-3のｐ型の反転型チャ
ネル形成領域６1 を形成する。次に図２（ｃ）に示すよ
うに熱酸化によるゲート絶縁膜７の形成およびゲート電
極９としてのポリシリコンの堆積を行った後、マスクを
用いたゲート電極９のパターニングを行い、さらに図２
（ｄ）に示すようにセルフアライン技術を用いたイオン
インプランテーションとアニールとによるソース領域４
およびドレイン領域５の形成，層間絶縁膜１２の堆積，
マスクを用いたコンタクトホールのパターニング，ソー
ス電極８およびドレイン電極１０としての配線メタルの
蒸着，マスクを用いた配線メタルのパターニングとな
る。ここでソース領域４およびドレイン領域５の形成
は、ｐ型の反転型チャネル形成領域６1 をｎ型に変える
のに十分な不純物を導入する補償型である。
【００１６】（第２の実施例）図３は、本発明によるＭ
ＯＳ型電界効果トランジスタの他の実施例による構成を
示すチャネル形成領域が２層に形成され、ドレインドリ
フト領域を有する高耐圧形のｎチャネルＭＯＳ型電界効
果トランジスタの断面図であり、前述の図と同一部分に
は同一符号を付してある。同図において、図２と異なる
点は、チャネル形成領域６Ａとドレイン領域５との間に
ドレインドリフト領域１１が形成されている。なお、本
実施例ではｎチャネルＭＯＳ型電界効果トランジスタを
用いたが、導電形をｎ→ｐ，ｐ→ｎと置き換え、電圧関
係を反転することにより、ｐチャネルＭＯＳ型電界効果
トランジスタも同様に構成できることは言うまでもな
い。
ＯＳ型電界効果トランジスタの他の実施例による構成を
示すチャネル形成領域が２層に形成され、ドレインドリ
フト領域を有する高耐圧形のｎチャネルＭＯＳ型電界効
果トランジスタの断面図であり、前述の図と同一部分に
は同一符号を付してある。同図において、図２と異なる
点は、チャネル形成領域６Ａとドレイン領域５との間に
ドレインドリフト領域１１が形成されている。なお、本
実施例ではｎチャネルＭＯＳ型電界効果トランジスタを
用いたが、導電形をｎ→ｐ，ｐ→ｎと置き換え、電圧関
係を反転することにより、ｐチャネルＭＯＳ型電界効果
トランジスタも同様に構成できることは言うまでもな
い。
【００１７】このように構成されたｎチャネルＭＯＳ型
電界効果トランジスタにおいて、ソース電極８を接地
し、ゲート電極９に電圧を印加しない状態において、反
転型チャネル形成領域６1 の表面にはチャネルは形成さ
れず、また、埋め込みチャネル型チャネル形成領域６2
は反転型チャネル形成領域６1 とのｐｎ接合による拡散
電圧によって完全に空乏化しているため、ドレイン電極
１０に正の電圧を印加しても、ソース電極８からドレイ
ン電極１０へキャリアは流れることなく、非導通であ
る。ゲート電極９に閾値電圧以上の正の電圧を印加する
と、反転型チャネル形成領域６1 の表面にｎ型チャネル
が形成されるとともに反転型チャネル形成領域６1 の不
純物の全電荷量がゲート絶縁膜容量と閾値電圧との積以
下であるため、反転型チャネル形成領域６1 は完全に空
乏化し、埋め込みチャネル型チャネル形成領域６2 に電
子が誘起されてチャネルが形成されるため、ドレイン電
極１０に正の電圧を印加することによって反転型チャネ
ルおよび埋め込みチャネルの両方からドレインドリフト
領域１１を通じてソース電極８からドレイン電極１０へ
キャリアが流れ、ＭＯＳ型電界効果トランジスタは導通
する。
電界効果トランジスタにおいて、ソース電極８を接地
し、ゲート電極９に電圧を印加しない状態において、反
転型チャネル形成領域６1 の表面にはチャネルは形成さ
れず、また、埋め込みチャネル型チャネル形成領域６2
は反転型チャネル形成領域６1 とのｐｎ接合による拡散
電圧によって完全に空乏化しているため、ドレイン電極
１０に正の電圧を印加しても、ソース電極８からドレイ
ン電極１０へキャリアは流れることなく、非導通であ
る。ゲート電極９に閾値電圧以上の正の電圧を印加する
と、反転型チャネル形成領域６1 の表面にｎ型チャネル
が形成されるとともに反転型チャネル形成領域６1 の不
純物の全電荷量がゲート絶縁膜容量と閾値電圧との積以
下であるため、反転型チャネル形成領域６1 は完全に空
乏化し、埋め込みチャネル型チャネル形成領域６2 に電
子が誘起されてチャネルが形成されるため、ドレイン電
極１０に正の電圧を印加することによって反転型チャネ
ルおよび埋め込みチャネルの両方からドレインドリフト
領域１１を通じてソース電極８からドレイン電極１０へ
キャリアが流れ、ＭＯＳ型電界効果トランジスタは導通
する。
【００１８】この場合の反転型チャネル形成領域６1 お
よび埋め込みチャネル型チャネル形成領域６2 の不純物
濃度，厚さは、前述した第１の実施例の場合と同様であ
り、ドレインドリフト領域１１の不純物濃度は、不純物
濃度と厚さとの積を１０12ｃｍ-2とするＲＥＳＵＲＦ
（REduced SURface Field）条件［H.M.J. Veas and J.
A. Appels, in IEDM Technical Digest, 1980, pp.87-9
0］を満足するように設定する。半導体活性領域３の厚
さが０．５μｍの場合、ドレインドリフト領域１１の不
純物濃度は２×１０16ｃｍ-3となる。
よび埋め込みチャネル型チャネル形成領域６2 の不純物
濃度，厚さは、前述した第１の実施例の場合と同様であ
り、ドレインドリフト領域１１の不純物濃度は、不純物
濃度と厚さとの積を１０12ｃｍ-2とするＲＥＳＵＲＦ
（REduced SURface Field）条件［H.M.J. Veas and J.
A. Appels, in IEDM Technical Digest, 1980, pp.87-9
0］を満足するように設定する。半導体活性領域３の厚
さが０．５μｍの場合、ドレインドリフト領域１１の不
純物濃度は２×１０16ｃｍ-3となる。
【００１９】図４は、本発明の第２の実施例によるＭＯ
Ｓ型電界効果トランジスタの製造プロセスを説明する工
程の断面図であり、前述の図と同一部分には同一符号を
付してある。図４において、図４（ａ）に示すようにゲ
ートパターニングまでは、前述した図２と同様であり、
次に図４（ｂ）に示すようにセルフアライン技術を用い
たイオンインプランテーションとアニールとによるドレ
インドリフト領域１１を形成した後、図４（ｃ）に示す
ようにパターニングしたレジストをマスク１３としてソ
ース領域４およびドレイン領域５を形成する。次に図４
（ｄ）に示すように層間絶縁膜１２の堆積，マスクを用
いたコンタクトホールのパターニング，ソース電極８お
よびドレイン電極１０としての配線メタルの蒸着，マス
クを用いた配線メタルのパターニングとなる。ここでド
レインドリフト領域１１の形成は、ｐ型の反転型チャネ
ル形成領域６1 をｎ型に変えるのに充分な不純物を導入
する補償型である。
Ｓ型電界効果トランジスタの製造プロセスを説明する工
程の断面図であり、前述の図と同一部分には同一符号を
付してある。図４において、図４（ａ）に示すようにゲ
ートパターニングまでは、前述した図２と同様であり、
次に図４（ｂ）に示すようにセルフアライン技術を用い
たイオンインプランテーションとアニールとによるドレ
インドリフト領域１１を形成した後、図４（ｃ）に示す
ようにパターニングしたレジストをマスク１３としてソ
ース領域４およびドレイン領域５を形成する。次に図４
（ｄ）に示すように層間絶縁膜１２の堆積，マスクを用
いたコンタクトホールのパターニング，ソース電極８お
よびドレイン電極１０としての配線メタルの蒸着，マス
クを用いた配線メタルのパターニングとなる。ここでド
レインドリフト領域１１の形成は、ｐ型の反転型チャネ
ル形成領域６1 をｎ型に変えるのに充分な不純物を導入
する補償型である。
【００２０】
【発明の効果】以上、説明したように本発明によるＭＯ
Ｓ型電界効果トランジスタによれば、ゲート電極に電圧
を印加することによって反転型チャネルおよび埋め込み
型チャネルの両方が形成されるので、従来のＭＯＳ型電
界効果トランジスタに対して高い電流密度を得ることが
できるという極めて優れた効果を有する。
Ｓ型電界効果トランジスタによれば、ゲート電極に電圧
を印加することによって反転型チャネルおよび埋め込み
型チャネルの両方が形成されるので、従来のＭＯＳ型電
界効果トランジスタに対して高い電流密度を得ることが
できるという極めて優れた効果を有する。
【図１】本発明によるＭＯＳ型電界効果トランジスタの
一実施例による構成を示す断面図である。
一実施例による構成を示す断面図である。
【図２】図１に示すＭＯＳ型電界効果トランジスタの製
造プロセスを説明する工程の断面図である。
造プロセスを説明する工程の断面図である。
【図３】本発明によるＭＯＳ型電界効果トランジスタの
他の実施例による構成を示す断面図である。
他の実施例による構成を示す断面図である。
【図４】図３に示すＭＯＳ型電界効果トランジスタの製
造プロセスを説明する工程の断面図である。
造プロセスを説明する工程の断面図である。
【図５】従来のＭＯＳ型電界効果トランジスタの構成を
示す断面図である。
示す断面図である。
１ 基板 ２ 埋め込み絶縁層 ３ 半導体活性領域 ４ ソース領域 ５ ドレイン領域 ６Ａ チャネル形成領域 ６1 反転型チャネル形成領域 ６2 埋め込みチャネル型チャネル形成領域 ７ ゲート絶縁膜 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 １１ ドレインドリフト領域 １２ 層間絶縁膜 １３ レジストマスク
Claims (1)
- 【請求項１】 絶縁性基板上の半導体領域に形成された
第１の導電形を有するソース領域およびドレイン領域
と、前記ソース領域とドレイン領域との間に形成された
チャネル形成領域と、前記チャネル形成領域上に絶縁膜
を介して形成されたゲート電極とを備えたＭＯＳ型電界
効果トランジスタにおいて、 前記チャネル形成領域がゲート電極側の第２の導電形を
有する第１のチャネル形成領域と、前記絶縁性基板側の
第１の導電形を有する第２のチャネル形成領域との２層
から構成され、前記第１のチャネル形成領域の不純物の
全電荷量が単位面積当たりのゲート絶縁膜容量と閾値電
圧との積以下に設定され、前記第２のチャネル形成領域
が零バイアス状態で完全に空乏化することを特徴とする
ＭＯＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28224092A JPH06112489A (ja) | 1992-09-29 | 1992-09-29 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28224092A JPH06112489A (ja) | 1992-09-29 | 1992-09-29 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112489A true JPH06112489A (ja) | 1994-04-22 |
Family
ID=17649885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28224092A Pending JPH06112489A (ja) | 1992-09-29 | 1992-09-29 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112489A (ja) |
-
1992
- 1992-09-29 JP JP28224092A patent/JPH06112489A/ja active Pending
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