KR20030081141A - 절연 게이트 박막 트랜지스터 및 그 제어 시스템 - Google Patents

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Abstract

완전 공핍형 SOI 등의 제1 및 제2 주면 간에 캐리어가 공핍되는 반도체 박막에 형성된 절연 게이트 트랜지스터의 게이트 임계치 전압이 전기적으로 제어된다. 상기 반도체 박막에 접촉하도록 역도전형의 제3 반도체 영역이 배치된다. 상기 제3 반도체 영역으로부터 역도전형의 캐리어를 상기 반도체 박막에 공급함으로써, 또는 상기 반도체 박막으로부터 역도전형의 캐리어를 제3 반도체 영역으로 끌어냄으로써 상기 반도체 박막의 캐리어 양이 제어된다.

Description

절연 게이트 박막 트랜지스터 및 그 제어 시스템{INSULATED GATE THIN FILM TRANSISTOR AND CONTROL SYSTEM THEREFOR}
본 발명은 절연 게이트형 전계 효과 트랜지스터 및 그 집적회로, 특히SOI(Semiconductor On Insulator), SON(Semiconductor On Nothing) 등의 반도체 박막을 채널 형성 영역으로 사용하는 기술에 관련된다. 상기 반도체 박막은 절연기판 상에 형성되어 있는 경우(SOI), 텅 빈 상태로 그 양단이 걸려 기판으로 유지되어 있는 경우(SON), 기판에 일단이 접속되어 있는 돌기부를 갖는 경우 등이 있다.
비동작 시에 게이트 임계치 전압의 절대치를 크게 유지하여 트랜지스터의 누설전류를 억제하는 한편, 동작 시에 게이트 임계치 전압의 절대치를 작게 유지함으로써, 고속, 저 대기 소비전력을 실현하는 방법으로서 동적 임계치 전압 제어법이라 불리는 방법이 제안되어 있다.
이 동적 임계치 전압 제어법은, 반도체 기판에 형성된 벌크 MOS 트랜지스터의 경우에는 웰과 게이트 전극을 접속, 부분 공핍 SOI MOS 트랜지스터의 경우에는 보디(body)와 게이트 전극을 접속하여 게이트 전극을 신호의 입력단자로 함으로써 실현될 수 있다(참조 1: F.Assadeargi, 외, "A Dynamic Threshold Voltage MOSFET(DTMOS) for Very Low Voltage Operation" AIEEE Electron Device Letters, Vol.15, No.12, pp. 510-512, December, 1994).
또, PD SOI로 약칭하는 부분 공핍 SOI는, 공핍층이 반도체 박막의 두께 방향에 부분적으로만 넓어져 중성 영역을 부여하는 SOI를 말한다. "보디"는 채널이 형성되는 상기 반도체 박막을 간략화한 용어이다.
한편, 공핍층이 반도체 박막의 두께 전체를 덮는 정도의 두께와 불순물 농도의 조합을 갖는 SOI는 FD(Fully Depleted) SOI라 불린다. 이 FDSOI에서는, 어떤 게이트 전압 범위 내에서는 게이트 밑의 보디가 두께 전체에 공핍되어 중성 영역이존재하지 않는다. 이 때문에, 보디와 게이트를 접속하여 ON 신호를 입력하더라도, 벌크 MOS나 PDSOIMOS와 달리 트랜지스터의 임계치 전압의 절대치 제어에 있어 FDSOI에 별 도움이 안 된다. 이것은 보디가 공핍되고 있으면 소스와 채널을 형성하는 부분의 보디간 순 바이어스가 되기 어렵기 때문이다.
2개의 도전 게이트 사이에 반도체를 게이트 절연막을 사이에 두고 끼우는 구조의 절연 게이트 트랜지스터에 관한 특허는 1935년에 0. Heil이 영국에서 취득하였다. 그러나 이 구조의 트랜지스터가 미소 채널의 트랜지스터로서 유리하다는 것은 시사 혹은 암시도 되어 있지 않았다.
이에 반해, 근년 실용화되어 온 단일 게이트 MOS 트랜지스터의 미세 화의 한계를 극복하는 방법으로서, 완전 공핍(FD) 반도체 박막이 게이트 절연막을 사이에 두고 제1 도전 게이트와 제3 도전 게이트 사이에 끼워지는 구조의 트랜지스터가 기록상 처음으로 발명자 1명에 의해 제안되었다. 발명자가 이러한 구조의 트랜지스터에 부여한 호칭은 XMOS 트랜지스터이다(참조 2: T. Sekigawa, Y. Hayashi, K. Ishii, S. Fujita, "MOS Transistor for a 3D-IC", A 17thConference on Solid State Devices and Materials, Tohyo, 1985, Final Program and Late news Abstract, C-3-9 LN, pp. 14-16. 참조 3: Hayashi, "A Guide to Device Design Effective in the Coming Age of 0.025 ㎛", Nikkei Microdevice July 1988, pp. 121-125). 최근에는 이중 게이트 MOS 트랜지스터라는 호칭으로 미세화 연구의 성과가 많이 발표되었다.
이 구조의 트랜지스터는 제3 도전 게이트의 전위에 의해, 제1 게이트로부터 본 게이트 임계치 전압을 가변으로 할 수 있는 것이 알려지고 있다. 그러나, 제3 도전 게이트의 전위가 고정되면, 서브-임계치 경사가 커져, ON-OFF 변이 전압이 커짐으로써, 이 트랜지스터의 스위칭 효율이 나빠지게 된다는 결점이 있다. 또한 이 제3 도전 게이트 전위만으로 임계치 전압을 제어하는 방법은 임계치 전압의 변화 범위가 너무 한정된다는 결점이 있다. 이 방법의 다른 문제점은, SOI 구조 등에 적용하는 경우에는 제3 도전 게이트가 반도체 박막의 뒤편에 위치하여, 개개의 트랜지스터의 제3 도전 게이트로부터 전기접속 배선을 끌어내는 부분의 면적과 처리 단계를 여분으로 필요로 한다는 점이다.
본 발명은 상기의 관점으로 이루어진 것으로, 본 발명의 목적은 FDSOI 트랜지스터가 비동작 시와 동작 시에 게이트 임계치 전압을 전자적으로 제어하여 변화시키는 기술과 그 기술을 실현하는 트랜지스터를 제공하는 것이다. 본 발명의 다른 목적은, 이중 게이트 MOS 트랜지스터로 대표되며, 제1 도전 게이트와 제3 도전 게이트 사이에 공핍되는 반도체 박막이 게이트 절연막을 사이에 두고 끼워지는 절연 게이트 트랜지스터에 있어서, 제3 도전 게이트의 전위를 변화시키지 않더라도 게이트 임계치 전압을 전자적으로 제어할 수 있는 기술과 트랜지스터를 제공하는 것이다.
이 때문에 본 발명에 의하면, 도 1에 단면의 일례를 게시한 것과 같이, 제1 주면(101)과 이 제1 주면에 대향하는 제2 주면(102)을 가진 반도체 박막(100), 상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막(210), 상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트(310), 상기 제1 도전 게이트에 걸쳐 서로 면하여 있고, 상기 제1 도전 게이트와 절연되어 있으며, 상기 반도체 박막(100)과 접촉하고 있는 제1 도전형의 제1 반도체 영역(110)과 제2 반도체 영역(120), 및 상기 반도체 박막과 접촉하고 있는 역도전형의 제3 반도체 영역(도시 생략)으로 구성된다. 또, 상기 제1 도전 게이트 아래의 제1 및 제2 반도체 영역 사이에 상기 제1 주면(101)과 상기 제2 주면(102)간의 캐리어가 공핍하는 제1 도전 게이트 전위가 존재하는 절연 게이트 박막(100)에 있어서, 상기 역도전형의 제3 반도체 영역에서 상기 박막에 역도전형의 캐리어(2)를 주입한 뒤, 상기 도전 게이트에 제1 전위를 인가하여, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막 표면에 제1 도전형의 채널을 유도하는 방법을 채용한다.
도 1에 제3 반도체 영역은 도시하지 않았지만, 예를 들면 반도체 박막(100)이 지면에 수직인 방향으로 연장하여, 그 연장 부분에 접촉하도록 제3 반도체 영역이 마련된다. 도 1에서 반도체 박막(100)은 절연층(20)을 표면에 마련한 기판(10)에 의해 지지된다. 대부분의 경우, 기판(10)은 실리콘으로 형성되고, 절연층(20)은 실리콘 산화막이다. 이 표면에 절연층을 마련한 지지기판은 절연기판이라 불리고 있다. 지지기판으로는 석영기판과 같이 전부 절연재료로 되어있는 절연기판도 가능하다. 또한 반도체 박막의 일단, 또는 제1 반도체 영역이나 제2 반도체 영역 또는 제3 반도체 영역의 일단이 기판으로 지지된 구조(실시예 후술)도 가능하다.
한편, 본 발명의 제2 방법에 의하면, 상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분에 역도전형의 캐리어를 상기 역도전형의 제3 반도체 영역에서 공급, 또는 제3 반도체 영역에 그 캐리어를 흡수시켜, 상기 반도체 박막에 축적되는 역도전형 캐리어의 양을 일정시간 제어함으로써 제1 도전 게이트로부터 본 게이트 임계치 전압을 제어한다. 이 방법은 제1 도전 게이트와 제3 도전 게이트 사이에 공핍하는 반도체 박막을 게이트 절연막을 사이에 두고 끼우는 구조의 절연 게이트 트랜지스터에 적합하다.
상기 역도전형의 캐리어가 주입된 반도체 박막에 제1 도전형의 채널을 유도하기 위해 필요한 게이트 전압은 상기 주입된 역도전형 캐리어의 수 또는 전하에 대응하는 레벨로 감소된다. 즉, 등가적으로 게이트 임계치 전압이 억제 측으로 시프트 한 것이 된다. 게이트 임계치 전압이 개선형의 범위에서 변화할 때는, 게이트 임계치 전압의 절대치가 감소한 것이 된다.
본 발명에서는 상기 역도전형 캐리어를 상기 반도체 박막에 주입하기 위해, 또는 상기 역도전형 캐리어를 상기 반도체 박막으로부터 끌어내기 위해, 반도체 박막에 이 반도체 박막보다 불순물 농도가 높은 역도전형의 제3 반도체 영역을 마련한다. 이 제3 반도체 영역과 제1 또는 제2 반도체 영역이 순방향 바이어스 되면, 반도체 박막에 역도전형의 캐리어가 주입된다. 이 역도전형 캐리어는 주입 후 상기 반도체 박막에 축적되지만, 연속적으로 공급되지 않으면 캐리어의 수명이 경과함에 따라 캐리어의 축적량은 감소하여 이윽고 소멸한다.
한편, 반도체 박막의 표면 전위에 의해서는, 열에 의해 또는 높은 전계 영역에서의 애벌란시 증가에 의해 발생한 역도전형 캐리어가 반도체 박막에 축적되여, 제1 도전 게이트로부터 본 게이트 임계치 전압을 변화시킬 수도 있다. 이 의도하지 않았는데 축적되는 역도전형 캐리어를 반도체 박막에서 제3 반도체 영역으로 끌어내면, 게이트 임계치 전압을 제어하여 의도하는 레벨로 설정할 수 있다. 이와 같이 캐리어를 제3 반도체 영역으로 끌어내면, 제3 반도체 영역과 제1 또는 제2 반도체 영역 사이가 거의 영 바이어스 또는 역 바이어스 된다.
또한 본 발명의 방법 및 절연 게이트 트랜지스터는 제3 반도체 영역의 전위로 상기 게이트 임계치 전압을 제어할 수 있다. 이 방법은 제1 도전 게이트와 제3 도전 게이트 사이에 게이트 절연막을 세우고 공핍하는 반도체 박막을 끼우는 구조의 절연 게이트 트랜지스터에 적용하면, 제3 도전 게이트의 전위에 대한 제3 반도체 영역의 전위를 이용하여 역도전형 캐리어의 반도체 박막 내에서의 축적량을 제어함으로써, 제1 도전 게이트로부터 본 게이트 임계치 전압을 정상적으로 제어하는 것이 가능하다.
도 1은 본 발명의 절연 게이트 박막 트랜지스터의 게이트 임계치 전압 제어방법의 원리를 나타내는 단면도,
도 2a 및 2b는 SOI 기판에 형성된 본 발명의 일 실시예에 따른 절연 게이트 박막 트랜지스터의 각각 평면도 및 단면도,
도 3은 제3 반도체 영역이 다수의 제2 반도체 영역 사이에 끼워지고, 제2 도전 게이트가 제1 도전 게이트와 연속하고 있는 본 발명의 일 실시예의 단면도,
도 4는 제3 반도체 영역이 제1 및 제2 반도체 영역 사이에 끼워진 부분의 반도체 박막에 접촉하고 있고, 제2 도전 게이트가 제1 도전 게이트와 연속하고 있으며, 제2 게이트 절연막이 제1 게이트 절연막과 공통인 본 발명의 일 실시예의 평면도,
도 5a 및 5b는 제1 주면 측에 제1 절연 게이트, 제2 주면 측에 제3 도전 게이트를 갖는 절연 게이트 트랜지스터에 본 발명이 적용된 경우의 각각 평면도 및 단면도,
도 6은 본 발명이 CMOS 인버터에 적용된 일 실시예의 등가 회로도,
도 7a 및 7b는 각각 도 6의 인버터의 평면도, 및 도 7a의 평면도에서 X-X'선으로 절단한 경우의 단면도,
도 8a∼8b는 도 7a 및 7b에 나타낸 실시예의 제조공정을 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 제1 도전형 채널의 캐리어2 : 역도전형 캐리어
10 : 지지기판20 : 지지기판상의 절연층
100, 103, 104 : 반도체 박막
105 : 선택 에피택셜 성장된 결정 실리콘층
101 : 제1 주면102 : 제2 주면
110 : 제1 반도체 영역120 : 제2 반도체 영역
130 : 역도전형의 제3 반도체 영역210 : 제1 게이트 절연막
220 : 제2 게이트 절연막230 : 제3 게이트 절연막
310 : 제1 도전 게이트320 : 제2 도전 게이트
330 : 제3 도전 게이트
110ns, 110ps, 120ns, 120ps, 130ns, 130ps, 310ns, 310ps, 320ns, 320ps : 실리사이드층
400, 401, 431, 413, 433 : 절연막403 : 절연막 측벽
실시형태
본 발명을 효과적으로 실시하기 위한 한 형태로서, 상기 제3 반도체 영역에서 상기 반도체 박막의 채널이 형성되는 부위까지 역도전형의 캐리어를 전달하기 위해, 또는 이 부위로부터 상기 제3 반도체 영역까지 캐리어를 끌어내기 위해, 상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워지는 부분으로부터 역도전형 캐리어의 확산 거리 이내에 제3 반도체 영역의 일단이 배치된다.
본 발명을 효과적으로 실시하기 위한 트랜지스터의 또 다른 형태는 도 2a 및 2b에 도시한 절연 게이트 트랜지스터이다. 이 트랜지스터에서는 110으로 표시한 상기 제1 반도체 영역과 120으로 표시한 상기 제2 반도체 영역 사이에 끼워지는 상기 반도체 박막부분(103)으로부터 130으로 표시한 제3 반도체 영역으로 상기 반도체 박막은 연장하고 있다. 상기 반도체 박막의 이 연장부분은 104로 표시된다. 제2 게이트 절연막(220)이 그 연장부분(104) 위에 형성되고, 그 위에 제2 도전 게이트(320)가 형성된다.
도 2a는 본 발명의 상기 실시형태의 평면도, 도 2b는 평면도의 X-X'에 따른 단면도이다. 도 2a 및 2b에서, 참조부호 10은 지지기판, 20은 지지기판(10)과 반도체 박막을 절연하는 절연막이다. 113, 123, 133은 각각 상기 제1, 제2, 제3 반도체 영역으로의 배선용 접점이다. 제1 게이트 절연막은 210, 배선 아래에 배치되는 소위 필드 절연막은 400, 제1 도전 게이트 상에 형성된 절연막은 410으로 표시한다. 421은 제1 도전 게이트와 제2 도전 게이트를 절연하는 게이트간 절연막, 413은 제3 반도체 영역 등의 위에 형성된 절연막을 나타낸다. 313과 323은 각각 제1 및 제2 도전 게이트로의 배선용 접점이다.
이하, 제1 도전형이 n형이고 역도전형이 p형인 경우의 트랜지스터 동작을 설명한다. 제1 도전형이 p형인 경우에는 부호 변화의 방향이 반대로 되지만, 다음 설명으로 주어지는 원리 및 효과가 역시 적용된다. 제1 도전 게이트에 영에 가까운 저 전위로부터 제1 정전위로 전이하는 ON 전압이 인가된다. 그러나 우선, 제3p형 반도체 영역을 제2 정전위로 설정하고 제2 도전 게이트는 영에 가까운 저 전위 또는 음전위로 설정하여 제2 도전 게이트 밑의 반도체 박막에 p 채널을 유도함으로써, 제1 도전 게이트 밑의 반도체 박막 내에 이 p 채널을 통해 역도전형 캐리어인 정공이 주입된다.
여기서, 제2 정전위는 제2 도전 게이트의 전위와의 차분이 제2 도전 게이트의 역도전형 캐리어에 대한(이 예에서는 p 채널) 임계치(Vthr)의 절대치보다 커지도록 설정한다. 제1 도전형의 전위가 영에 가까운 저 전위이면, 제1 및 제2 반도체 영역 사이의 반도체 박막에도 제1 도전 게이트 밑에 정공이 주입되어 넓어진다. 정공은 n 채널 드레인 영역 및 n 채널 소스 영역이 되는 제1 및 제2 반도체 영역을 연결하는 방향과 직각인 방향으로 넓어진다. n 채널의 채널 폭이 넓은 트랜지스터에 정공을 주입하는 시간을 단축하기 위한 방법의 일례는, 도 3에 도시한 바와 같이, 제2 반도체 영역을 둘로 분할하여, 그 사이에 제3 반도체 영역을 배치하는 것이다. 이 배치는 도면의 가로방향으로 반복하여 다수의 제3 반도체 영역을 가질 수 있다.
도 3에 나타낸 예에서는 상기 제1 도전 게이트와 제2 도전 게이트가 연속하고 있다. 도 2a 및 2b의 구조도 상기 제1 도전 게이트와 제2 도전 게이트가 연속하여 입력단자의 수 및 트랜지스터의 점유면적을 감소시키는 것도 가능하다. 그러나, 제1 도전 게이트와 제2 도전 게이트가 연속하고 있을 때는, 역도전형 캐리어의 주입을 위한 제3 반도체 영역의 전위 범위 및 연속 게이트의 전위 범위는 분리되어 있는 게이트가 채용될 때와 비교하여 한정된다. 제1 게이트 절연막과 제2 게이트절연막을 공통으로 하여 제조공정의 단축을 꾀할 수도 있다.
도 2a에서 제3 반도체 영역은 반도체 박막의 연장된 부분에 접촉하고 있다. 도 4에 도시한 바와 같이, 제3 반도체 영역이 제1 및 제2 반도체 영역 사이에 끼워지는 부분의 반도체 박막에 접촉하고 있어도 본 발명의 방법이 실시될 수 있다. 그러나, 이 배치는 제3 영역이 제1 또는 제2 반도체 영역과 접촉하게 되는 확률이 커져 접합용량이 커지는 결점이 있다.
상기 반도체 박막의 연장부분(104)에는 제3 반도체 영역에서 역도전형의 캐리어가 이동하는 통로가 있다. 이 통로에 제1 도전형의 불순물 첨가부분이 있는 경우(상기 반도체 박막에 이미 역도전형 불순물이 첨가되어 있는 경우) 또는 이 통로에 고농도의 불순물 부분이 형성된 경우, 역도전형 캐리어가 제3 반도체 영역으로 역류하는 것을 막는 장벽이 형성될 수 있다. 이것에 의해 제2 도전 게이트로부터 본 역도전형 캐리어 통로의 게이트 임계치 전압이 개선 측으로 시프트 된다.
본 발명을 효과적으로 실시하기 위한 트랜지스터의 또 다른 바람직한 형태는 도 5에 도시한 절연 게이트 트랜지스터이다. 이 트랜지스터는:
제1 주면(101) 및 이 제1 주면에 대향하는 제2 주면(102)을 가진 반도체 박막(103과 104로 쪼개진);
이 반도체 박막의 제1 주면 상에 형성된 제1 게이트 절연막(210);
이 제1 게이트 절연막 상에 형성된 제1 도전 게이트(310);
이 제1 도전 게이트에 걸쳐 서로 면하여 있고, 이 제1 도전 게이트와 절연되어 있으며, 상기 반도체 박막과 접촉하고 있는 제1 도전형의 제1 반도체 영역(110)과 제2 반도체 영역(120);
상기 반도체 박막과 접촉하고 있는 역도전형의 제3 반도체 영역(130);
상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 반도체 박막부분(103)의 상기 제2 주면 상에 형성된 제3 게이트 절연막(230); 및
이 제3 게이트 절연막(230)에 접촉하고 있는 제3 도전 게이트(330)로 적어도 구성된 것을 특징으로 한다.
도 5a는 상기 실시형태의 평면도, 도 5b는 평면도의 X-X'에 따른 단면도이다. 도 5a 및 5b에서, 참조부호 10은 지지기판을 나타내고, 20은 지지기판(10) 표면의 절연막을 나타낸다. 113과 123은 각각 제1 및 제2 반도체 영역으로의 배선용 접점을 나타낸다. 133은 제3 반도체 영역으로의 배선용 접점을 나타낸다. 배선 아래에 배치되는 소위 필드 절연막은 400, 제1 도전 게이트 상에 형성된 절연막은 431, 제3 반도체 영역 등의 위에 형성된 절연막은 413, 제3 게이트 도전막 상에 형성된 절연막은 433으로 표시한다. 313은 제1 도전 게이트로의 배선용 접점을 나타낸다. 333은 필요에 따라 설치되는, 제3 도전 게이트로의 배선용 접점이다. 도 5a 및 5b에 나타낸 구체적인 예에서는 제3 도전 게이트(330)가 직접이 아니라 제3 게이트 절연막(230)을 통해 제3 반도체 영역(130)에 도달할 만큼 길다. 그러나, 제3 도전 게이트를 반드시 이 길이까지 연장할 필요는 없다.
본 발명의 상기 실시형태를 보다 효과적으로 실시하기 위해서는, 상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워지는 부분으로부터 역도전형 캐리어의 확산 거리 이내에 제3 반도체 영역의 일단이 배치되어,제1 및 제2 반도체 영역 사이의 반도체 박막의 채널이 형성되는 부위에 역도전형의 캐리어의 도달을 확실하게 한다.
또는, 상기 제3 도전 게이트는 제3 게이트 절연막을 상에 있는 상기 제3 반도체 영역 밑의 영역까지 연장할 수 있다. 제3 게이트 밑에 유도된 채널 또는 공핍층을 통해, 제3 반도체 영역에서 역도전형의 캐리어는 제1 및 제2 반도체 영역 사이에 끼워진 반도체 박막부분에 공급되고, 혹은 이 부분의 반도체 박막에서 역도전형 캐리어는 제3 반도체 영역으로 끌어내어진다.
이하, 제1 도전형이 n형이고, 역도전형이 p형인 경우의 트랜지스터 동작을 설명한다. 제1 도전형이 p형인 경우에는 부호 변화 방향이 반대로 되지만, 다음 설명에서 주어지는 원리 및 효과가 역시 적용된다. 제2 반도체 영역의 전위가 0 V이고, 제3 반도체 영역의 전위가 0 V일 때에 제1 도전 게이트의 임계치 전압은 Vth10, 제3 도전 게이트의 역도전형 캐리어에 대한 임계치 전압은 Vthr30이다(제1 및 제3 도전 게이트 둘 다 정확히 임계치 전압이 되는 바이어스 조건일 때).
예를 들면 제3 도전 게이트가 임계치 전압이 (Vthr30 - 1) V로 설정되도록 바이어스 되고, 제3 반도체 영역의 전압(V3)을 -1 V로 설정하도록 바이어스 되었을 때, 제1 도전 게이트의 게이트 임계치 전압(Vth1)은 증가하여 Vth1_ - 1이 된다. 이후, 제3 반도체 영역의 전압(V3)은 0 V 또는 큰 전류가 흐르지 않는 정도의 제2 반도체 영역에 대한 순방향 전압의 범위로 변화된다. 이 경우, 제1 도전 게이트의 게이트 임계치 전압(Vth1)의 Vth1_ - 1로부터의 변화량은(Vth1)은 ΔV3 * (k3 * t1/(k1 * t3 + αd))가 된다.
상기 식에서, t1과 k1은 각각 제1 게이트 절연막의 두께 및 유전율, t3과 k3은 각각 제3 게이트 절연막의 두께 및 유전율이고, d는 반도체 박막의 두께를 나타내며 1보다 작은 수이고, ΔV3은 V3의 변화량을 나타내고, *은 곱셈 기호, /은 나눗셈 기호이다. 이것은 제3 도전 게이트의 전압을 변화시키지 않더라도, 제3 반도체 영역의 전위에 의해 제1 도전 게이트의 게이트 임계치 전압이 변화될 수 있다는 것을 나타낸다.
종래의 트랜지스터에서는, 제3 도전 게이트의 전압이 Vthr30을 초과하여, 역도전형의 캐리어를 더 반도체 박막에 유도하는 방향(역도전형이 p형인 경우는 음의 방향)으로 제3 도전 게이트가 바이어스 되더라도, 제1 도전 게이트로부터 본 게이트 임계치 전압은 거의 변화하지 않는다. 이에 반해, 본 발명은 역도전형의 제3 반도체 영역의 전위에 의해 게이트 임계치 전압의 변화 범위를 확대할 수 있다.
본 발명의 제3 도전 게이트가 그 전압이 Vthr30 근방 또는 Vthr30을 초과하여, 역도전형의 캐리어를 더 반도체 박막에 유도하는 방향으로 바이어스 되는 경우에는, 제1 도전 게이트와 제3 반도체 영역을 접속하여 신호를 게이트에 입력하더라도 Vth 제어는 가능하다.
상기의 실시형태에서 제3 도전 게이트가 역도전형 반도체인 경우에는, 반도체 박막의 제2 주면에 역도전형의 캐리어를 유도하는 방향의 통합 전압 때문에, 제3 도전 게이트를 바이어스 할 필요가 없다. 트랜지스터에 제3 도전 게이트가 없는 경우에는, 게이트 임계치 전압을 종래와 같이 게이트를 제1 도전형의 반도체로 형성하고, 채널을 역도전형의 반도체로 형성하여, 그 불순물 농도로 개선 측에 설정하는 것이 어렵다. 이는 완전 공핍형 SOI 및 SON에서 반도체 박막의 불순물 농도가 낮고 두께가 얇기 때문이다.
이 경우, 제1 도전 게이트를 역도전형의 반도체로 형성하면 개선형 변화로 하는 것이 용이하다. 또한, 제2 도전 게이트를 역도전형으로 하면, 제2 도전 게이트에 전원전압의 극성과 반대 극성의 전압을 인가하지 않더라도 그 밑의 반도체 박막에 역도전형의 캐리어가 쉽게 흐를 수 있게 되어, 본 발명의 방법을 확실히 실현하기 쉬워진다. 이들 도전 게이트의 재료로 사용하는 반도체는 실리콘 또는 실리콘 게르마늄이 바람직하다. 특히, p형 실리콘 게르마늄은 실리콘 n 채널 절연 게이트 트랜지스터에 바람직한 임계치 전압을 실현한다.
실시예
도 6은 본 발명의 일 실시예인 CMOS 인버터의 등가회로도이다. 113n 및 113p로 각각 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 드레인 단자를 표시한다. 123n 및 123p는 각각 n 채널 및 p 채널 MOS 트랜지스터의 소스단자이다. 133n 및 133p는 트랜지스터의 제어단자이다. 313n 및 313p는 트랜지스터의 제1 게이트단자이다. 323n 및 323p는 트랜지스터의 제2 게이트단자이다. 제어단자(133n, 133p)는 각각 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 제3 반도체 영역에 접속되어 있다. 도 6에서 IN은 입력단자, OUT는 출력단자를 나타낸다. Ctrl_n 및 Ctrl_p는 각각 n 채널 및 p 채널 트랜지스터의 Vth 제어단자이다. Vdd는 전원전압단자, Vss는 낮은 쪽의 전원전압단자로, 디지털 회로에서는 대개 접지 전위를 갖는다.
도 7a 및 7b는 도 6의 회로를 반도체 집적회로로 한 예를 나타낸다. 도 7a는 그 평면도, 도 7b는 도 7a의 X-X' 선을 따라 절단한 단면도이다.
참조부호 10은 지지기판으로, 이 예에서는 n형 실리콘 <100>면 고저항 웨이퍼이다. 20은 100 ㎚ 두께의 실리콘산화막을 나타낸다. 103n 및 103p는 각각 n 채널 MOS 트랜지스터 및 p 채널 트랜지스터의 반도체 박막부분을 나타낸다. 반도체 박막부분(103n, 103p)은 두께가 각각 약 30 ㎚이며, 채널을 형성한다. 104n 및 104p는 각각 n 채널 및 p 채널 MOS 트랜지스터의 반도체 박막의 연장부를 나타내고, 이 연장부(104n, 104p)는 역도전형 캐리어의 채널이 된다. 110n 및 110p는 트랜지스터의 드레인(제1 반도체 영역)을 나타낸다. 120n 및 120p는 트랜지스터의 소스(제2 반도체 영역)이다. 130n 및 130p는 트랜지스터의 제3 반도체 영역으로, 역도전형이다. 210n 및 210p는 트랜지스터의 제1 게이트 질화산화막이며, 각각 2.7 ㎚의 두께를 갖는다. 220n 및 220p는 트랜지스터의 제2 게이트 질화산화막이다. 310n 및 320n은 n 채널 트랜지스터의 제1 도전 게이트 및 그것과 연속한 제2 도전 게이트이다. 310p 및 320p는 p 채널 트랜지스터의 제1 도전 게이트 및 그것과 연속한 제2 도전 게이트이다. 제1 도전 게이트는 각각 길이가 100 ㎚이며, 실리콘 박막과 실리콘 게르마늄 박막의 다층막으로 구성된다. 제1, 제2, 제3 반도체 영역은 반도체 박막 상에 에피택셜 성장에 의해 형성된 반도체 막을 포함하고 있다.
이하, 도 8a∼8g, 도 7b의 단면도를 참조하여 본 실시예의 제조공정을 설명한다.
(a) 고저항 실리콘웨이퍼를 지지기판(10)으로 하여, 그 위에 약 100 ㎚ 두께의 실리콘산화막(20)과 n형 불순물 농도가 약 4 x 1017atoms/cc인 약 35 ㎚ 두께의 실리콘 박막(100)을 적층한 SOI 기판을 준비한다.
(b) 이와 같이 얻은 SOI 상에 열 산화에 의해 약 7 ㎚의 두께가 될 때까지 산화막(41)을 성장시켜, 그 위에 약 50 ㎚ 두께의 실리콘질화막(42)을 CVD에 의해 형성한다. 그 후, 공지된 포트리소그래피에 의해 트랜지스터 영역에서 실리콘 박막부분을 남기기 위한 포토레지스트 패턴(51)을 형성한다.
(c) 상기 포토레지스트 패턴(51)을 마스크로 사용하여, 실리콘산화막에 대한 선택비를 제공하는 에칭 조건으로 실리콘질화막을 에칭한다. 이어서 포토레지스트를 제거하고, 기판 표면을 세척한다. 실리콘질화막이 제거되어 노출된 실리콘산화막의 노출면이 약 60 ㎚의 두께로 실리콘산화막(401)이 성장할 때까지 발열 산화에 의해 산화된다. 이 공정에 의해, 개개의 트랜지스터 단위로 실리콘 박막(100)이 분리된다. 또한, 이 실리콘 박막의 분리에는 공지된 STI(shallow trench isolation) 기술이 이용될 수도 있다.
열 인산계 에칭액으로 실리콘질화막(42)을 제거하고, 완충 불화수소산계 에칭액으로 실리콘산화막(41)을 제거하여 실리콘 박막(100)의 표면을 노출한다. 실리콘 박막(100)의 표면에 열 산화에 의해 2.7 ㎚ 두께의 실리콘산화막(200)을 형성한다. 그 후, ECR(Electron Cyclotron Resonance), ICP(Inductive1y Coupled Plasma) 등의 고밀도 플라즈마 장치를 이용하여, 질소가스, 수소가스 또는 크세논가스의 플라즈마로부터 질소 그대로를 기판 표면에 도입하고 기판온도를 400℃로 설정하여 5∼7%의 질화율로 표면 질화를 한다. 그 후, 고순도 질소가스 분위기에서 기판이 반송되어, 800℃의 질소에서 열 처리되어, 표면 결함을 어닐링 한다. 질화된 실리콘산화막이 제1 및 제2 게이트 산화막으로 사용된다.
(d) 다음에 피착에 의해 도전 게이트 박막(300)이 형성된다. 초기의 약 10 ㎚에 순 실리콘이 피착되어 순 실리콘 박막(301)을 형성한다. 그 다음에 약 60%의 게르마늄을 포함하며 붕소가 첨가된 실리콘 게르마늄 박막(302)이 200 ㎚의 두께로 피착되어 형성된다. 또한, 약 50 ㎚ 두께로 붕소 첨가 실리콘이 피착되어 붕소 첨가 실리콘 박막(303)을 형성한다. 원료가스로는 모노-시레인(SiH4), 수소화게르마늄(GeH4), 디-보레인(B2H6)이 사용된다. 그 위에 약 100 ㎚의 실리콘질화막(43)이 형성된다.
상기 초기의 순 실리콘 박막은 사후의 실리콘 게르마늄 박막의 조성 균일화, 미세막 두께 분포의 평탄화를 위해 피착에 의해 형성된다. 이어지는 제조공정의 온도와 시간으로 막에서 게르마늄과 붕소가 확산된다. 이 때문에 게이트 도전막의 전기적 특성은 붕소 첨가 실리콘 게르마늄으로 취급될 수 있다.
ArF 리소그래피 또는 전자빔 리소그래피 등의 공지기술을 이용하여, 상기 실리콘질화막/도전 게이트 박막 상에 게이트 길이가 약 100 ㎚인 도전 게이트의 포토레지스트 패턴을 형성한다. 이 포토레지스터 패턴을 마스크로 사용하여 실리콘질화막, 실리콘막, 실리콘 게르마늄막, 실리콘막의 순서로 RIE 기술에 의해 에칭한다.
포토리소그래피에 의해 형상 가공된 포토레지스트 막과 실리콘질화막/도전 게이트 박막을 선택 마스크로 이용하여, n형 드레인의 신장 영역(114n), 소스의 신장 영역(124n), n형 제3 영역의 신장 영역(134p), p형 드레인의 신장 영역(114p), 소스의 신장 영역(124p) 및 p형 제3 영역의 신장 영역(134n)을 선택적으로 저가속 전압(붕소 약 4 KeV, 비소 약 15 KeV)의 이온 주입에 의해 형성한다. 주입량은 약 1019atoms/cc의 불순물 농도를 얻도록 설정된다(약 3 ×1013).
(e) 공지된 게이트 측벽 절연막 공정에 의해 제1 및 제2 게이트의 측면에 각각 약 40 ㎚ 두께의 절연막 측벽(403)이 형성된다. 소스 및 드레인 부분 표면의 산화막을 습식 에칭하여 실리콘 박막 표면을 수소-종단면으로 한다. 그 후, 선택 에피택셜 기술에 의해, 드레인 (110n, 110p), 소스(120n, 120p) 및 제3 반도체 영역(130p, 130n)이 되는 반도체 박막(100)의 부분에 약 70 ㎚ 두께의 결정 실리콘층(105)이 선택적으로 성장된다.
(f) 포토리소그래피에 의해 형상 가공된 포토레지스트막 및 상기 절연막 측벽(403)을 마스크로 이용하여, n 채널 드레인(110n)과 소스(120n), p 채널 제3 반도체 영역(n형)(130p), p 채널 드레인(110p)과 소스(120p), 및 n 채널 제3 반도체 영역(p형)(130n)을 형성하는 비소 및 붕소의 이온 주입을 한다. 불순물 이온은 선택 에피택셜 성장에 의해 형성된 결정 실리콘층뿐만 아니라, 기초 SOI 반도체 박막의 각 부분에도 도입된다. 주입량은 비소는 약 1021atoms/cc의 불순물 농도, 붕소는 약 1021atoms/cc의 불순물 농도를 얻는 값으로 설정된다.
(g) 도전 게이트 박막(300) 상의 실리콘질화막(43)을 열 인산 등으로 습식 에칭한다. 표면 세정 후, 니켈이 약 20 ㎚의 두께로 피착되고, 소결이 이어진다. 절연막 상의 미반응 니켈을 산으로 에칭하여 니켈 실리사이드층을 남긴다. 고온 소결에 의해 드레인 상에 실리사이드층(110ns, 110ps)이 형성된다. 이와 동시에 형성된 실리사이드층이 소스 상의 120ns 및 120ps, 제3 반도체 영역 상의 130ns 및 130ps, 게이트 상의 310ns, 320ns, 310ps 및 320ps다.
배선용 층간 절연막(440)으로서 실리콘산화막이 CVD에 의해 표면에 형성된다. 필요에 따라 막에 접촉 홀을 열고, 질화티탄, 텅스턴 등에 의해 접촉 플러그(500)를 형성한다. 그리고, 피착에 의해 알루미늄 박막이 형성된다. 포토리소그래피와 RIE(reactive ion etching)에 의해 배선 패턴이 형성되어 제1 층 배선(600)을 얻는다(이 시점에서 도 7b의 상태까지 이른다). 그 후, 필요에 따라 층간 절연막이 형성되고, 구리 배선 등으로 형성된 다층 배선이 형성되어, 마지막에 패시베이션 막이 형성된다.
상기한 바와 같이 형성된 CM0S 회로에서 n 채널 트랜지스터의 게이트 임계치 전압은, 제3 반도체 영역의 전압이 0 V인 경우에는 약 0.23 V, p채널 트랜지스터의 게이트 임계치 전압은 약 - 0.2 V가 된다.
상기 인버터회로의 경우, 입력신호가 0 V에서 Vdd까지 변화하는 10 피코초의 에 이르기 전에 n 채널 트랜지스터의 제3 반도체 영역에 0.4 V∼Vdd의 전압이 인가되면, n 채널 트랜지스터의 Vth는 약 0 V로 변화하고, Vdd가 0.4 V 정도라도 충분히 큰 구동능력이 얻어진다.
한편, 입력신호가 Vdd에서 0 V까지 변화할 때는, 그 입력신호의 변화가 완료되는 10 피코초에 이르기 전에 p 채널 트랜지스터의 제3 반도체 영역에 (Vdd - 0.4) V∼0 V의 전압이 인가된다. 그러면, p 채널 트랜지스터의 Vth는 약 0 V가 되어, 충분히 큰 구동능력이 얻어진다.
상기 반도체 박막의 연장부분(104)에는 제3 반도체 영역에서 역도전형의 캐리어가 이동하는 통로가 있다. 이 통로에 제1 도전형의 불순물 첨가부분이 있는 경우(상기 반도체 박막에 이미 역도전형 불순물이 첨가되어 있는 경우) 또는 이 통로에 고농도의 불순물 부분이 형성된 경우, 역도전형 캐리어가 제3 반도체 영역으로 역류하는 것을 막는 장벽이 형성될 수 있다. 이것에 의해 제2 도전 게이트로부터 본 역도전형 캐리어 통로의 게이트 임계치 전압이 개선 측으로 시프트 된다.
상기 실시예에서는, p형 제3 영역의 신장 영역(134n) 대신에, 약 3 ×1012ions/㎠로 설정된 주입량의 비소 주입에 의해, n 채널 MOS 트랜지스터의 반도체 박막 연장부분의 정공의 통로에 불순물 농도가 다른(이 경우에는 고불순물 농도) 부분이 형성될 수도 있다. 이것은 정공에 대한 게이트 임계치 전압을 약 - 0.4 V로 설정함으로써, 제1 채널 형성 반도체 박막부분의 정공에 대한 게이트 임계치 전압보다 개선 측으로 시프트 한다. 이와 같이 제1 채널 형성 반도체 박막부분에 주입된 정공에 대한 배리어가 형성되어, n 채널을 유도하는 제1 도전 게이트의 전압에의해 정공이 더 이상 제3 반도체 영역(130p)으로 되돌려지지 않는다.
상기 실시예에서, n 채널 MOS 트랜지스터의 도전 게이트는 p형 실리콘으로 형성되고, 그 제1 채널 형성 반도체 박막부분은 n형 도전형으로 4 ×1017ions/cc의 불순물 농도를 갖는 한편, p 채널 MOS 트랜지스터의 도전 게이트는 n형 실리콘으로 형성되고, p형 MOS 트랜지스터의 제1 채널 형성 반도체 박막부분은 p형 도전형으로 4 ×1017ions/cc의 불순물 농도를 갖는다. 이것은 제3 반도체 영역의 전위가 0 V일 때의 게이트 임계치 전압을 n 채널 트랜지스터에 대해서는 0.48 V, p 채널 트랜지스터에 대해서는 - 0.48 V로 설정한다. 게이트 신호가 입력되기 전에, n 채널 트랜지스터의 제3 반도체 영역에 0.4 V 이상, p 채널 트랜지스터의 제3 반도체 영역에 (Vdd - 0.4) V 이하의 전압을 인가하면, 게이트 임계치 전압의 절대치가 0.1 V 정도가 된다. 따라서, 전원전압이 0.6 V 정도라도 누설전류가 매우 작은 고속 CM0SLSI가 얻어진다.
한편, 도 5a 및 5b에서 제1 도전 게이트가 n형 실리콘으로 형성되고, 제3 도전 게이트가 p형 실리콘으로 형성되면, n 채널 트랜지스터의 Vth는 약 0.25 V가 되고, p 채널 트랜지스터의 Vth는 약 - 0.25 V가 된다. 제1 도전 게이트가 p형 실리콘으로 형성되고, 제3 도전 게이트가 n형 실리콘으로 형성되더라도, n 채널 트랜지스터의 Vth는 약 0.25 V가 되고, p 채널 트랜지스터의 Vth는 약 - 0.25 V가 된다. 회로를 이렇게 설계하는 것으로, 반도체 박막의 역도전형의 캐리어 농도를 제3 반도체 영역의 전위를 이용하여 정상적으로 제어할 수 있다.
제3 반도체 영역의 소스에 대한 전위가 0 V일 때, Vth의 절대치는 거의 0.25 V이고, 그 전위가 0.4 V일 때는 0.05 V이다. 제3 반도체 영역에 인가하는 제어신호의 시간간격에 관계없이 전자 제어가 가능하다. 반도체 박막의 불순물 농도는 영이 바람직하다. 반도체 박막의 두께는 게이트 길이의 1/3 이하인 것이 펀치 스루를 피하기 위해 바람직하다. 구체적으로는, 게이트 길이가 20 ㎚이면 반도체 박막의 두께는 7 ㎚ 이하인 것이 바람직하다. 게이트 절연막으로는 제1 게이트 절연막도 제3 게이트 절연막도 표면이 질화된 2 ㎚ 두께의 실리콘산화막이 바람직하다. 이 실시예의 트랜지스터로 구성된 인버터, NAND 또는 NOR 회로는 대기 전류가 작고, 0.4 V의 전원전압에서도 구동 전류가 크다.
상기 실시예에서 제3 반도체 영역에 인가되는 제어신호는 2단 전의 인버터, NOR 또는 NAND의 출력에 의해 구동될 수 있다. 이 때는 p 채널 및 n 채널 트랜지스터의 제3 반도체 영역으로부터의 배선이 접속되면, 하나의 제어신호로 인버터 등의 Vth가 제어될 수 있다.
다수의 트랜지스터로 구성되는 회로 그룹이 그룹으로 제어될 때는 그룹 내의 n 채널 트랜지스터의 제3 반도체 영역으로부터의 배선들이 서로 접속되고, 그룹 내의 p 채널 트랜지스터의 제3 반도체 영역으로부터의 배선들이 서로 접속된다. n 채널 트랜지스터의 접속 배선들에 제어신호가 주어지고, p 채널 트랜지스터의 접속 배선들에 또 다른 제어신호가 주어져, 대기전력 및 회로의 스위칭 속도를 제어할 수 있다.
본 발명에서는, 반도체 박막은 실리콘 단결정 박막 이외에 실리콘 게르마늄단결정 박막 또는 변형 실리콘/실리콘 게르마늄 다층막일 수도 있다. 게이트 절연막은 실리콘산화막 이외에 실리콘 질화산화막, 실리콘질화막, 알루미나막, 하프늄 산화막, 실리콘-하프늄 산화물, 지르코늄 산화막 혹은 실리콘-지르코늄 산화물일 수도 있다. 도전 게이트는 폴리실리콘막이나 실리콘 게르마늄막 이외에, 텅스텐막, 질화티탄막 혹은 티탄/질화티탄 다층막일 수도 있다. 제1, 제2 및 제3 반도체 영역이 반도체 박막 내부뿐만 아니라 반도체 박막 위에 형성될 수도 있고, 그 위에 금속 실리사이드막 혹은 금속 박막이 추가되어 다층막을 형성할 수도 있다. 이와 같이 본 발명은 이 기술에 숙련된 자에게 용이하게 되는 수정범위 내에서 실행될 수 있다.
제1, 제2, 제3 반도체 영역은 이 명세서에서 반도체 박막과 "접촉하고 있는 것"으로서 기술되었다. 이 접촉상태는 불순물 원자들을 반도체 박막에 도입하여 막 내에 제1, 제2, 제3 반도체 영역을 형성하거나, 피착에 의해 반도체 박막 상에 제1, 제2, 제3 반도체 영역을 형성함으로써 얻어진다.
본 발명은 PDSOI와 FDSOI에 모두 적용할 수 있고, FDSOI에 적용하는 경우에는, 종래 실현이 곤란했던 효과를 제공할 수 있다.
본 발명에 의하면, PDSOI 및 벌크 절연 게이트 트랜지스터뿐만 아니라, FDSOI, FDSON 절연 게이트 트랜지스터의 Vth의 전자 제어가 가능해진다.
또한, 본 발명은 종래의 MOS 트랜지스터의 미세화 한계보다 더욱 미세화 가능한 2중 게이트 절연 게이트 트랜지스터의 게이트 임계치 전압의 전자 제어의 범위를 확대할 수 있다. 이중 게이트 절연 게이트 트랜지스터의 제3 도전 게이트가 하부에 위치하고 있는 경우에는, 제3 도전 게이트로부터 개개의 트랜지스터에 대한 접속을 확립하지 않고, 제3 반도체 영역의 전위를 변화시키는 것만으로 게이트 임계치 전압의 제어가 가능하다.
본 발명에 의하면, FDSOI에서는 채널이 유도되는 반도체 박막의 불순물 농도를 PDSOI보다 적게 설정할 수 있기 때문에, 채널 이동도가 보다 큰 트랜지스터의 Vth의 전자 제어가 가능해진다.
본 발명에 의하면, 역도전형 캐리어의 주입 시에만 제3 반도체 영역에서 전류가 흘러, 정상적으로는 캐리어 재결합 전류 정도의 전류 레벨밖에 필요하지 않다. 본 발명의 역도전형 반도체의 도전 게이트를 이용하면, 대기 시의 게이트 임계치 전압을 훨씬 개선 측으로 설정할 수 있다. 이것에 의해, 완전 공핍형 SOI 트랜지스터라도 ON 전류가 크고 OFF 전류가 작은 조건이 양립하는 트랜지스터가 실현된다.

Claims (21)

  1. 제1 주면과 이 제1 주면에 대향하는 제2 주면을 가진 반도체 박막; 상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트; 상기 제1 도전 게이트에 걸쳐 서로 면하여 있고, 상기 제1 도전 게이트와 절연되어 있으며, 상기 반도체 박막과 접촉하고 있는 제1 도전형의 제1 반도체 영역과 제2 반도체 영역; 및 상기 반도체 박막과 접촉하고 있는 역도전형의 제3 반도체 영역을 가지며, 상기 반도체 박막은 상기 제1 도전 게이트 아래의 제1 및 제2 반도체 영역 사이에 상기 제1 주면과 상기 제2 주면간의 캐리어가 공핍하는 제1 도전 게이트 전위가 존재하는 두께와 불순물 농도 관계를 갖는 절연 게이트 트랜지스터의 제어방법에 있어서,
    상기 역도전형의 제3 반도체 영역에서 상기 박막에 역도전형의 캐리어를 주입하는 단계; 및
    상기 도전 게이트에 제1 전위를 인가하여, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 상기 반도체 박막 표면에 제1 도전형의 채널을 유도하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 트랜지스터 제어방법.
  2. 제1 주면과 이 제1 주면에 대향하는 제2 주면을 가진 반도체 박막; 상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트; 상기 제1 도전 게이트에 걸쳐 서로 면하여 있고,상기 제1 도전 게이트와 절연되어 있으며, 상기 반도체 박막과 접촉하고 있는 제1 도전형의 제1 반도체 영역과 제2 반도체 영역; 및 상기 반도체 박막과 접촉하고 있는 역도전형의 제3 반도체 영역을 가지며, 상기 반도체 박막은 상기 제1 도전 게이트 아래의 제1 및 제2 반도체 영역 사이에 상기 제1 주면과 상기 제2 주면간의 캐리어가 공핍하는 제1 도전 게이트 전위가 존재하는 두께와 불순물 농도 관계를 갖는 절연 게이트 트랜지스터의 제어방법에 있어서,
    상기 역도전형의 제3 반도체 영역으로 상기 반도체 박막으로부터의 역도전형의 캐리어를 끌어내어, 게이트 임계치 전압을 소기의 레벨로 제어하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 트랜지스터 제어방법.
  3. 제1항 또는 제2항의 방법이 적용된 절연 게이트 트랜지스터에 있어서,
    상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분으로부터 역도전형 캐리어의 확산 거리 이내에 상기 제3 반도체 영역의 단부가 배치되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  4. 제1항 또는 제2항의 방법이 적용된 절연 게이트 트랜지스터에 있어서,
    상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분에서부터 상기 역도전형의 제3 반도체 영역까지 상기 반도체 박막은 연장되며,
    상기 반도체 박막의 그 연장 부분 상에 제2 게이트 절연막이 형성되고, 그제2 게이트 절연막 상에 제2 도전 게이트가 배치되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  5. 제4항에 있어서, 상기 제1 도전 게이트와 상기 제2 도전 게이트는 연속하고 있는 것을 특징으로 하는 절연 게이트 트랜지스터.
  6. 제4항에 있어서, 상기 제3 반도체 영역은 상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분과 접촉하고 있고,
    상기 제2 게이트 절연막 및 상기 제2 도전 게이트는 상기 제1 게이트 절연막 및 상기 제1 도전 게이트와 공통으로 되어 있는 것을 특징으로 하는 절연 게이트 트랜지스터.
  7. 제4항에 있어서, 상기 제1 반도체 영역에 대향하는 다수의 제2 반도체 영역이 있으며,
    상기 제3 반도체 영역은 상기 다수의 제2 반도체 영역 사이에 배치되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  8. 제1항 또는 제2항의 방법이 적용된 절연 게이트 트랜지스터에 있어서,
    상기 절연 게이트 트랜지스터는 상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분에, 상기 제2 주면 상에 형성된 제3 게이트 절연막을 포함하고,
    상기 제3 도전 게이트는 상기 제3 게이트 절연막과 접촉하고 있는 것을 특징으로 하는 절연 게이트 트랜지스터.
  9. 절연 게이트 트랜지스터에 있어서,
    제1 주면 및 이 제1 주면에 대향하는 제2 주면을 가진 반도체 박막;
    상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트;
    상기 제1 도전 게이트에 걸쳐 서로 면하여 있고, 상기 제1 도전 게이트와 절연되어 있으며, 상기 반도체 박막과 접촉하고 있는 제1 도전형의 제1 반도체 영역과 제2 반도체 영역;
    상기 반도체 박막과 접촉하고 있는 역도전형의 제3 반도체 영역;
    상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분의 상기 제2 주면 상에 형성된 제3 게이트 절연막; 및
    상기 제3 게이트 절연막에 접촉하고 있는 제3 도전 게이트로 적어도 구성되며,
    상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분으로부터 역도전형 캐리어의 확산 거리 이내에 상기 제3 반도체 영역의 단부가 배치되고,
    상기 제3 반도체 영역의 전위에 의해 상기 제1 도전 게이트로부터 본 게이트임계치 전압이 제어되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  10. 절연 게이트 트랜지스터에 있어서,
    제1 주면 및 이 제1 주면에 대향하는 제2 주면을 가진 반도체 박막;
    상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트;
    상기 제1 도전 게이트에 걸쳐 서로 면하여 있고, 상기 제1 도전 게이트와 절연되어 있으며, 상기 반도체 박막과 접촉하고 있는 제1 도전형의 제1 반도체 영역과 제2 반도체 영역;
    상기 반도체 박막과 접촉하고 있는 역도전형의 제3 반도체 영역;
    상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분의 상기 제2 주면 상에 형성된 제3 게이트 절연막; 및
    상기 제3 게이트 절연막에 접촉하고 있는 제3 도전 게이트로 적어도 구성되며,
    상기 제3 도전 게이트가 상기 제3 반도체 영역까지 상기 제3 게이트 절연막을 통해 연장하여 그 일부와 중첩됨으로써, 상기 제3 반도체 영역의 전위에 의해 상기 제1 도전 게이트로부터 본 게이트 임계치 전압이 제어되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  11. 제3항 내지 제10항 중 어느 한 항에 있어서, 상기 반도체 박막은 절연기판상에 형성되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 반도체 박막을 지지하는 기판의 표면 부분이 상기 제3 도전 게이트의 역할을 하는 것을 특징으로 하는 절연 게이트 트랜지스터.
  13. 제3항 내지 제10항 중 어느 한 항에 있어서, 상기 반도체 박막은 적어도 그 일단이 기판에 지지되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  14. 제3항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 도전 게이트가 역도전형의 실리콘으로 형성되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  15. 제3항 내지 제13항 중 어느 한 항에 있어서, 상기 제2 도전 게이트가 역도전형의 실리콘으로 형성되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  16. 제3항 내지 제13항 중 어느 한 항에 있어서, 상기 제3 도전 게이트가 역도전형의 실리콘으로 형성되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 도전 게이트가 역도전형의 실리콘 게르마늄으로 형성되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  18. 제3항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄으로 형성되고,
    상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분은 농도가 1.2 ×1012∼1.6 ×1012ions/㎠인 n형 불순물을 함유하는 것을 특징으로 하는 절연 게이트 트랜지스터.
  19. 제3항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 및 제2 도전 게이트가 평균 45∼60%의 게르마늄을 함유한 p형 실리콘 게르마늄 층과 실리콘층의 다층막으로 형성되고,
    상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분은 농도가 1.2 ×1012∼1.6 ×1012ions/㎠인 n형 불순물을 함유하는 것을 특징으로 하는 절연 게이트 트랜지스터.
  20. 제3항 내지 제13항 중 어느 한 항에 있어서, 상기 역도전형의 제3 반도체 영역으로의 상기 반도체 박막의 그 연장 부분에, 상기 반도체 박막이 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 끼워진 부분보다 불순물 농도가 높은 부분이 형성되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  21. 제3항 내지 제13항 중 어느 한 항에 있어서, 상기 반도체 박막에 역도전형의 불순물이 첨가되고,
    상기 역도전형의 제3 반도체 영역으로의 상기 반도체 박막의 그 연장 부분에, 제1 도전형의 불순물 첨가 부분이 형성되는 것을 특징으로 하는 절연 게이트 트랜지스터.
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