KR20060073110A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법Info
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Abstract
본 발명은 반도체 소자의 셀의 활성영역과 접속되는 셀 컨택 플러그(cell contact plug)와, 캐패시터의 하부전극인 스토리지 노드(storage node)와 접속되는 스토리지 노드 컨택 플러그의 컨택저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 이를 위해 본 발명에서는 워드라인이 형성된 반도체 기판을 제공하는 단계와, 상기 워드라인의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 전체 구조 상부에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여 상기 반도체 기판의 활성영역이 노출되는 컨택홀을 형성하는 단계와, 상기 제1 컨택홀을 통해 노출되는 상기 활성영역 상에 성장층을 형성하는 단계와, 상기 성장층을 포함하는 전체 구조 상부의 단차를 따라 제1 확산 방지막을 형성하는 단계와, 상기 제1 컨택홀이 매립되도록 상기 제1 확산 방지막 상에 금속물질로 셀 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 메탈 컨택, 셀 컨택 플러그, 스토리지 노드 컨택 플러그
Description
도 1은 DRAM 소자를 간략하게 도시한 평면도.
도 2는 도 1에 도시된 'A-A'와 'B-B' 절단선을 따라 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110, 210 : 반도체 기판 11, 111, 211 : 폴리 실리콘막
12, 112, 212 : 텅스텐층 13, 113, 213 : 하드 마스크
14, 114, 214 : 워드라인 15, 115 : 실리콘 산화막
16, 116 : 실리콘 질화막 17, 117 : 제1 층간 절연막
18, 124, 220 : 셀 컨택 플러그 19, 125 : 제2 층간 절연막
20, 126 : 폴리 실리콘막 및 텅스텐층 21, 127 : 하드 마스크
22, 128 : 비트라인 23, 129 : 제3 층간 절연막
24 : 식각 정지막 25, 131 : 스토리지 노드 컨택 플러그
121 : Ti 또는 Co 122 : TiN
123, 130, 219 : 확산 방지막 215 : 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 반도체 소자의 셀의 활성영역과 접속되는 셀 컨택 플러그(cell contact plug)와, 캐패시터의 하부전극인 스토리지 노드(storage node)와 접속되는 스토리지 노드 컨택 플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 의해 반도체 소자의 제조공정시 더욱 정교한 공정 제어가 요구되고 있다. 특히, DRAM의 경우, 0.115㎛ 이하에서는 금속배선(metal line)과 비트라인(bit line) 사이, 기판 사이의 도전층과 비트라인 사이, 또는 기판의 활성영역과 캐패시터이 하부전극 사이를 접속시키기 위한 메탈 컨택(metal contact) 형성공정에 대한 관심이 높아지고 있다.
DRAM 소자에서 메탈 컨택 형성공정은 많은 어려움이 내재되어 있는데, 그 이유는 소자의 고집적화에 따라 메탈 컨택의 폭은 감소하는데 반해, 캐패시터 구조의 높이가 증가함에 따라 메탈 컨택의 종횡비(aspect ratio)는 거의 20:1까지 증가하 여 메탈 컨택을 형성하기 위한 식각공정을 진행하는데 많은 어려움이 있기 때문이다. 일반적으로, DRAM에서는 메탈 컨택 형성공정에 있어서, 캐패시터의 하부전극과 기판의 활성영역은 셀 컨택 플러그와 스토리지 노드 컨택 플러그를 통해 상호 접속된다.
이하에서는, 도 1 및 도 2를 참조하여 종래기술에 따른 DRAM 소자의 셀 컨택 플러그와 스토리지 노드 컨택 플러그 형성방법을 설명하기로 한다. 여기서, 도 1은 DRAM 소자의 평면도이고, 도 2는 도 1에 도시된 'A-A'와 'B-B' 절단선을 따라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(10) 상에 워드라인(14)을 형성한다. 이때, 워드라인(14)은 게이트 산화막(미도시), 폴리 실리콘막(11), 텅스텐(또는, 텅스텐 실리사이드층)(12) 및 하드 마스크(13)로 이루어진다. 그런 다음, 워드라인(14)을 덮도록 실리콘 산화막(15)와 실리콘 질화막(16)을 순차적으로 형성한다.
이어서, 실리콘 질화막(16)을 포함하는 전체 구조 상부에 제1 층간 절연막(17)을 증착한다. 그런 다음, CMP(Chemical Mechanical Polishing) 방식으로 제1 층간 절연막(17)을 평탄화한다. 그런 다음, 셀 컨택 플러그용 마스크를 이용한 식각공정을 실시하여 셀 컨택 플러그(18)가 형성될 영역의 활성영역(1)이 노출되도록 컨택홀(미도시)을 형성한다.
이어서, 상기 컨택홀이 매립되도록 폴리 실리콘막을 증착한 후 CMP 공정을 실시하여 셀 컨택 플러그(18)를 형성한다. 이로써, 후속 공정을 통해 스토리지 노드 컨택 플러그(25)와 접속되는 랜딩 폴리 플러그(Landing Poly Plug, LPP)과, 비 트라인(22)과 접속되는 비트라인 컨택 플러그가 형성된다. 그런 다음, 셀 컨택 플러그(18)를 포함하는 전체 구조 상부에 제2 층간 절연막(19)을 형성한 후 식각하여 비트라인 컨택 플러그와 접속되는 비트라인(22)을 형성한다. 이때, 비트라인(22)은 폴리 실리콘 및 텅스텐(또는, 텅스텐 실리사이드층)(20)과 하드 마스크(21)로 이루어진다.
이어서, 비트라인(22)을 포함하는 전체 구조 상부에 제3 층간 절연막(23)과 식각 정지막(24)을 순차적으로 증착한 후 식각공정을 실시하여 스토리지 노드 컨택 플러그용 컨택홀(미도시)을 형성한다. 그런 다음, 상기 컨택홀이 매립되도록 폴리 실리콘막을 증착한 후 CMP 공정을 실시하여 스토리지 노드 컨택 플러그(25)를 형성한다.
그러나, 상술한 바와 같이 종래기술에 따른 셀 컨택 플러그(18)와 스토리지 노드 컨택 플러그(25)는 비교적 비저항이 높은 폴리 실리콘막으로 형성하기 때문에 컨택저항이 증가하는 원인이 되고 있다. 특히, 폴리 실리콘막은 웨이퍼를 증착 챔버 내부로 로딩하는 과정에서 미세한 산화막이 형성되어 컨택저항을 증가시키는 요인이 되기도 한다. 이러한 폴리 실리콘막에 의해 야기되는 컨택저항을 감소시키기 위하여 Ph(P) 농도를 높이고 있으나, 이는 소자의 리프레시(refresh) 특성을 열화시키는 원인이 된다. 이처럼 컨택저항이 증가하는 경우 고속 메모리에 적용할 수 없는 문제가 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 셀 컨택 플러그와 스토리지 노드 컨택 플러그의 컨택저항을 감소시켜 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 셀이 형성되는 셀(cell)영역과 상기 셀을 구동시키기 위한 트랜지스터가 형성되는 페리(peripheral) 영역 간의 균일성을 향상시켜 셀 컨택 플러그를 고립시키기 위한 공정시 페리 영역에 형성되는 트랜지스터용 게이트 전극의 상부가 노출되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 워드라인이 형성된 반도체 기판을 제공하는 단계와, 상기 워드라인의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 전체 구조 상부에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여 상기 반도체 기판의 활성영역이 노출되는 컨택홀을 형성하는 단계와, 상기 제1 컨택홀을 통해 노출되는 상기 활성영역 상에 성장층을 형성하는 단계와, 상기 성장층을 포함하는 전체 구조 상부의 단차를 따라 제1 확산 방지막을 형성하는 단계와, 상기 제1 컨택홀이 매립되도록 상기 제1 확산 방지막 상에 금속물질로 셀 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예1
도 3a 내지 도 3g는 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 한편, 도 3a 내지 도 3g에 도시된 'A-A'는 도 1에 도시된 'A-A'로 절단한 단면도이고, 'B-B'는 'B-B' 절단선을 따라 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(110) 상에 워드라인(114)을 형성한다. 이때, 워드라인(114)은 게이트 산화막(미도시), 폴리 실리콘막(111), 텅스텐(또는, 텅스텐 실리사이드층)(112) 및 질화막 계열의 물질의 하드 마스크(113)로 이루어진다.
이어서, 워드라인(114)을 덮도록 실리콘 산화막(115)과 실리콘 질화막(116)을 순차적으로 형성한다.
이어서, 실리콘 질화막(116)을 포함하는 전체 구조 상부에 제1 층간 절연막(117)을 증착한다. 이때, 제1 층간 절연막(117)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용하여 형성한다. 바람직하게는 BPSG막 계열의 실리콘 산화막으로 형성한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 제1 층간 절연막(117)을 평탄화한다.
이어서, 도 3b에 도시된 바와 같이, 평탄화된 제1 층간 절연막(117) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(118)을 형성한다.
이어서, 포토 레지스트 패턴(118)을 이용한 식각공정을 실시하여 제1 층간 절연막(117)을 식각한다. 이로써, 반도체 기판(110)의 활성영역이 노출되는 셀 컨택 플러그용 컨택홀(119)이 형성된다. 이때, 활성영역은 셀 컨택 플러그가 형성되는 영역만 노출된다.
이어서, 도 3c에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(118, 도 3b참조)을 제거한다.
이어서, SEG(Selective Epitaxial Growth) 공정을 실시하여 노출되는 활성영역 상에 성장층(120)을 형성한다. 이때, SEG 공정은 500℃ 내지 1000℃ 온도에서 실시한다. 한편, 성장층(120)은 활성영역으로부터 300Å 내지 500Å 두께로 형성한다. 여기서, 성장층(120)을 형성하는 이유는 후속 공정을 통해 증착되는 확산 방지막(123, 도 3d참조)과의 오믹 컨택(omic contact) 특성을 향상시켜 이 부위에서의 컨택저항을 감소시키고, 또한, 트랜지스터로 금속이온이 침투하는 것을 방지하기 위함이다.
이어서, 도 3d에 도시된 바와 같이, 불순물 이온주입공정을 실시하여 성장층 (120) 내에 불순물을 주입시킬 수 있다. 이는, 성장층(120) 내의 불순물 농도를 기존 기술상의 폴리 실리콘의 불순물 농도에 근접하게 가져가 위함이다. SEG 공정으로 성장층(120)을 형성하는 경우 성정층(120) 내의 불순물 농도를 폴리 실리콘 내의 불순물 농도의 수준으로 높이기는 어렵다. 이는, 인화수소(PH3) 등의 기체분압을 높여도 성장층(120) 내의 불순물 농도, 즉 P 농도가 일정 수준 이상으로 증가하지 않는 특성 때문이다. 성장층(120)의 불순물 농도가 충분히 높지 않으면, 후속에 진행되는 금속층과의 컨택저항이 높아지게 된다. 따라서, 본 발명의 바람직한 실시예에서는 성장층(120)을 형성한 후 불순물 이온주입공정을 실시한다. 여기서, 불순물 이온주입공정은 p형 불순물을 이용하여 700℃ 내지 800℃의 온도하에서 도즈(dose)를 2E14 내지 8E14 Atoms/cm2로 하고, 5keV 내지 12keV의 주입에너지를 인가하여 실시한다.
이어서, 도시되지 않은 열처리 공정을 실시하여 성장층(120) 내에 주입된 불순물 이온을 활성화시킨다. 이때, 열처리 공정은 RTP(Rapid Thermal Process) 또는 RTA(Rapid Thermal Anneal) 공정으로 750℃ 내지 850℃의 온도 범위 내에서 실시한다.
이어서, 성장층(120)에 의해 일부가 매립된 컨택홀(119)을 포함하는 전체 구조 상부의 단차를 따라 Ti막(121)과 TiN막(122)을 순차적으로 증착하여 확산 방지막(123)을 형성한다. 이때, Ti막(121)은 PVD(Physical Vapor Deposition) 방식을 이용하여 70Å 내지 150Å의 두께로 증착하고, TiN막(122)은 100Å 내지 150Å의 두께로 증착한다.
이어서, 확산 방지막(123)에 대하여 열처리 공정을 실시하여 Ti막(121)과 성장층(120)을 반응시켜 이 부위에 TiSi2막(미도시)을 형성한다. 이때, 열처리 공정은 750℃ 내지 850℃의 온도에서 실시한다.
이어서, 상기 열처리 공정시 손상된 TiN막(122)을 보상하기 위하여 확산 방지막(123) 상에 TiN막(미도시)을 재층착할 수도 있다. 이때, 재증착되는 TiN막은 CVD(Chemical Vapor Deposition) 방식을 이용하여 70Å 내지 150Å의 두께로 형성한다.
이어서, 컨택홀(119, 도 3b참조)이 매립되도록 전체 구조 상부에 텅스텐으로 셀 컨택 플러그(124)를 증착한다. 이때, 텅스텐은 CVD 방식을 이용하여 700Å 내지 1500Å의 두께로 형성한다. 한편, 텅스텐 이외에, 셀 컨택 플러그(124)는 TiN막으로 형성할 수도 있다.
이어서, 도 3e에 도시된 바와 같이, CMP 공정을 실시하여 컨택홀(119, 도 3b참조) 내부에 셀 컨택 플러그(124)를 고립시킨다.
이어서, 도 3f에 도시된 바와 같이, 셀 컨택 플러그(124)를 포함하는 전체 구조 상부에 제2 층간 절연막(125)을 형성한다. 이때, 제2 층간 절연막(125)은 2000Å 내지 3500Å의 두께로 제1 층간 절연막(117)과 동일한 막으로 형성한다. 바람직하게는 TESO 계열의 실리콘 산화막으로 형성한다.
이어서, B-B 영역에 형성된 셀 컨택 플러그(124)와 접속되는 비트라인(128) 을 형성한다. 이때, 비트라인(128)은 폴리 실리콘막 및 텅스텐(또는, 텅스텐 실리사이드층)(126)과 하드 마스크(127)로 이루어진다.
이어서, 비트라인(128)을 포함하는 전체 구조 상부에 제3 층간 절연막(129)을 형성한다. 이때, 제3 층간 절연막(129)은 제1 층간 절연막(117)과 동일한 물질로 형성한다. 바람직하게는 HDP 산화막 계열의 실리콘 산화막으로 3000Å 내지 4500Å의 두께로 형성한다.
이어서, 도 3g에 도시된 바와 같이, 제3 층간 절연막(129) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토 레지스트 패턴을 이용한 식각공정을 실시하여 셀 컨택 플러그(124)가 노출되도록 제3 층간 절연막(129) 및 제2 층간 절연막(125)을 식각한다. 이로써, 스토리지 노드 컨택 플러그가 형성될 영역이 정의되는 컨택홀(미도시)이 형성된다.
이어서, 상기 컨택홀을 포함하는 전체 구조 상부의 단차를 따라 확산 방지막(130)을 형성한다. 이때, 확산 방지막(130)은 TiN막으로 50Å 내지 100Å의 두께로 형성한다.
이어서, 확산 방지막(130) 상부에 컨택홀이 매립되도록 스토리지 노드 컨택 플러그(131)를 증착한다. 이때, 스토리지 노드 컨택 플러그(131)는 텅스텐으로 1000Å 내지 2000Å의 두께로 형성한다. 텅스텐 대신에 티타늄 질화막으로 형성할 수도 있다.
이어서, CMP 방식으로 평탄화 공정을 실시하여 스토리지 노드 컨택 플러그(131)를 컨택홀 내부에 고립시킨다.
실시예2
도 4a 내지 도 4e는 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 한편, 도 4a 내지 도 4e에 도시된 'A'는 셀이 형성되는 셀 영역이고, 'B'는 셀을 구동시키기 위한 구동 트랜지스터들이 형성되는 페리(peripheral) 영역이다.
도 4a에 도시된 바와 같이, 셀 영역(A)과 페리 영역(B)으로 정의되는 반도체 기판(210) 상에 워드라인(214)을 형성한다. 이때, 워드라인(214)은 게이트 산화막(미도시), 폴리 실리콘막(211), 텅스텐(또는, 텅스텐 실리사이드층)(212) 및 질화막 계열의 물질의 하드 마스크(213)로 이루어진다.
이어서, 워드라인(214)의 양측벽에 스페이서(215)를 형성한다. 이때, 스페이서(215)는 산화막 및/또는 질화막으로 형성한다.
이어서, 스페이서(215)를 포함하는 전체 구조 상부에 층간 절연막(216)을 형성한다. 이때, 층간 절연막(216)은 산화막 계열의 물질로 형성한다. 예컨대, HDP막, BPSG막, PSG막, PETEOS막, USG막, FSG막, CDO막 및 OSG막 중 어느 하나를 이용하여 형성한다.
이어서, 도 4b에 도시된 바와 같이, CMP 공정을 실시하여 층간 절연막(216)을 평탄화한다. 이때, CMP 공정은 층간 절연막(126)이 하드 마스크(213) 상부에 일 정 두께로 잔류되도록 실시되는 제1 연마공정과, 하드 마스크(213)를 연마 정지막으로 하여 하드 마스크(213)가 노출될 때까지 실시하는 제2 연마공정으로 이루어진다.
상기 제1 연마공정은 품드(Fumed) 또는 콜로이드 실리카(colloidal silica)를 연마입자로 사용하고, pH가 9 내지 12인 슬러리(slurry)를 사용하며, 하드 마스크(213) 상부에 증착된 층간 절연막(216)이 500Å 내지 1500Å의 두께로 잔류되도록 실시한다. 상기 제2 연마공정은 질화막 계열의 하드 마스크(213)를 연마 정지막으로 실시하되, 산화셀륨(Ceria)을 연마입자로 사용하고, pH가 6 내지 8로 산화막과 질화막의 선택비가 적어도 30:1인 슬러리를 사용하여 하드 마스크(213) 상에서 연마가 정지되도록 실시한다.
상기에서 설명한 바와 같이, 하드 마스크(213)를 연마 정지막으로 이용하여 CMP 공정을 실시함으로써 셀 영역(A)과 페리 영역(B)을 포함하는 웨이퍼 내의 균일성을 향상시킬 수 있으며, 자기 정렬 컨택(Self Align Contact)이 패일(fail)되는 것을 방지할 수 있다.
이어서, 상기 CMP 공정 후 상부에 잔류되는 잔류물(residue)를 제거하기 위하여 BOE(Buffered Oxide Etchant; HF와 NH4F가 혼합된 용액) 용액을 이용하여 세정공정을 실시할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 식각공정을 실시하여 셀 영역의 워드라인(214) 사이를 오픈시켜 반도체 기판(210)의 활성영역이 노출되는 컨택홀(217)을 형성한다.
이어서, 도 4d에 도시된 바와 같이, 도 4c에서 실시되는 컨택홀(217) 형성공정시 생성되는 잔류물을 제거하기 위하여 DHF(Dilute HF; H20로 희석된 HF용액) 용액을 이용한 세정공정을 실시하거나, 플라즈마(plasma)를 이용한 세정공정을 실시한다. 이때, 플라즈마를 이용한 세정공정은 H2, H2/N2, NF3, NH3, He, O2 등을 사용한다.
이어서, 컨택홀(217)을 통해 노출되는 활성영역에 SEG 공정을 실시하여 성장층(218)을 형성한다. SEG 공정은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UVCVD(Ultra Vaccuum CVD), RTCVD(Rapid Thermal CVD) 또는 APCVD(Atomosphere Pressure CVD) 장비를 이용하여 H2, DCS(DiChloroSilane(SiH2Cl2)), HCl 가스 분위기에서 500℃ 내지 850℃의 온도로 실시한다.
이어서, 세정공정을 실시하여 성장층(218)의 상부 표면을 세정한다.
이어서, 성정층(218)을 포함하는 전체 구조 상부의 단차를 따라 Ti 또는 Co를 이용하여 확산 방지막(219)을 형성한다. 이때, 확산 방지막(219)은 CVD 또는 PVD(Physical Vapor Deposition) 공정으로 형성한다. 이 외에, 확산 방지막(219)은 Ti/TiN막으로 형성할 수도 있다.
이어서, 확산 방지막(219)에 대하여 열처리 공정을 실시하여 확산 방지막(219)과 성장층(218)을 반응시켜 금속실리사이드층(219)을 형성한다. 이때, 열처리 공정은 500 내지 900℃의 온도 범위 내에서 RTA 또는 RTP 방식으로 실시한다. 여기서, 금속 실리사이드층(219)은 TiSi2 또는 CoSi2가 된다.
이어서, 컨택홀(217, 도 4c참조)이 매립되도록 텅스텐 또는 TiN막과 같은 금속을 이용하여 셀 컨택 플러그(220)를 증착한다. 이때, 셀 컨택 플러그(220)는 400 내지 3000Å의 두께로 증착한다.
이어서, 도 4e에 도시된 바와 같이, CMP 공정을 실시하여 셀 컨택 플러그(220)를 컨택홀(217) 내부에 고립시킨다. 이때, CMP 공정은 실리카 또는 알루미나(Alumina)를 연마입자로 사용하고, pH가 0 내지 6으로 산화막과 금속 간의 식각 선택비가 적어도 1:60인 슬러리를 사용하여 층간 절연막(216) 상부에서 연마가 정지되도록 실시한다. 이때, 금속으로 이루어진 셀 컨택 플러그(220)의 연마 특성을 개선시키기 위하여 상기 슬러리에 H2O2, Fe(NO3)3 및 H5
IO6 등과 같은 산화제를 1 내지 5%로 첨가한다.
상기에서 설명한 바와 같이, CMP 공정시 금속과 산화막 간의 선택비를 갖는 슬러리를 이용함으로써 페리 영역(B)에 증착된 층간 절연막(217)의 침식(erosion)을 최소화하여 페리 영역(B)에서의 트랜지스터용 게이트 전극의 노출을 방지할 수 있다.
이어서, 도 4e에서 실시되는 CMP 공정시 잔류되는 잔류물을 제거하기 위하여 SC-1(Standard Cleaning-1, NH4OH/H2O2/H2O) 또는 BOE 용액을 이용하여 세정공정을 실시할 수도 있다. 또한, 플로린 계열이나 히드록실아민(hydroxylamine) 계열의 솔 벤트(solvent)를 이용하여 세정공정을 실시할 수도 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 셀 컨택 플러그와 스토리지 노드 컨택 플러그를 금속물질로 형성함으로써 이 부위에서의 컨택저항을 감소시킬 수 있다.
더 나아가, 셀 컨택 플러그를 금속물질로 형성함으로써 셀 컨택 플러그를 고립시키기 위한 CMP 공정시 셀 영역과 페리 영역 간의 단차에 의해 야기되는 페리 영역의 트랜지스터용 게이트 전극의 상부가 노출되는 방지하여 게이트 전극의 패일을 방지할 수 있다.
Claims (19)
- 워드라인이 형성된 반도체 기판을 제공하는 단계;상기 워드라인의 양측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함하는 전체 구조 상부에 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막을 식각하여 상기 반도체 기판의 활성영역이 노출되는 컨택홀을 형성하는 단계;상기 제1 컨택홀을 통해 노출되는 상기 활성영역 상에 성장층을 형성하는 단계;상기 성장층을 포함하는 전체 구조 상부의 단차를 따라 제1 확산 방지막을 형성하는 단계; 및상기 제1 컨택홀이 매립되도록 상기 제1 확산 방지막 상에 금속물질로 셀 컨택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 성장층은 SEG 공정으로 형성하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 SEG 공정은 LPCVD, VLPCVD, PECVD, UVCVD, RTCVD 또는 APCVD 장비를 이용하여 H2, DCS(DiChloroSilane(SiH2Cl2)), HCl 가스 분위기에서 500℃ 내지 850℃의 온도로 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 성장층을 형성한 후 불순물 이온주입공정을 실시하여 상기 성장층 내에 불순물 이온을 주입하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 불순물 이온주입공정은 700℃ 내지 800℃의 온도하에서 도즈(dose)를 2E14 내지 8E14 Atoms/cm2로 하고, 5keV 내지 12keV의 주입에너지를 인가하여 실시하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 불순물 이온주입공정 후 열처리 공정을 실시하여 상기 성장층 내에 주입된 불순물 이온을 활성화시키는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 열처리 공정은 RTP 또는 RTA 공정으로 750℃ 내지 850℃의 온도범위 내에서 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 확산 방지막은 Ti/TiN, Ti 또는 Co로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 확산 방지막을 형성한 후 열처리 공정을 통해 상기 제1 확산 방지막과 상기 성장층을 반응시켜 금속실리사이드층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 열처리 공정은 750℃ 내지 850℃의 온도에서 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 층간 절연막을 형성하는 단계는,상기 스페이서를 포함하는 전체 구조 상부에 제1 층간 절연막을 증착하는 단계;제1 연마공정을 실시하여 상기 워드라인의 상부층인 하드 마스크 상부에 상기 제1 층간 절연막이 일정 두께로 잔류되도록 상기 제1 층간 절연막을 식각하는 단계; 및제2 연마공정을 실시하여 상기 하드 마스크가 노출되도록 상기 제1 층간 절연막을 식각하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제1 연마공정은 품드(Fumed) 또는 콜로이드 실리카(colloidal silica)를 연마입자로 이용하여 pH가 9 내지 12인 슬러리로 실시하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제2 연마공정은 산화셀륨(Ceria)을 연마입자로 이용하여 pH가 6 내지 8로 산화막과 질화막의 선택비가 적어도 30:1인 슬러리로 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 셀 컨택 플러그는 텅스텐 또는 TiN으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 셀 컨택 플러그를 형성하는 단계는,상기 제1 확산 방지막을 포함하는 전체 구조 상부에 상기 금속물질을 증착하는 단계; 및상기 제1 층간 절연막과 상기 금속물질 간의 식각 선택비를 이용한 CMP 공정을 실시하여 상기 제1 컨택홀 내부에 고립되도록 상기 셀 컨택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 CMP 공정은 실리카 또는 알루미나(Alumina)를 연마입자로 이용하여 pH가 0 내지 6으로 산화막과 금속 간의 식각 선택비가 적어도 1:60인 슬러리를 사용하여 실시하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 CMP 공정은 상기 슬러리에 H2O2, Fe(NO3)3 및 H5 IO6과 같은 산화제를 1 내지 5%로 첨가하여 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 셀 컨택 플러그를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계;상기 제2 층간 절연막 상에 비트라인을 형성하는 단계;상기 비트라인을 포함하는 전체 구조 상부에 상기 제3 층간 절연막을 형성하는 단계;상기 제3 층간 절연막을 식각하여 상기 셀 컨택 플러그가 노출되는 제2 컨택홀을 형성하는 단계;상기 제2 컨택홀을 포함하는 전체 구조 상부의 단차를 따라 제2 확산 방지막을 형성하는 단계; 및상기 제2 컨택홀이 매립되도록 상기 제2 확산 방지막 상에 금속물질로 스토리지 노드 컨택 플러그를 형성하는 단계;를 더 포함하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 스토리지 노드 컨택 플러그는 텅스텐으로 형성하는 반도체 소자의 제조방법.
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