DE112020007650T5 - Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit - Google Patents

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Abstract

Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: einen Gate-Graben, der in einem aktiven Bereich angeordnet ist; einen Abschlussgraben, der in einem Abschlussbereich angeordnet ist und eine Breite aufweist, die größer als jene des Gate-Grabens ist; eine Diffusionsschutzschicht, die in Kontakt mit der unteren Oberfläche des Gate-Grabens ausgebildet ist; eine Abschluss-Schutzschicht, die in Kontakt mit einer unteren Oberfläche des Abschlussgrabens ausgebildet ist; eine Gate-Isolierschicht und Gate-Leitungen, die in dem Gate-Graben und dem Abschlussgraben angeordnet sind; eine Gate-Elektrode, die mit der Gate-Leitung elektrisch verbunden ist; sowie eine Source-Elektrode, die mit einem Source-Bereich, der Diffusionsschutzschicht und der Abschluss-Schutzschicht elektrisch verbunden ist, wobei eine Abschluss-Isolierschicht, die von den Gate-Isolierschichten an beiden seitlichen Oberflächen beabstandet ist und eine Dicke aufweist, die gleich der Dicke der Gate-Isolierschicht oder größer als diese ist, in dem Abschlussgraben ausgebildet ist und die Gate-Leitungen in Nuten in zwei oder mehr Bereichen ausgebildet sind, die von einer äußeren peripheren Wand des Abschlussgrabens und einem seitlichen Bereich der Abschluss-Isolierschicht umgeben sind, wobei die Abschluss-Isolierschicht zwischen diesen eingefügt ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit sowie auf ein Verfahren zur Herstellung einer Halbleitereinheit.
  • STAND DER TECHNIK
  • Bei Leistungselektronikeinheiten werden häufig Halbleitereinheiten mit isoliertem Gate, wie beispielsweise ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und ein Bipolartransistor mit isoliertem Gate (IGBT), als Schaltelemente zum Steuern der Energiezufuhr zu einer Last verwendet, wie beispielsweise zu einem Motor. Einige dieser Halbleitereinheiten mit isoliertem Gate weisen jeweils eine Grabenstruktur auf, in der eine Gate-Leitung in einer Halbleiterschicht eingebettet ist.
  • Bei einer Halbleitereinheit mit isoliertem Gate, die eine Grabenstruktur aufweist, kann eine Kanalbreitendichte eines aktiven Bereichs im Vergleich zu einer planaren Halbleitereinheit erhöht werden, bei der eine Gate-Leitung in einer Oberfläche einer Halbleiterschicht ausgebildet ist, so dass dadurch deren elektrischer Widerstand pro Einheitsfläche in einem EIN-Zustand der Halbleitereinheit reduziert wird.
  • Üblicherweise sind in einer Halbleitereinheit mit isoliertem Gate, die eine Grabenstruktur aufweist, eine Gate-Leitung und eine Gate-Isolierschicht in einem Graben einer Grabenöffnung auf der Seite eines aktiven Bereichs und um eine obere Ecke des Grabens herum in einem Abschlussbereich ausgebildet, der um einen aktiven Bereich herum angeordnet ist. Wenn eine Gate-Spannung angelegt wird, um die Halbleitereinheit einzuschalten, konzentriert sich ein elektrisches Feld an einer Bodenfläche und einer oberen Ecke des Grabens, so dass eine Verschlechterung der Isolierung der Gate-Isolierschicht an der Bodenfläche und um die Ecke herum verursacht wird, die zu einer verringerten Zuverlässigkeit der Halbleitereinheit führt.
  • Um dieses Problem zu lösen, ist ein Verfahren bekannt, bei dem ein Relaxationsbereich für elektrische Felder, der eine Leitfähigkeit aufweist, in der Bodenfläche des Grabens angeordnet wird, um ein an der Gate-Isolierschicht an der Bodenfläche des Grabens anliegendes elektrisches Feld zu relaxieren. Ferner ist ein Verfahren bekannt, bei dem eine Struktur gebildet wird, die einen engen und tiefen Graben in einem aktiven Bereich und einen breiten und flachen Graben in einem Abschlussbereich aufweist, und danach Gate-Leitungen, die in den Gräben in dem aktiven Bereich und dem Abschlussbereich gebildet werden, unter Verwendung eines chemisch-mechanischen Polier(CMP)-Prozesses oder einer Kombination aus einem CMP-Prozess und einem Zurückätz-Prozess planarisiert werden, um zu verhindern, dass die Ecke des Grabens mit den Gate-Leitungen bedeckt ist (siehe zum Beispiel Patentdokument 1).
  • DOKUMENT ZUM STAND DER TECHNIK
  • Patentdokument
  • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift (Übersetzung der PCT-Anmeldung) JP 2006- 520 091 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • Bei einem Verfahren, bei dem ein Relaxationsbereich für elektrische Felder an der Bodenfläche eines Grabens angeordnet wird, kann jedoch eine Verschlechterung der Isolierung um die obere Ecke des Grabens herum in einigen Fällen nicht reduziert werden. Bei einem Verfahren, bei dem ein CMP-Prozess verwendet wird, ist es notwendig, die Auswirkungen von Unebenheiten einer auf einem Halbleitersubstrat ausgebildeten Schicht unter dem Einfluss eines Verziehens oder Verwerfens oder von Oberflächenunebenheiten des Halbleitersubstrats, einer Ungleichmäßigkeit der Schichtdicke in der Ebene, von Partikeln und dergleichen beträchtlich zu reduzieren, so dass ein Einsetzen des Verfahrens in der Realität erschwert wird.
  • In einem Fall, in dem ein breiter Graben in einem Abschlussbereich gebildet wird und eine Gate-Isolierschicht und eine Gate-Leitung kontinuierlich abgeschieden werden, wird ferner ein freiliegender Bereich der Gate-Leitung in einem nachfolgenden Zurückätz-Prozess größer, so dass die Dicke der Gate-Leitung aufgrund des Ätzvorgangs verringert wird oder diese als Schicht verlorengeht. Somit kann ein stabiler Betrieb der Halbleitereinheit mit isoliertem Gate nicht erreicht werden.
  • Die vorliegende Erfindung wurde konzipiert, um die vorstehend beschriebenen Probleme zu lösen, und eine Aufgabe der vorliegenden Erfindung besteht darin, bei einer Halbleitereinheit mit isoliertem Gate, die eine Grabenstruktur aufweist, eine Verschlechterung einer Gate-Isolierschicht an einer Ecke an einem Ende einer Grabenöffnung in einem Abschlussbereich, der um einen aktiven Bereich herum angeordnet ist, sowie eine Reduzierung der Zuverlässigkeit der Halbleitereinheit zu verhindern.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: ein Halbleitersubstrat; eine Drift-Schicht mit einem ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat angeordnet ist; einen Basis-Bereich mit einem zweiten Leitfähigkeitstyp, der auf der Drift-Schicht angeordnet ist; eine Mehrzahl von Source-Bereichen mit dem ersten Leitfähigkeitstyp, die auf dem Basisbereich angeordnet sind, wobei sie voneinander beabstandet sind; einen Gate-Graben, der durch den Source-Bereich und den Basis-Bereich hindurch verläuft und bis in die Drift-Schicht reicht; einen Abschlussgraben, der in einem Abschlussbereich auf einer äußeren peripheren Seite eines aktiven Bereichs positioniert ist, in dem der Gate-Graben ausgebildet ist, wobei der Abschlussgraben eine Breite aufweist, die größer als die Breite des Gate-Grabens ist, und durch den Basis-Bereich hindurch verläuft, so dass er bis in die Drift-Schicht reicht; eine Diffusionsschutzschicht mit dem zweiten Leitfähigkeitstyp, die in der Drift-Schicht ausgebildet ist, wobei sie sich in Kontakt mit einer unteren Oberfläche des Gate-Grabens befindet; eine Abschluss-Schutzschicht mit dem zweiten Leitfähigkeitstyp, die in der Drift-Schicht ausgebildet ist, wobei sie sich in Kontakt mit einer unteren Oberfläche des Abschlussgrabens befindet; eine Gate-Isolierschicht, die auf der Diffusionsschutzschicht, der Abschluss-Schutzschicht, einem seitlichen Bereich des Gate-Grabens und einem seitlichen Bereich des Abschlussgrabens ausgebildet ist; eine Abschluss-Isolierschicht, die über der Abschluss-Schutzschicht in dem Abschlussgraben ausgebildet ist, wobei sie sich in Kontakt mit der Abschluss-Schutzschicht befindet, wobei die Abschluss-Isolierschicht eine Dicke aufweist, die gleich der Dicke der Gate-Isolierschicht oder größer als diese ist; Gate-Leitungen, die auf der Gate-Isolierschicht auf einer Innenseite des Gate-Grabens in dem Gate-Graben ausgebildet sind und in Nuten in zwei oder mehr Bereichen, die von einer äußeren peripheren Wand des Abschlussgrabens und einem seitlichen Bereich der Abschluss-Isolierschicht umgeben sind, wobei die Abschluss-Isolierschicht in einem Bereich zwischen diesen eingefügt ist, in dem Abschlussgraben ausgebildet sind, wobei die Gate-Leitungen zwischen dem Gate-Graben und dem Abschlussgraben verbunden sind; eine Source-Elektrode, die mit dem Source-Bereich und der Abschluss-Schutzschicht elektrisch verbunden ist; sowie eine Gate-Elektrode, die auf der Gate-Leitung in dem Abschlussgraben und auf der Abschluss-Isolierschicht angeordnet ist, wobei sie sich in Kontakt mit der Gate-Leitung und der Abschluss-Isolierschicht befindet, wobei die Gate-Elektrode mit der Gate-Leitung elektrisch verbunden ist.
  • Ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: einen Schritt, bei dem eine Drift-Schicht mit einem ersten Leitfähigkeitstyp auf einer Oberfläche eines Halbleitersubstrats gebildet wird; einen Schritt, bei dem ein Basis-Bereich mit einem zweiten Leitfähigkeitstyp auf der Drift-Schicht gebildet wird; einen Schritt, bei dem eine Mehrzahl von Source-Bereichen mit dem ersten Leitfähigkeitstyp, die voneinander beabstandet sind, auf dem Basis-Bereich gebildet wird; einen Schritt, bei dem ein Gate-Graben gebildet wird, der durch den Source-Bereich und den Basis-Bereich hindurch verläuft und bis in die Drift-Schicht reicht; einen Schritt, bei dem ein Abschlussgraben, der eine Breite aufweist, die größer als die Breite des Gate-Grabens ist, und durch den Basis-Bereich hindurch verläuft, so dass er bis in die Drift-Schicht reicht, in einem Abschlussbereich auf einer äußeren peripheren Seite eines aktiven Bereichs gebildet wird, in dem der Gate-Graben ausgebildet ist; einen Schritt, bei dem eine Diffusionsschutzschicht mit dem zweiten Leitfähigkeitstyp in der Drift-Schicht derart gebildet wird, dass sich die Diffusionsschutzschicht in Kontakt mit einer unteren Oberfläche des Gate-Grabens befindet; einen Schritt, bei dem eine Abschluss-Schutzschicht mit dem zweiten Leitfähigkeitstyp in der Drift-Schicht derart gebildet wird, dass sich die Abschluss-Schutzschicht in Kontakt mit einer unteren Oberfläche des Abschlussgrabens befindet; einen Schritt, bei dem eine Abschluss-Isolierschicht über der Abschluss-Schutzschicht in dem Abschlussgraben derart gebildet wird, dass sich die Abschluss-Isolierschicht in Kontakt mit der Abschluss-Schutzschicht befindet; einen Schritt, bei dem eine Gate-Isolierschicht, die eine Dicke aufweist, die gleich der Dicke der Abschluss-Isolierschicht oder geringer als diese ist, auf der Diffusionsschutzschicht, der Abschluss-Schutzschicht, einem seitlichen Bereich des Gate-Grabens und einem seitlichen Bereich des Abschlussgrabens gebildet wird; einen Schritt, bei dem eine Gate-Leitungsschicht zurückgeätzt wird, nachdem die Gate-Leitungsschicht auf der Abschluss-Isolierschicht und der Gate-Isolierschicht, um Gate-Leitungen auf der Gate-Isolierschicht auf einer Innenseite des Gate-Grabens in dem Gate-Graben und in Nuten in zwei oder mehr Bereichen, die von einer äußeren peripheren Wand des Abschlussgrabens und einem seitlichen Bereich der Abschluss-Isolierschicht umgeben sind, wobei die Abschluss-Isolierschicht in einem Bereich zwischen diesen eingefügt ist, um den Abschlussgraben derart zu bilden, dass die Gate-Leitungen zwischen dem Gate-Graben und dem Abschlussgraben verbunden sind; einen Schritt, bei dem eine Source-Elektrode gebildet wird, die mit dem Source-Bereich und der Abschluss-Schutzschicht elektrisch verbunden ist; sowie einen Schritt, bei dem eine Gate-Elektrode auf der Gate-Leitung in dem Abschlussgraben und auf der Abschluss-Isolierschicht derart gebildet wird, dass sich die Gate-Elektrode in Kontakt mit der Gate-Leitung und der Abschluss-Isolierschicht befindet und mit der Gate-Leitung elektrisch verbunden ist.
  • Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung ist eine Abschluss-Isolierschicht, die eine Dicke aufweist, die gleich der Dicke der Gate-Isolierschicht oder größer als diese ist, in dem Abschlussgraben ausgebildet, und Gate-Leitungen sind an zwei oder mehr Positionen ausgebildet, wobei die Abschluss-Isolierschicht in einem Bereich des Abschlussgrabens zwischen diesen eingefügt ist. Demzufolge ist es möglich, eine Verschlechterung der Gate-Isolierschicht in dem Eckenbereich am Ende der Grabenöffnung in dem Abschlussbereich sowie eine Reduzierung der Zuverlässigkeit der Halbleitereinheit zu verhindern.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine schematische Draufsicht auf eine Halbleitereinheit gemäß einer ersten Ausführungsform;
    • 2 eine vergrößerte Ansicht einer schematischen Draufsicht auf eine Halbleitereinheit gemäß der ersten Ausführungsform;
    • 3 eine schematische Schnittansicht, die einen Bereich der Halbleitereinheit gemäß der ersten Ausführungsform darstellt;
    • 4 eine schematische Schnittansicht, die einen Bereich der Halbleitereinheit gemäß der ersten Ausführungsform darstellt;
    • 5 eine erläuternde Ansicht eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß der ersten Ausführungsform;
    • 6 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der ersten Ausführungsform;
    • 7 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der ersten Ausführungsform;
    • 8 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der ersten Ausführungsform;
    • 9 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der ersten Ausführungsform;
    • 10 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der ersten Ausführungsform;
    • 11 eine vergrößerte Ansicht einer schematischen Draufsicht, die ein Beispiel für eine Gate-Leitungsstruktur der Halbleitereinheit gemäß der ersten Ausführungsform darstellt;
    • 12 eine schematische Draufsicht, die ein Beispiel für einen Abschlussgraben der Halbleitereinheit gemäß der ersten Ausführungsform darstellt;
    • 13 eine vergrößerte Ansicht einer schematischen Draufsicht, die ein Beispiel für eine Gate-Leitungsstruktur der Halbleitereinheit gemäß der ersten Ausführungsform darstellt;
    • 14 eine schematische Schnittansicht, die einen Bereich einer Halbleitereinheit gemäß einer zweiten Ausführungsform darstellt;
    • 15 eine erläuternde Ansicht eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß der zweiten Ausführungsform;
    • 16 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der zweiten Ausführungsform;
    • 17 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der zweiten Ausführungsform;
    • 18 eine erläuternde Ansicht des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der zweiten Ausführungsform;
    • 19 eine schematische Schnittansicht, die einen Bereich einer Halbleitereinheit gemäß einer dritten Ausführungsform darstellt;
    • 20 eine schematische Schnittansicht, die einen Bereich einer Halbleitereinheit gemäß einer vierten Ausführungsform darstellt.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Im Folgenden werden eine Halbleitereinheit und ein Verfahren zur Herstellung einer Halbleitereinheit gemäß Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen im Detail beschrieben. Der Einfachheit der Beschreibung halber können Details von Halbleiterschichten und Elektroden weggelassen seinn.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht, die einen Überblick über eine Halbleitereinheit gemäß der vorliegenden Ausführungsform der vorliegenden Erfindung liefert. Wie in 1 dargestellt, weist die Halbleitereinheit einen aktiven Bereich 30 und einen Abschlussbereich 40 auf. Der aktive Bereich 30 weist eine Gate-Leitung 10 auf. Der Abschlussbereich 40 weist einen Abschlussgraben 6, eine Abschluss-Isolierschicht 8 sowie eine Gate-Leitung 10 auf.
  • Bei dem aktiven Bereich 30 handelt es sich um einen Bereich, der in einem mittleren Bereich der Halbleitereinheit angeordnet ist und das Fließen eines Stroms durch die Halbleitereinheit bewirkt, wenn eine Spannung an die Gate-Leitung 10 angelegt wird, die in einer Gitterstruktur in dem aktiven Bereich 30 ausgebildet ist.
  • Der Abschlussbereich 40 ist um den aktiven Bereich 30 herum ausgebildet und weist zusätzlich zu dem Abschlussgraben 6, der Abschluss-Isolierschicht 8, einer Gate-Isolierschicht 9 und der Gate-Leitung 10 zum Beispiel einen Schutzring auf, der ein elektrisches Feld relaxieren soll. Bei dem Abschlussgraben 6 handelt es sich um einen Graben, der in dem Abschlussbereich 40 angeordnet ist. Die Abschluss-Isolierschicht 8 ist in dem Abschlussgraben 6 ausgebildet, und die Gate-Isolierschicht 9 und die Gate-Leitung 10 sind in einer Nut in einem Bereich ausgebildet, der von einer äußeren peripheren Wand des Abschlussgrabens 6 und einem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist.
  • Als Nächstes wird eine Konfiguration in der Umgebung einer Grenze zwischen dem aktiven Bereich 30 und dem Abschlussbereich 40 der Halbleitereinheit gemäß der vorliegenden Ausführungsform unter Bezugnahme auf die 2, 3 und 4 beschrieben. 2 ist eine vergrößerte Draufsicht, die einen Überblick über die Halbleitereinheit gemäß der vorliegenden Ausführungsform liefert, und ist eine vergrößerte Ansicht der Umgebung des in 1 dargestellten Abschlussgrabens 6. In 2 sind zwecks einer kurzen Beschreibung der vorliegenden Ausführungsform eine Source-Elektrode 13, eine Gate-Elektrode 14, eine Drain-Elektrode 15 sowie eine ohmsche Elektrode 16 weggelassen. Die 3 und 4 sind schematische Schnittansichten, die einen Bereich der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellen. 3 stellt einen Schnitt entlang einer Linie A-A in 2 dar, und 4 stellt einen Schnitt entlang einer Linie B-B in 2 dar.
  • Zunächst wird eine Konfiguration des aktiven Bereichs 30 beschrieben. Wie in 3 dargestellt, weist der aktive Bereich 30 Folgendes auf: ein Halbleitersubstrat 1, eine Drift-Schicht 2, einen Basis-Bereich 3, Source-Bereiche 4, einen Gate-Graben 5, eine Diffusionsschutzschicht 7a, die Gate-Isolierschicht 9, die Gate-Leitung 10, eine Zwischenisolierschicht 11, die Source-Elektrode 13, die Drain-Elektrode 15 sowie die ohmsche Elektrode 16.
  • Das Halbleitersubstrat 1 weist einen Leitfähigkeitstyp vom N-Typ auf und ist aus Siliciumcarbid gebildet, das mit Stickstoff als Störstellen vom N-Typ dotiert ist und einen Polytyp 4H aufweist.
  • Die Drift-Schicht 2 ist auf dem Halbleitersubstrat 1 ausgebildet, weist einen N-Typ auf und ist aus Siliciumcarbid gebildet, das mit Stickstoff als Störstellen vom N-Typ mit einer Störstellenkonzentration von 1 × 1014 cm-3 oder einer höheren Störstellenkonzentration und von 1 × 1017 cm-3 oder einer geringeren Störstellenkonzentration dotiert ist. Die Drift-Schicht 2 weist eine Dicke von 5 µm oder mehr und von 200 µm oder weniger auf.
  • Der Basis-Bereich 3 ist auf einer Oberfläche der Drift-Schicht 2 angeordnet, weist einen P-Typ auf und ist aus Siliciumcarbid gebildet, das mit Aluminium als Störstellen vom p-Typ mit einer Konzentration von 1 × 1017 cm-3 oder einer höheren Konzentration und von 1 × 1020 cm-3 oder einer geringeren Konzentration dotiert ist. Der Basis-Bereich 3 weist eine Tiefe von 1,0 µm oder mehr und von 6,0 µm oder weniger auf.
  • Die Source-Bereiche 4 sind in einer Oberfläche des Basis-Bereichs 3 angeordnet, wobei sie voneinander beabstandet sind, weisen einen N-Typ auf und sind aus Siliciumcarbid gebildet, das mit Stickstoff als Störstellen vom N-Typ mit einer Konzentration von 1 × 1018 cm-3 oder einer höheren Konzentration und von 1 × 1021 cm-3 oder einer geringeren Konzentration dotiert ist. Der Source-Bereich 4 weist eine Tiefe auf, die geringer als die Tiefe des Basis-Bereichs 3 ist.
  • Bei dem Gate-Graben 5 handelt es sich um einen Graben, der durch den Source-Bereich 4 und den Basis-Bereich 3 hindurch verläuft und bis in die Drift-Schicht 2 reicht, und er ist in einer Draufsicht zum Beispiel in einer Gitterstruktur in dem aktiven Bereich 30 ausgebildet. Der Gate-Graben 5 ist so ausgebildet, dass er eine Breite und eine Tiefe von jeweils 1 µm oder mehr und von 10 µm oder weniger aufweist.
  • Die Diffusionsschutzschicht 7a ist in der Drift-Schicht 2 ausgebildet, wobei sie sich in Kontakt mit der unteren Oberfläche des Gate-Grabens 5 befindet, ist vom P-Typ und ist aus Siliciumcarbid gebildet, das mit Aluminium als Störstellen vom P-Typ mit einer Konzentration von 1 × 1017 cm-3 oder einer höheren Konzentration und von 1 × 1019 cm-3 oder einer geringeren Konzentration dotiert ist. Die Diffusionsschutzschicht 7a ist so ausgebildet, dass sie eine Dicke von 0,1 µm oder mehr und von 2,0 µm oder weniger aufweist.
  • Die Gate-Isolierschicht 9 ist auf der Diffusionsschutzschicht 7a und an dem seitlichen Bereich des Gate-Grabens 5 ausgebildet und ist zum Beispiel aus einer Siliciumoxid-Schicht gebildet, die eine Dicke von 50 nm oder mehr und von 80 nm oder weniger aufweist.
  • Die Gate-Leitung 10 ist auf der Gate-Isolierschicht 9 in dem Gate-Graben 5 ausgebildet und ist aus Polysilicium gebildet. Die Gate-Leitung 10 weist eine Dicke und eine Breite auf, die jeweils gleich einem Wert sind, der durch Subtraktion der Dicke oder der Breite der Gate-Isolierschicht 9 von der Tiefe des Gate-Grabens 5 erhalten wird.
  • Wie in 3 dargestellt, handelt es sich hier bei einem ersten Kontaktloch 12a um ein in der Zwischenisolierschicht 11 ausgebildetes Loch, um den Source-Bereich 4 und die Source-Elektrode 13 elektrisch zu verbinden. Bei der ohmschen Elektrode 16 handelt es sich um eine Schicht zur Reduzierung des Kontaktwiderstands, und sie ist zwischen dem Source-Bereich 4 und der Source-Elektrode 13 ausgebildet. Die ohmsche Elektrode 16 ist aus einem Leiter, wie beispielsweise aus einer Verbindung eines Metalls und eines Halbleiters, einem Silicid oder einer Mehrzahl von Metallschichten, oder aus einem Halbleiter gebildet. Die Source-Elektrode 13 ist auf der Zwischenisolierschicht 11 ausgebildet, und die Drain-Elektrode 15 ist auf der Seite der rückwärtigen Oberfläche des Halbleitersubstrats 1 ausgebildet.
  • Als Nächstes wird eine Konfiguration des Anschlussbereichs 40 beschrieben. Wie in 3 dargestellt, weist der Anschlussbereich 40 Folgendes auf: das Halbleitersubstrat 1, die Drift-Schicht 2, den Basis-Bereich 3, einen Abschlussgraben 6, eine Abschluss-Schutzschicht 7b, die Abschluss-Isolierschicht 8, die Gate-Isolierschicht 9, die Gate-Leitung 10, die Zwischenisolierschicht 11, die Source-Elektrode 13, die Gate-Elektrode 14 sowie die Drain-Elektrode 15.
  • Bei dem Abschlussgraben 6 handelt es sich um einen Graben, der in einer Draufsicht näher bei der äußeren Oberfläche des Halbleitersubstrats 1 positioniert ist als der Gate-Graben 5, der eine Breite aufweist, die größer als die Breite des Gate-Grabens 5 ist, und der durch den Basis-Bereich 3 hindurch verläuft und bis in die Drift-Schicht 2 reicht, wie in 3 dargestellt. Der Abschlussgraben 6 ist so ausgebildet, dass er eine Tiefe aufweist, die größer als die Tiefe des Basis-Bereichs 3 ist, d.h., eine Tiefe von 1 µm oder mehr und von 10 µm oder weniger. In dem Abschlussgraben 6 sind die Abschluss-Isolierschicht 8, die Gate-Isolierschicht 9 sowie die Gate-Leitung 10 ausgebildet.
  • Die Abschluss-Schutzschicht 7b ist in der Drift-Schicht 2 ausgebildet, wobei sie sich in Kontakt mit der unteren Oberfläche des Abschlussgrabens 6 befindet, ist vom P-Typ und ist aus Siliciumcarbid gebildet, das mit Aluminium als Störstellen vom P-Typ mit einer Konzentration von 1 × 1017 cm-3 oder einer höheren Konzentration und von 1 × 1019 cm-3 oder einer geringeren Konzentration dotiert ist. In einem Fall, in dem die Tiefe des Gate-Grabens 5 gleich der Tiefe des Abschlussgrabens 6 ist, ist die Abschluss-Schutzschicht 7b so ausgebildet, dass sie eine Dicke aufweist, die gleich der Tiefe der Diffusionsschutzschicht 7a ist, d.h. eine Dicke von 0,1 µm oder mehr und von 2,0 µm oder weniger.
  • Die Abschluss-Isolierschicht 8 ist über der Abschluss-Schutzschicht 7b in dem Abschlussgraben 6 ausgebildet, wobei sie sich in Kontakt mit der Abschluss-Schutzschicht 7b befindet, und ist aus einer Siliciumoxid-Schicht oder einer Siliciumnitridoxid-Schicht gebildet. Die Dicke der Abschluss-Isolierschicht 8 ist gleich der Dicke der Gate-Isolierschicht 9 oder größer als diese und kann größer als die Tiefe des Abschlussgrabens 6 sein.
  • Wie in 3 dargestellt, ist eine Nut, die bis zu der Abschluss-Schutzschicht 7b reicht und einen Querschnitt in einer rechteckigen Form oder einer sich verjüngenden Form aufweist, in einem Bereich ausgebildet, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, und die Nut weist eine Breite auf, die gleich dem Doppelten der Breite des Gate-Grabens 5 oder geringer ist.
  • In einem Fall, in dem die Breite des Gate-Grabens 5 gleich 2,5 µm ist und der Abstand zwischen den benachbarten Gate-Gräben 5 gleich 5,0 µm ist, reicht es zum Beispiel aus, wenn die in dem Gate-Graben 5 eingebettete Gate-Leitung 10 eine Dicke von 2,5 µm oder mehr aufweist. In einem Fall, in dem die Dicke der Gate-Leitung 10 gleich 2,5 µm ist, ist die Breite der Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, gleich dem Doppelten der Breite des Gate-Grabens 5 von 2,5 µm oder geringer, das heißt, gleich 5,0 µm oder geringer.
  • Durch das Vorgeben der Breite der Nut in dem von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgebenen Bereich derart, dass diese gleich dem Doppelten der Breite des Gate-Grabens 5 oder geringer ist, ist es hierbei möglich, ein Ätzen der Gate-Leitung 10 in der Nut bei einem später beschriebenen Zurückätz-Prozess zu unterbinden. Dadurch wird eine zuverlässige Bildung der Gate-Leitung 10 in der Nut ermöglicht und ist damit bevorzugter.
  • Wie in 2 dargestellt, ist die Gate-Leitung 10 in dem Abschlussbereich 40 in einer Draufsicht in einer Streifenstruktur ausgebildet, wobei die Abschluss-Isolierschicht 8 in dem Abschlussgraben dazwischen eingefügt ist. Ferner sind die Gate-Leitung 10 in dem aktiven Bereich 30 und die Gate-Leitung 10 in dem Abschlussbereich 40 so ausgebildet, dass sie zwischen dem Gate-Graben 5 und dem Abschlussgraben 6 miteinander verbunden sind. Wie in 3 dargestellt, handelt es sich bei einem zweiten Kontaktloch 12b um ein Loch, das in der Zwischenisolierschicht 11 ausgebildet ist, um die Gate-Leitung 10 und die Gate-Elektrode 14 elektrisch zu verbinden, die in Kontakt mit der Gate-Leitung 10 und der Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 angeordnet ist.
  • Bei einem dritten Kontaktloch 12c handelt es sich um ein Loch, das durch die Zwischenisolierschicht 11 und den Basis-Bereich 3 hindurch verläuft und bis in die Drift-Schicht 2 reicht, um die Abschluss-Schutzschicht 7b und die Source-Elektrode 13 elektrisch zu verbinden. Die Abschluss-Isolierschicht 8 ist außerhalb des dritten Kontaktlochs 12c ausgebildet, und die Abschluss-Isolierschicht 8 isoliert die Source-Elektrode 13 in dem dritten Kontaktloch 12c von dem Basis-Bereich 3.
  • Als Nächstes wird ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung der Reihe nach unter Bezugnahme auf die 5 bis 10 beschrieben. Die 5 bis 10 sind erläuternde Ansichten des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der ersten Ausführungsform. Hierbei wird eine Beschreibung unter Bezugnahme auf den Schnitt A-A von 2 angegeben. Im Folgenden kann Aluminium als Störstellen vom P-Typ verwendet werden, und Stickstoff kann als Störstellen vom N-Typ verwendet werden, die Störstellen sind jedoch nicht auf irgendwelche speziellen Störstellen beschränkt, und es können auch andere Störstellen verwendet werden, die allgemein bekannt sind.
  • 5 stellt einen Zustand dar, in dem die Drift-Schicht 2, der Basis-Bereich 3 sowie die Source-Bereiche 4 auf dem Halbleitersubstrat 1 ausgebildet sind.
  • Für das Halbleitersubstrat 1 wird das Halbleitersubstrat 1 verwendet, das einen Leitfähigkeitstyp vom N-Typ aufweist und aus Siliciumcarbid gebildet ist, das einen Polytyp 4H aufweist.
  • Auf der Oberfläche des Halbleitersubstrats 1 wird mittels eines chemischen Gasphasenabscheidungs(CVD)-Verfahrens eine epitaxial aufwachsende Schicht vom N-Typ gebildet. Die epitaxial aufwachsende Schicht weist eine Konzentration von Störstellen des N-Typs von 1 × 1014 cm-3 oder eine höhere Konzentration und von 1 × 1017 cm-3 oder eine geringere Konzentration sowie eine Dicke von 5 µm oder mehr und von 200 µm oder weniger auf.
  • Der Basis-Bereich 3, der mittels einer Ionenimplantation mit Störstellen vom P-Typ dotiert wird, wird auf der Oberfläche der epitaxial aufgewachsenen Schicht gebildet. Die Tiefe der Ionenimplantation der Störstellen vom P-Typ ist gleich der Dicke der epitaxial aufgewachsenen Schicht oder geringer als diese und ist zum Beispiel gleich 0,3 µm oder größer und gleich 3 µm oder geringer. Die Konzentration von Störstellen des P-Typs des Basis-Bereichs 3 ist gleich der Konzentration von Störstellen des N-Typs der epitaxial aufgewachsenen Schicht oder höher als diese und ist gleich 1 × 1017 cm-3 oder höher und gleich 1 × 1020 cm-3 oder geringer.
  • Ein Bereich, in dem sich die epitaxial aufgewachsene Schicht erstreckt, mit Ausnahme des Basis-Bereichs 3, entspricht der Drift-Schicht 2. Hierbei kann es sich bei dem Basis-Bereich 3 um einen epitaxial aufgewachsenen Halbleiter vom P-Typ handeln. In einem derartigen Fall können die Konzentration von Störstellen des P-Typs und die Dicke des Basis-Bereichs 3 gleich der Konzentration von Störstellen des P-Typs und der Dicke des durch Ionenimplantation gebildeten Basis-Bereichs 3 sein.
  • Störstellen vom N-Typ werden durch Ionenimplantation selektiv in die Oberfläche des Basis-Bereichs 3 eingebracht, um die Source-Bereiche 4 zu bilden. Die Source-Bereiche 4 werden in einer Struktur gebildet, die einem Layout der Gate-Elektrode 14 entspricht, die in einem späteren Prozess gebildet wird. Die Tiefe der Ionenimplantation der Störstellen vom N-Typ ist geringer als die Dicke des Basis-Bereichs 3. Die Konzentration von Störstellen des N-Typs des Source-Bereichs 4 ist gleich der Konzentration von Störstellen des P-Typs des Basis-Bereichs 3 oder höher als diese und ist gleich 1 × 1018 cm-3 oder höher und gleich 1 × 1011 cm-3 oder geringer.
  • 6 stellt einen Zustand dar, in dem der Gate-Graben 5, der Abschlussgraben 6, die Diffusionsschutzschicht 7a unter dem Gate-Graben 5 sowie die Abschluss-Schutzschicht 7b unter dem Abschlussgraben 6 ausgebildet sind.
  • Nach der Bildung der vorstehend beschriebenen Source-Bereiche 4 werden der Basis-Bereich 3 und die Source-Bereiche 4 unter Verwendung von Photolithographie und reaktivem Ionenätzen selektiv geätzt, um den Gate-Graben 5 und den Abschluss-Graben 6 zu bilden. Die Tiefe von jedem von dem Gate-Graben 5 und dem Abschluss-Graben 6 ist gleich der Tiefe des Basis-Bereichs 3 oder größer als diese und ist gleich 1,0 µm bis 6,0 µm.
  • Anschließend werden Störstellen vom P-Typ durch Ionenimplantation eingebracht, um die Diffusionsschutzschicht 71 unter dem Gate-Graben 5 und die Abschluss-Schutzschicht 7b unter dem Abschlussgraben 6 zu bilden. Die Störstellenkonzentration der Diffusionsschutzschicht 7a und der Abschluss-Schutzschicht 7b ist jeweils gleich 1 × 1017 cm-3 oder höher und gleich 1 × 1019 cm-3 oder geringer, und die Dicken der Diffusionsschutzschicht 7a und der Abschluss-Schutzschicht 7b sind jeweils gleich 0,1 µm oder größer und gleich 2,0 µm oder geringer.
  • In diesem Zusammenhang kann für jede der vorstehend erwähnten Störstellenkonzentrationen unter Berücksichtigung der Stärke eines elektrischen Felds, das in der Gate-Isolierschicht 9 erzeugt wird, in Abhängigkeit von der gewählten Störstellenkonzentration ein gewünschter Wert gewählt werden, wenn die gleiche Spannung wie die Durchschlagspannung der Halbleitereinheit über die Drain-Elektrode 15 und die Source-Elektrode 13 hinweg angelegt wird. Ferner werden bei der Bildung der Diffusionsschutzschicht 7a Störstellen vom P-Typ aus einer schrägen Richtung durch Ionenimplantation in die Öffnung des Gate-Grabens 5 eingebracht, so dass eine Halbleiterschicht vom P-Typ in der Drift-Schicht 2 in Kontakt mit der seitlichen Oberfläche des Gate-Grabens 5 gebildet wird. Somit können die Diffusionsschutzschicht 7a vom P-Typ und der Basis-Bereich 3 vom P-Typ über die Halbleiterschicht vom P-Typ verbunden sein.
  • Im Anschluss an die Bildung der Diffusionsschutzschicht 7a und der Abschluss-Schutzschicht 7b wird unter Verwendung einer Wärmebehandlungsvorrichtung ein Temperprozess zum Aktivieren der durch Ionenimplantation eingebrachten Störstellen durchgeführt. Bei dem Temperprozess wird eine Erwärmung bei 1300 °C bis 1900 °C über 30 Sekunden bis 1 Stunde hinweg in einer inerten Gasatmosphäre, wie beispielsweise in Argon (Ar), oder in Vakuum durchgeführt. 7 stellt einen Zustand dar, in dem die Abschluss-Isolierschicht 8 ausgebildet ist.
  • Nach dem vorstehend beschriebenen Temperprozess wird die Abschluss-Isolierschicht 8 in dem aktiven Bereich 30 und dem Abschlussbereich 40 gebildet. Die Abschluss-Isolierschicht 8 wird aus einer Siliciumoxid-Schicht oder einer Siliciumnitridoxid-Schicht gebildet, die mittels eines CVD-Verfahrens abgeschieden wird, und weist eine Dicke auf, die gleich der Tiefe des Abschlussgrabens 5 oder größer als diese ist.
  • Der Grund, warum die Dicke der Abschluss-Isolierschicht 8 so vorgegeben wird, dass sie gleich der Tiefe des Abschlussgrabens 6 oder größer als diese ist, liegt darin, dass die Gate-Leitung 10 gleichzeitig mit der Bildung der Gate-Leitung 10 in dem Gate-Graben 5 in der Nut in dem Bereich eingebettet werden soll, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist.
  • 8 stellt einen Zustand dar, in dem die Abschluss-Isolierschicht 8 strukturiert ist und die Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, in dem Abschlussbereich 40 ausgebildet ist.
  • Die Abschluss-Isolierschicht 8 wird durch reaktives Ionenätzen unter Verwendung einer Ätzmaske oder durch Nassätzen unter Verwendung von Fluorwasserstoffsäure oder dergleichen strukturiert. Die Strukturierung kann auch durch Verwenden dieser Ätztechniken in Kombination durchgeführt werden. Danach wird die Nut in dem Bereich gebildet, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist.
  • Bei der Strukturierung kann ein Bereich mit einer abgerundeten Ecke oder dergleichen anstelle eines Bereichs in einer perfekt rechteckigen Form oder einer perfekt sich verjüngenden Form gebildet werden. Alternativ kann ein nicht geätzter Bereich der Abschluss-Isolierschicht 8 dünn auf dem Boden der Nut belassen werden. Auf diese Weise wird die Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 gebildet, wobei sie sich in Kontakt mit der Abschluss-Schutzschicht 7b befindet.
  • 9 stellt einen Zustand dar, in dem die Gate-Isolierschicht 9 und eine Gate-Leitungsschicht 10a abgeschieden sind.
  • Nach einem Entfernen der vorstehend beschriebenen Ätzmaske wird die Gate-Isolierschicht 9 auf der Diffusionsschutzschicht 7a in dem aktiven Bereich 30 und auf dem Abschlussbereich 40 sowie auf den seitlichen Bereichen des Gate-Grabens 5 und des Abschlussgrabens 6 gebildet. Die Gate-Isolierschicht 9 wird aus einer Siliciumoxid-Schicht gebildet, die mittels eines CVD-Verfahrens abgeschieden wird, und weist eine Dicke auf, die gleich der Dicke der Abschluss-Isolierschicht 8 oder geringer als diese ist, und ist gleich 50 nm oder größer und gleich 80nm oder geringer.
  • Nach der Bildung der Gate-Isolierschicht 9 wird die Gate-Leitungsschicht 10a abgeschieden. Die Gate-Leitungsschicht 10a wird aus Polysilicium gebildet, das mittels eines CVD-Verfahrens bei geringem Druck abgeschieden wird.
  • Im Ergebnis werden die Gate-Isolierschicht 9 und die Gate-Leitungsschicht 10a in dem Gate-Graben 5, dem Abschlussgraben 6 und der Nut in dem Bereich eingebettet, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist. Hierbei kann die Gate-Isolierschicht 9 mittels eines thermischen Oxidationsprozesses oder dergleichen gebildet werden. Die Gate-Leitungsschicht 10a kann zur gleichen Zeit in dem aktiven Bereich 30 und dem Abschlussbereich 40 abgeschieden werden, sie kann jedoch auch separat abgeschieden werden oder kann aus unterschiedlichen Materialien gebildet werden.
  • 10 stellt einen Zustand dar, in dem die Gate-Leitungsschicht 10a und dergleichen zurückgeätzt ist und die Gate-Leitung 10 in der Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist.
  • Nach dem Abscheiden der vorstehend beschriebenen Gate-Leitungsschicht 10a werden die Abschluss-Isolierschicht 8, die Gate-Isolierschicht 9 sowie ein Bereich der Gate-Leitungsschicht 10a, der sich aus dem Abschlussgraben 6 heraus erstreckt, mittels eines Zurückätz-Prozesses geätzt. Hierbei sind die Gate-Leitungen 10 in dem Abschlussgraben 6 in dem Schnitt gemäß 10 an zwei Positionen angeordnet, wobei die Abschluss-Isolierschicht 8 dazwischen eingefügt ist, ohne dass sie auf das Ende der Öffnung des Abschlussgrabens 6 gelangen.
  • Anschließend wird die Zwischenisolierschicht 11 gebildet und strukturiert, um das erste Kontaktloch 12a, das zweite Kontaktloch 12b und das dritte Kontaktloch 12c zu bilden. Die Zwischenisolierschicht 11 wird mittels eines CVD-Verfahrens bei geringem Druck in dem aktiven Bereich 30 und dem Abschlussbereich 40 gebildet. Das erste Kontaktloch 12a, das bis zu dem Basis-Bereich 3 und dem Source-Bereich 4 reicht, wird in dem aktiven Bereich 30 gebildet, und das zweite Kontaktloch 12b, das bis zu der Gate-Leitung 10 reicht, und das dritte Kontaktloch 12c, das bis zu der Abschluss-Schutzschicht 7b reicht, werden in dem Abschlussbereich 40 gebildet.
  • Danach wird die ohmsche Elektrode 16 in dem ersten Kontaktloch 12 gebildet, das in dem aktiven Bereich 30 ausgebildet ist. Die ohmsche Elektrode 16 wird in einer derartigen Weise gebildet, dass eine Metallschicht, die Nickel (Ni) als eine Hauptkomponente enthält, auf dem Basis-Bereich 3 und dem Source-Bereich 4 gebildet wird und dann das gebildete Ni zum Beispiel mittels einer Wärmebehandlung bei 600 °C bis 1100 °C mit einem Halbleiter reagiert wird, um eine Silicid-Schicht zu bilden.
  • Ferner wird eine Aluminium-Legierung oder dergleichen auf der Zwischenisolierschicht 11, in dem ersten Kontaktloch 12a, in dem zweiten Kontaktloch 12b und in dem dritten Kontaktloch 12c abgeschieden, um eine Metallelektrode zu bilden, und die Metallelektrode wird strukturiert, so dass sie in die Source-Elektrode 13 und die Gate-Elektrode 14 geteilt wird. Danach wird eine Aluminium-Legierung oder dergleichen auf der rückwärtigen Oberfläche des Halbleitersubstrats 1 abgeschieden, um die Drain-Elektrode 15 zu bilden. Durch die vorstehend beschriebenen Prozesse wird die Halbleitereinheit gemäß der vorliegenden Ausführungsform gebildet.
  • Als Nächstes werden Funktionen und Effekte der Halbleitereinheit gemäß der vorliegenden Erfindung beschrieben.
  • Bei der Halbleitereinheit der vorliegenden Erfindung wird eine Spannung, die über die Source-Elektrode 13 und die Gate-Elektrode 14 hinweg anliegt, so gesteuert, dass ein Kanal gesteuert wird, der sich in dem Basis-Bereich 3 bildet und welcher der Gate-Leitung 10 gegenüberliegt, wobei die Gate-Isolierschicht 9 dazwischen eingefügt ist. Dann werden ein EIN-Zustand und ein AUS-Zustand der Halbleitereinheit gesteuert.
  • Wenn eine Spannung zum Einschalten der Halbleitereinheit über die Source-Elektrode 13 und die Gate-Elektrode 14 hinweg angelegt wird, liegt eine Spannung von der Gate-Elektrode 14 zu der Gate-Leitung 10 an. Im Ergebnis bildet sich ein Kanal in dem Basis-Bereich 3, welcher der Gate-Leitung 10 gegenüberliegt, wobei die Gate-Isolierschicht 9 dazwischen eingefügt ist, und zwischen dem Source-Bereich 4 vom N-Typ und der Drift-Schicht 2 vom N-Typ bildet sich ein Pfad, durch den Elektronen hindurchfließen, bei denen es sich um Ladungsträger handelt.
  • Dann erreichen die von dem Source-Bereich 4 in die Drift-Schicht 2 fließenden Elektronen aufgrund eines elektrischen Felds, das durch eine Spannung gebildet wird, die über die Drain-Elektrode 15 und die Source-Elektrode 13 hinweg anliegt, die Drain-Elektrode 15, wobei sie durch die Drift-Schicht 2 und das Halbleitersubstrat 1 hindurchgeflossen sind. Im Ergebnis bewirkt das Anlegen einer Spannung, die gleich einem Schwellenwert oder höher als dieser ist, an die Gate-Leitung 10, dass ein Strom von der Drain-Elektrode 15 zu der Source-Elektrode 13 fließt.
  • Wenn indessen eine Spannung zum Ausschalten der Halbleitereinheit über die Source-Elektrode 13 und die Gate-Elektrode 14 hinweg angelegt wird, bildet sich in dem Basis-Bereich 3 kein Kanal, welcher der Gate-Leitung 10 gegenüberliegt, wobei die Gate-Isolierschicht 9 dazwischen eingefügt ist. In diesem Fall fließt aufgrund des Vorhandenseins des Basis-Bereichs 3 vom P-Typ zwischen dem Source-Bereich 4 vom N-Typ und der Drift-Schicht 2 vom N-Typ kein Strom von der Drain-Elektrode 15 zu der Source-Elektrode 13.
  • Wenn die Halbleitereinheit ausgeschaltet wird, wird eine hohe Spannung, die von einer externen elektrischen Schaltung zugeführt wird, über die Drain-Elektrode 15 und die Source-Elektrode 13 hinweg angelegt. Wenn sich die Halbleitereinheit in einem AUS-Zustand befindet, erstreckt sich aufgrund der Einfügung der Diffusionsschutzschicht 7a und der Abschluss-Schutzschicht 7b eine Verarmungsschicht in der Drift-Schicht 2.
  • Demzufolge wird verhindert, dass sich ein elektrisches Feld, das durch die über die Drain-Elektrode 15 und die Source-Elektrode 13 hinweg anliegende Spannung verursacht wird, auf der Gate-Isolierschicht 9 am Boden des Gate-Grabens 5 konzentriert, so dass dadurch ein dielektrischer Durchschlag verhindert werden kann, auch wenn ein hohes elektrisches Feld an der Gate-Isolierschicht 9 an den Böden des Gate-Grabens 5 und des Abschlussgrabens anliegt.
  • Wenn die Halbleitereinheit indessen eingeschaltet wird, fließt ein Strom, der durch eine von der externen elektrischen Schaltung zugeführte Spannung verursacht wird, von der Drain-Elektrode 15 in Richtung zu der Source-Elektrode 13, und demzufolge wird die Spannung über die Drain-Elektrode 15 und die Source-Elektrode 13 hinweg gleich einer EIN-Spannung, bei der es sich um eine Spannung handelt, die durch einen Strom, der von der Drain-Elektrode 15 zu der Source-Elektrode 13 fließt, und den Ein-Widerstand der Halbleitereinheit vorgegeben ist.
  • Die EIN-Spannung ist viel niedriger als die Spannung, die in einem AUS-Zustand über die Drain-Elektrode 15 und die Source-Elektrode 13 hinweg anliegt. Somit zieht sich die Verarmungsschicht, die sich in einem AUS-Zustand von der Diffusionsschutzschicht 7a und der Abschluss-Schutzschicht 7b in die Drift-Schicht 2 hinein erstreckt, in Richtung zu der Diffusionsschutzschicht 7a und der Abschluss-Schutzschicht 7b hin zusammen, wenn die Einheit eingeschaltet wird.
  • In einem Fall, in dem ein Schalten durchgeführt wird, bei dem die Halbleitereinheit abwechselnd in einen EIN-Zustand und einen AUS-Zustand versetzt wird, dehnt sich die Verarmungsschicht, die sich von der Diffusionsschutzschicht 7a und der Abschluss-Schutzschicht 7b in die Drift-Schicht 2 hinein erstreckt, aus und zieht sich zusammen, wenn das Schalten durchgeführt wird, und ein Strom fließt über die Source-Elektrode 13 durch die Diffusionsschutzschicht 7a und die Abschluss-Schutzschicht 7b hindurch. Bei diesem Strom handelt es sich um einen Verschiebungsstrom zum Laden und Entladen einer äquivalenten Kapazität der Verarmungsschicht.
  • Bei der Halbleitereinheit ist während ihres Betriebs, bei dem der EIN-Zustand und der AUS-Zustand abwechseln, eine Relaxierung von Spannungsbeanspruchungen an der Gate-Isolierschicht 9 dadurch möglich, dass sie die Diffusionsschutzschicht 7a sowie die Abschluss-Schutzschicht 7b aufweist, so dass dadurch ein dielektrischer Durchschlag der Gate-Isolierschicht 9 verhindert werden kann.
  • Gemäß der vorliegenden Erfindung ist ferner die Abschluss-Isolierschicht 8, die eine Dicke aufweist, die gleich der Dicke der Gate-Isolierschicht 9 oder größer als diese ist, in dem Abschlussgraben 6 ausgebildet, der breiter als der Gate-Graben 5 ist, und die Gate-Leitungen 10 sind an zwei oder mehr Positionen ausgebildet, wobei die Abschluss-Isolierschicht 8 in einem Bereich des Abschlussgrabens 6 dazwischen eingefügt ist. Somit wird verhindert, dass aufgrund des Ätzvorgangs bei dem Zurückätz-Prozess die Dicke der Gate-Leitung 10 in dem Abschlussgraben 6 verringert wird oder dass diese als Schicht verlorengeht.
  • Dann kann die Gate-Leitung 10 in einem breiten Bereich mit der Gate-Elektrode 14 elektrisch verbunden werden, ohne auf die Ecke des Endes der Öffnung des Abschlussgrabens 6 zu gelangen. Wenn die Halbleitereinheit eingeschaltet wird, wird daher ein elektrisches Feld an der Ecke des Endes der Öffnung des Abschlussgrabens 6 reduziert, so dass dadurch eine Verschlechterung der Gate-Isolierschicht 9 an der Ecke des Endes der Grabenöffnung in dem Abschlussbereich sowie eine Reduzierung der Zuverlässigkeit der Halbleitereinheit verhindert werden.
  • Darüber hinaus ist die Gate-Elektrode 14 auf der Gate-Leitung 10 in dem Abschlussbereich 40 angeordnet, wobei sie sich bei der vorliegenden Ausführungsform in Kontakt mit der Gate-Leitung 10 befindet, die ohmsche Elektrode 16 kann jedoch zwischen der Gate-Leitung 10 und der Gate-Elektrode 14 ausgebildet sein. Die ohmsche Elektrode 16 kann in einer derartigen Weise gebildet werden, dass eine Metallschicht, die Nickel (Ni) als eine Hauptkomponente enthält, auf dem Basis-Bereich 3 und dem Source-Bereich 4 gebildet wird und das gebildete Ni dann zum Beispiel mittels einer Wärmebehandlung bei 600 °C bis 1100 °C mit einem Halbleiter reagiert wird, um eine Silicid-Schicht zu bilden.
  • Hierbei trägt die ohmsche Elektrode 16 als ein Teil der Gate-Leitung 10 zu der elektrischen Leitung zwischen der Gate-Leitung 10 und der Gate-Elektrode 14 bei. Demzufolge ist die Anordnung der ohmschen Elektrode 16 im Wesentlichen gleichbedeutend mit einer Anordnung der Gate-Elektrode 14 auf der Gate-Leitung 10 derart, dass sie sich in Kontakt mit der Gate-Leitung 10 befindet.
  • Ferner ist ein Beispiel beschrieben, bei dem die Gate-Leitung 10 in dem Abschlussgraben 6 in einer Struktur aus Streifen vorliegt, die aus parallelen geraden Linien gebildet sind, die Gate-Leitung 10 kann jedoch zum Beispiel auch eine Form aus einer polygonalen Linie oder einer Ellipse aufweisen, anstelle in einer Streifenstruktur vorzuliegen.
  • Ferner ist ein Beispiel beschrieben, bei dem die Dicke der Abschluss-Isolierschicht 8 gleich der Dicke der Gate-Isolierschicht 9 oder größer als diese ist, die Dicke der Abschluss-Isolierschicht 8 kann jedoch auch gleich der Tiefe des Abschlussgrabens 6 sein. Dies ist darauf zurückzuführen, dass die Nut in einem Fall, in dem die Gate-Leitung 10 in der Nut in dem Bereich eingebettet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, wie in 9 dargestellt, mit der Gate-Leitung 10 gefüllt ist und verhindert wird, dass die Dicke der Gate-Leitung 10 verringert wird oder diese verlorengeht, auch wenn sie dem Zurückätz-Prozess unterzogen worden ist. Hierbei entspricht die Dicke der Abschluss-Isolierschicht 8 der Länge der Abschluss-Isolierschicht 8, die zwischen der Bodenfläche des Abschlussgrabens 6 und der unteren Oberfläche der Gate-Elektrode 14 ausgebildet ist, wie zum Beispiel in 3 dargestellt.
  • In diesem Zusammenhang bedeutet der Begriff „gleich“ nicht nur exakt gleich, sondern auch, dass ein Bereich von optimalen Auslegungswerten gemäß der Tiefe des Abschlussgrabens 6 und den Abscheidungsmengen der Abschluss-Isolierschicht 8, der Gate-Isolierschicht 9 und der Gate-Leitungsschicht 10a, ein Bereich von individuellen Unterschieden, die durch die Herstellung verursacht werden, sowie ein Bereich sonstiger Toleranzen und Fehler enthalten sind. Die kombinierte Dicke einer Relaxationsschicht 17 für elektrische Felder und der Abschluss-Isolierschicht 8 kann zum Beispiel gleich 80 % oder mehr und gleich 120 % oder weniger der Tiefe des Abschlussgrabens 6 sein.
  • Ferner kann die Gate-Leitung 10 in einer Gitterstruktur ausgebildet sein, in der parallele gerade Linien senkrecht miteinander verbunden sind, wie in 11 dargestellt. Ein bestimmter Bereich kann drei oder mehr Gate-Leitungen 10 aufweisen, und die Abschluss-Isolierschicht 8 kann zwischen jedem Paar der Gate-Leitungen 10 ausgebildet sein. Hierbei ist die Gate-Elektrode 14 auf der äußersten Gate-Leitung 10 in dem Abschlussgraben 6 nicht ausgebildet, und die äußerste Gate-Leitung 10 kann mit der Zwischenisolierschicht 11 bedeckt sein. Ein bestimmter Bereich des Abschlussgrabens 6 in 11 weist fünf Gate-Leitungen 10 auf, und die Abschluss-Isolierschicht 8 ist dazwischen ausgebildet.
  • Das zweite Kontaktloch 12b, das in der Zwischenisolierschicht 11 ausgebildet ist, ist so ausgebildet, dass es in einer Draufsicht nicht mit der äußersten Gate-Leitung 10 überlappt, und ist bei drei Gate-Leitungen 10 mit der Gate-Elektrode 14 verbunden. Hierbei sind die Gate-Isolierschicht 9 und die Gate-Leitung 10 in einer Nut in einem Bereich ausgebildet, der durch die Abschluss-Isolierschichten 8 sandwichartig angeordnet ist, und diese Nut wird gleichzeitig mit der Nut in dem Bereich gebildet, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist. Die Nuten weisen in einer Draufsicht vergleichbare Breiten auf und weisen in einer Schnittansicht vergleichbare Formen auf.
  • Ferner ist ein Beispiel beschrieben, bei dem der Abschlussgraben 6 in einem Teil der Peripherie des aktiven Bereichs 30 angeordnet ist, der Abschlussgraben 6 kann jedoch auch in einer endlosen Ringform so ausgebildet sein, dass er den aktiven Bereich 30 kontinuierlich umgibt, wie in 12 dargestellt. Darüber hinaus kann die Gate-Leitung 10 in dem Abschlussbereich 40 in einer Struktur mit größeren Gittern ausgebildet sein, wie in 13 dargestellt. In einem Fall, in dem die Gate-Leitungen 10 an vielen Positionen zwischen dem aktiven Bereich 30 und dem Abschlussbereich 40 verbunden sind, wie vorstehend beschrieben, können die Gate-Leitungen 10 mit einem geringen Widerstand zwischen dem aktiven Bereich 30 und dem Abschlussbereich 40 verbunden sein.
  • Ferner ermöglicht ein Vergrößern der Öffnungsfläche des zweiten Kontaktlochs 12b eine Vergrößerung einer Verbindungsfläche zwischen der Gate-Leitung 10 und der Gate-Elektrode 14, so dass dadurch die Gate-Leitung 10 und die Gate-Elektrode 14 mit einem geringen Widerstand verbunden werden können. Hierbei ist es lediglich erforderlich, dass die Breite der Gate-Leitung 10 in dem Abschlussbereich 40 derart vorgegeben wird, dass eine Verringerung der Dicke der Gate-Leitung 10 oder ein Verlorengehen derselben als Schicht durch einen Zurückätz-Prozess verhindert wird.
  • Ferner ist ein Beispiel beschrieben, bei dem der Abschlussgraben 6 so ausgebildet ist, dass er die gleiche Tiefe wie der Gate-Graben 5 aufweist, der Abschlussgraben 6 kann jedoch auch so ausgebildet sein, dass er eine andere Tiefe aufweist. In diesem Fall ist es unter dem Gesichtspunkt der Durchschlagspannung der Gate-Isolierschicht 9 während des Betriebs der Halbleitereinheit wünschenswert, dass die Dicke der Abschluss-Schutzschicht 7b größer ist und dass diese bevorzugt gleich der Dicke der Diffusionsschutzschicht 7a oder größer als diese ist.
  • Hierbei ist es unter dem Gesichtspunkt einer Vereinfachung der Schritte des Herstellungs-prozesses wünschenswert, dass die Diffusionsschutzschicht 7a und die Abschluss-Schutzschicht 7b die gleiche Dicke aufweisen, die Dicken der Diffusionsschutz-schicht 7a und der Abschluss-Schutzschicht 7b können jedoch nach Bedarf in einer geeigneten Weise gewählt werden.
  • Außerdem wird bei der vorstehend beschriebenen Konfiguration ein elektrisches Feld an der Ecke des Endes der Öffnung des Abschlussgrabens 6 reduziert, so dass dadurch eine Verschlechterung der Gate-Isolierschicht 9 an der Ecke des Endes der Grabenöffnung in dem Abschlussbereich sowie eine Reduzierung der Zuverlässigkeit der Halbleitereinheit verhindert werden.
  • Zweite Ausführungsform
  • Bei der ersten Ausführungsform ist ein Beispiel beschrieben, bei dem der Boden der Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, bis zu der Abschluss-Schutzschicht 7b reicht. Bei der vorliegenden Ausführungsform wird ein Beispiel beschrieben, bei dem die Abschluss-Isolierschicht 8 auch unterhalb des Bodens der Nut in dem Bereich vorhanden ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, und der Boden der Nut nicht bis zu der Abschluss-Schutzschicht 7b reicht. Die Konfiguration ist in Bezug auf die sonstigen Aspekte vergleichbar mit jener der ersten Ausführungsform, und eine Beschreibung derselben wird weggelassen.
  • Zunächst wird eine Konfiguration in der Umgebung einer Grenze zwischen dem aktiven Bereich 30 und dem Abschlussbereich 40 unter Bezugnahme auf 14 beschrieben. 14 ist eine schematische Schnittansicht, die einen Bereich der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt, und stellt einen Schnitt dar, der dem Schnitt A-A in 2 entspricht.
  • Wie in 14 dargestellt, ist die Abschluss-Isolierschicht 8 auch unterhalb des Bodens der Nut in dem Bereich vorhanden, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, und der Boden der Nut befindet sich näher bei der Oberflächenseite des Basis-Bereichs 3 als bei dem Boden des Gate-Grabens 5, mit anderen Worten, es ist diese weniger tief als der Gate-Graben 5.
  • Es ist ausreichend, wenn die Dicke der Abschluss-Isolierschicht 8 zwischen dem Boden der Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, und der Abschluss-Schutzschicht 7b zum Beispiel gleich 20 % oder mehr und gleich 30 % oder weniger der Dicke der Abschluss-Isolierschicht 8 zwischen der Abschluss-Schutzschicht 7b und der Gate-Elektrode 14 ist. Die Gate-Isolierschicht 9 und die Gate-Leitung 10 sind in der Nut in dem Bereich ausgebildet, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist.
  • In Bezug auf ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform werden die Schritte bis zu dem Schritt in 7 weggelassen, die vergleichbar mit jenen bei der ersten Ausführungsform sind, und als Nächstes werden die darauffolgenden Schritte unter Bezugnahme auf die 15 bis 18 beschrieben. Die 15 bis 18 sind erläuternde Ansichten des Verfahrens zur Herstellung einer Halbleitereinheit gemäß der zweiten Ausführungsform. Nachstehend wird eine Beschreibung unter Bezugnahme auf einen Bereich angegeben, der dem Schnitt A-A in 2 entspricht.
  • 15 stellt einen Zustand dar, in dem eine im Anschluss an die Bildung der Abschluss-Isolierschicht 8 gebildete Ätzmaske 50 strukturiert ist und die Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist.
  • Nach der Bildung des in 7 dargestellten Bereichs wird die Abschluss-Isolierschicht 8 geätzt, um die Nut in dem Bereich zu bilden, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist. Bei dieser Ausführungsform endet der Ätzvorgang, bevor der Boden der Nut bis zu der Abschluss-Schutzschicht 7b reicht. Mit anderen Worten endet der Ätzvorgang auf dem halben Weg, bevor die Abschluss-Isolierschicht 8 durchdrungen wird.
  • Für das Ätzen der Abschluss-Isolierschicht 8 wird reaktives Ionenätzen oder Nassätzen unter Verwendung von Fluorwasserstoffsäure oder dergleichen verwendet. Alternativ kann eine Kombination dieser Ätztechniken verwendet werden. Hierbei wird die Ätzmaske 50 auf einem Bereich mit Ausnahme des Abschlussgrabens 6 gebildet, so dass ein Ätzen dieses Bereichs verhindert wird.
  • 16 stellt einen Zustand dar, in dem eine nach der Entfernung der Ätzmaske 50 gebildete Ätzmaske 51 strukturiert ist und die Abschluss-Isolierschicht 8 geätzt ist.
  • Nach der Bildung des in 15 dargestellten Bereichs wird die Ätzmaske 50 entfernt, und anschließend wird die Ätzmaske 51 gebildet und derart strukturiert, dass die Abschluss-Isolierschicht 8 in dem Gate-Graben 5 oder dergleichen geätzt wird, die nicht mit der Ätzmaske 51 bedeckt ist. Für das Ätzen der Abschluss-Isolierschicht 8 wird reaktives Ionenätzen oder Nassätzen unter Verwendung von Fluorwasserstoffsäure oder dergleichen verwendet. Alternativ kann eine Kombination dieser Ätztechniken verwendet werden. Hierbei wird die Ätzmaske 51 derart gebildet, dass die Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 und in einer Nut eines Verbindungsbereichs zwischen der Abschluss-Schutzschicht 7b und der Source-Elektrode 13 nicht geätzt wird.
  • 17 stellt einen Zustand dar, in dem die Gate-Isolierschicht 9 und die Gate-Leitungsschicht 10a abgeschieden sind.
  • Nach der Bildung des in 16 dargestellten Bereichs wird die Ätzmaske 51 entfernt, und die Gate-Isolierschicht 9 und die Gate-Leitungsschicht 10a werden in dem aktiven Bereich 30 und dem Abschlussbereich 40 abgeschieden.
  • 18 stellt einen Zustand dar, in dem die Gate-Leitungsschicht 10a zurückgeätzt ist und die Gate-Leitung 10 in der Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist.
  • Nach der Bildung des in 17 dargestellten Bereichs werden die Abschluss-Isolierschicht 8, die Gate-Isolierschicht 9 sowie ein Bereich der Gate-Leitungsschicht 10a, der sich aus dem Abschlussgraben 6 heraus erstreckt, mittels eines Zurückätz-Prozesses geätzt. Hierbei werden die Gate-Leitungen 10 in dem Abschlussgraben 6 an zwei Positionen angeordnet, wobei die Abschluss-Isolierschicht 8 dazwischen eingefügt ist, ohne auf das Ende der Öffnung des Abschlussgrabens 6 zu gelangen.
  • Die darauffolgenden Schritte sind vergleichbar mit den Schritten nach der Bildung der Zwischenisolierschicht 11, die bei der ersten Ausführungsform beschrieben sind, und demzufolge wird eine Beschreibung derselben weggelassen.
  • Wie vorstehend beschrieben, ist es bei der vorliegenden Ausführungsform in der gleichen Weise wie bei der ersten bevorzugten Ausführungsform möglich, eine Verringerung der Dicke der Gate-Leitung 10 in dem Abschlussgraben 6 und ein Verlorengehen derselben als Schicht aufgrund des Ätzvorgangs bei dem Zurückätz-Prozess zu verhindern. Dann kann die Gate-Leitung 10 in einem breiten Bereich mit der Gate-Elektrode 14 elektrisch verbunden werden, ohne auf die Ecke des Endes der Öffnung des Abschlussgrabens 6 zu gelangen.
  • Wenn die Halbleitereinheit eingeschaltet wird, wird daher ein elektrisches Feld an der Ecke des Endes der Öffnung des Abschlussgrabens 6 reduziert, so dass dadurch eine Verschlechterung der Gate-Isolierschicht 9 an der Ecke des Endes der Grabenöffnung in dem Abschlussbereich sowie eine Reduzierung der Zuverlässigkeit der Halbleitereinheit verhindert werden.
  • Ferner befinden sich die Abschluss-Schutzschicht 7b und die Abschluss-Isolierschicht 8 bei der vorliegenden Ausführungsform in einer Schnittansicht zwischen der Gate-Isolierschicht 9 in dem Abschlussgraben 6 und der Drift-Schicht 2. Wenn die Halbleitereinheit ausgeschaltet wird, wird daher ein elektrisches Feld relaxiert, das in der Gate-Isolierschicht 9 erzeugt wird, die am Boden der Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, so dass dadurch ein dielektrischer Durchschlag der Gate-Isolierschicht 9 verhindert werden kann.
  • Dritte Ausführungsform
  • Bei der ersten Ausführungsform ist ein Beispiel beschrieben, bei dem der Boden der Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, bis zu der Abschluss-Schutzschicht 7b reicht. Bei der vorliegenden Ausführungsform wird ein Beispiel beschrieben, bei dem sich der Boden der Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 9 umgeben ist, in Kontakt mit der Relaxationsschicht 17 für elektrische Felder befindet, die auf der Abschluss-Schutzschicht 7b ausgebildet ist. Die Konfiguration ist in Bezug auf die sonstigen Aspekte vergleichbar mit jener der ersten Ausführungsform, und eine Beschreibung derselben wird weggelassen.
  • Zunächst wird eine Konfiguration in der Umgebung einer Grenze zwischen dem aktiven Bereich 30 und dem Abschlussbereich 40 unter Bezugnahme auf 19 beschrieben. 19 ist eine schematische Schnittansicht, die einen Bereich der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt, und stellt einen Schnitt dar, der dem Schnitt A-A in 2 entspricht.
  • Wie in 19 dargestellt, befindet sich der Boden der Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, in Kontakt mit der Relaxationsschicht 17 für elektrische Felder, die auf der Abschluss-Schutzschicht 7b ausgebildet ist.
  • Die Relaxationsschicht 17 für elektrische Felder weist eine isolierende Eigenschaft auf, weist eine relative Dielektrizitätskonstante auf, die höher als die relative Dielektrizitätskonstante der Abschluss-Isolierschicht 8 ist, und weist eine Dicke auf, die gleich der Dicke der Gate-Isolierschicht 9 oder größer als diese und geringer als die Tiefe des Abschlussgrabens 6 ist. Die Relaxationsschicht 17 für elektrische Felder ist aus einer Nitridoxid-Schicht gebildet. Das Material ist jedoch nicht auf eine Nitridoxid-Schicht beschränkt, und es kann irgendein Material verwendet werden, das eine relative Dielektrizitätskonstante aufweist, die höher als die relative Dielektrizitätskonstante der Abschluss-Isolierschicht 8 ist, wie beispielsweise ein Isolator, der Tantal oder Yttrium aufweist.
  • Bei dieser Ausführungsform kann eine Dicke der Abschluss-Isolierschicht 8, die der Länge von der oberen Oberfläche der Abschluss-Schutzschicht 7b bis zu der unteren Oberfläche der Gate-Elektrode 14 entspricht, gleich der Tiefe des Abschlussgrabens 6 sein. Dies ist darauf zurückzuführen, dass die Nut in einem Fall, in dem die Gate-Leitung 10 in der Nut in dem Bereich eingebettet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, mit der Gate-Leitung 10 gefüllt ist und eine Verringerung der Dicke der Gate-Leitung 10 oder ein Verlorengehen derselben verhindert wird, auch wenn diese einem Zurückätz-Prozess unterzogen worden ist.
  • In diesem Zusammenhang bedeutet der Begriff „gleich“ nicht nur exakt gleich, sondern auch, dass ein Bereich von optimalen Auslegungswerten gemäß der Tiefe des Abschlussgrabens 6 und den Abscheidungsmengen der Abschluss-Isolierschicht 8, der Gate-Isolierschicht 9 und der Gate-Leitungsschicht 10a, ein Bereich von individuellen Unterschieden, die während der Herstellung verursacht werden, sowie ein Bereich von sonstigen Toleranzen und Fehlern enthalten sind. Die kombinierte Dicke der Relaxationsschicht 17 für elektrische Felder und der Abschluss-Isolierschicht 8 kann zum Beispiel gleich 80 % oder mehr und gleich 120 % oder weniger der Tiefe des Abschlussgrabens 6 sein.
  • Als Nächstes wird ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Vor der Bildung der bei der ersten Ausführungsform in 7 beschriebenen Abschluss-Isolierschicht 8 wird die Relaxationsschicht 17 für elektrische Felder so gebildet, dass sie sich in der gleichen Weise wie die Abschluss-Isolierschicht 8 von dem aktiven Bereich 30 bis zu dem Abschlussbereich 40 erstreckt. Die Relaxationsschicht 17 für elektrische Felder wird in der gleichen Weise wie die Abschluss-Isolierschicht 8 mittels eines CVD-Verfahrens gebildet, sie kann jedoch auch durch ein anderes, allgemein bekanntes Verfahren für die Bildung einer isolierenden Schicht gebildet werden.
  • Anschließend wird die Abschluss-Isolierschicht 8 gebildet und wird einem Strukturierungsprozess unterzogen. Ein Ätzvorgang wird bis zu einem solchen Grad durchgeführt, dass die Abschluss-Isolierschicht 8 durchdrungen wird, mit anderen Worten reicht eine Nut, die gebildet wird, bis zu der Relaxationsschicht 17 für elektrische Felder. Im Ergebnis befindet sich der Boden der Nut in dem Bereich, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, in Kontakt mit der Relaxationsschicht 17 für elektrische Felder. Die darauffolgenden Schritte nach der Bildung der Abschluss-Isolierschicht 8 sind vergleichbar mit den bei der ersten Ausführungsform beschriebenen Schritten, und demzufolge wird eine Beschreibung derselben weggelassen.
  • Es ist anzumerken, dass die Relaxationsschicht 17 für elektrische Felder in 19 nur unterhalb der Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, die Relaxationsschicht 17 für elektrische Felder kann jedoch auch so ausgebildet sein, dass sie die obere Oberfläche der Abschluss-Schutzschicht 7b in dem Abschlussgraben 6 bedeckt, da es sich bei der Relaxationsschicht 17 für elektrische Felder wie bei der Abschluss-Isolierschicht 8 um eine isolierende Schicht handelt und diese als ein Bereich der Abschluss-Isolierschicht 8 fungiert.
  • In diesem Fall kann die Gesamtdicke der Dicke der Relaxationsschicht 17 für elektrische Felder und der Dicke der Abschluss-Isolierschicht 8 gleich der Tiefe des Abschlussgrabens 6 sein. Dies ist darauf zurückzuführen, dass die Nut in einem Fall, in dem die Gate-Leitung 10 in der Nut in dem Bereich eingebettet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, mit der Gate-Leitung 10 gefüllt ist und eine Verringerung der Dicke der Gate-Leitung 10 oder ein Verlorengehen derselben verhindert wird, auch wenn diese einem Zurückätz-Prozess unterzogen worden ist.
  • In diesem Zusammenhang bedeutet der Begriff „gleich“ nicht nur exakt gleich, sondern auch, dass ein Bereich von optimalen Auslegungswerten gemäß der Tiefe des Abschlussgrabens 6 und den Abscheidungsmengen der Abschluss-Isolierschicht 8 und der Gate-Leitung 10, ein Bereich von individuellen Unterschieden, die während der Herstellung verursacht werden, sowie ein Bereich von sonstigen Toleranzen und Fehlern enthalten sind. Die kombinierte Dicke der Relaxationsschicht 17 für elektrische Felder und der Abschluss-Isolierschicht 8 kann zum Beispiel gleich 80 % oder mehr und gleich 120 % oder weniger der Tiefe des Abschlussgrabens 6 sein.
  • Wie vorstehend beschrieben, ist es bei der vorliegenden Ausführungsform in der gleichen Weise wie bei der ersten bevorzugten Ausführungsform möglich, eine Verringerung der Dicke der Gate-Leitung 10 in dem Abschlussgraben 6 oder ein Verlorengehen derselben als Schicht aufgrund des Ätzvorgangs bei dem Zurückätz-Prozess zu verhindern. Dann kann die Gate-Leitung 10 in einem breiten Bereich mit der Gate-Elektrode 14 elektrisch verbunden werden, ohne auf die Ecke des Endes der Öffnung des Abschlussgrabens 6 zu gelangen. Wenn die Halbleitereinheit eingeschaltet wird, wird daher ein elektrisches Feld an der Ecke des Endes der Öffnung des Abschlussgrabens 6 reduziert, so dass dadurch eine Verschlechterung der Gate-Isolierschicht 9 an der Ecke des Endes der Grabenöffnung in dem Abschlussbereich sowie eine Reduzierung der Zuverlässigkeit der Halbleitereinheit verhindert werden.
  • Ferner befinden sich bei der vorliegenden Ausführungsform die Abschluss-Schutzschicht 7b und die Relaxationsschicht 17 für elektrische Felder, die eine relative Dielektrizitätskonstante aufweist, die höher als die relative Dielektrizitätskonstante der Abschluss-Isolierschicht 8 ist, in einer Schnittansicht zwischen der Gate-Isolierschicht 9 in dem Abschlussgraben 6 und der Drift-Schicht 2.
  • Wenn die Halbleitereinheit ausgeschaltet wird, wird daher ein elektrisches Feld, das in der Gate-Isolierschicht 9 erzeugt wird, die am Boden der Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, gemäß der Kapazität relaxiert, die der relativen Dielektrizitätskonstante der Relaxationsschicht 17 für elektrische Felder entspricht, so dass dadurch ein dielektrischer Durchschlag der Gate-Isolierschicht 9 verhindert werden kann.
  • Es ist anzumerken, dass es möglich ist, dass die Abschluss-Isolierschicht 8 bei dem Ätzvorgang nach der Bildung der Abschluss-Isolierschicht 8 nicht durchdrungen wird, dass sich die Abschluss-Isolierschicht 8 und die Relaxationsschicht 17 für elektrische Felder unterhalb des Bodens der Nut in dem Bereich befinden können, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, und dass sich der Boden der Nut in Kontakt mit der Abschluss-Isolierschicht 8 befinden kann.
  • Wenn die Halbleitereinheit in diesem Fall ausgeschaltet wird, so wird ein elektrisches Feld, das in der Gate-Isolierschicht 9 erzeugt wird, die am Boden der Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, durch die Relaxationsschicht 17 für elektrische Felder und die Abschluss-Isolierschicht 8 relaxiert, so dass dadurch ein dielektrischer Durchschlag der Gate-Isolierschicht 9 verhindert werden kann.
  • 19 stellt ferner ein Beispiel dar, bei dem die Abschluss-Isolierschicht 8 auf der Relaxationsschicht 17 für elektrische Felder ausgebildet ist, wobei sie sich in Kontakt mit der Relaxationsschicht 17 für elektrische Felder befindet. Es ist jedoch nicht zwangsläufig erforderlich, dass die Relaxationsschicht 17 für elektrische Felder in diesem Kontaktbereich ausgebildet ist, und die Abschluss-Isolierschicht 8 kann auch auf der Abschluss-Schutzschicht 7b ausgebildet sein.
  • Auch in diesem Fall wird, wenn die Halbleitereinheit ausgeschaltet wird, ein elektrisches Feld, das in der Gate-Isolierschicht 9 erzeugt wird, die am Boden der Nut in dem Bereich ausgebildet ist, der von der äußeren peripheren Wand des Abschlussgrabens 6 und dem seitlichen Bereich der Abschluss-Isolierschicht 8 umgeben ist, durch die Relaxationsschicht 17 für elektrische Felder und die Abschluss-Isolierschicht 8 relaxiert, so dass dadurch ein dielektrischer Durchschlag der Gate-Isolierschicht 9 verhindert werden kann.
  • Vierte Ausführungsform
  • Bei der ersten Ausführungsform ist ein Beispiel beschrieben, bei dem die Gate-Leitung 10 auf der Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 mittels eines Zurückätz-Prozesses geätzt wird, bei der vorliegenden Ausführungsform wird jedoch ein Beispiel beschrieben, bei dem die Gate-Leitung 10 auf der Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 ausgebildet ist. In Bezug auf die sonstigen Aspekte ist die Konfiguration vergleichbar mit jener der ersten Ausführungsform, und eine Beschreibung derselben wird weggelassen.
  • Zunächst wird eine Konfiguration in der Umgebung einer Grenze zwischen dem aktiven Bereich 30 und dem Abschlussbereich 40 unter Bezugnahme auf 20 beschrieben. 20 ist eine schematische Schnittansicht, die einen Bereich der Halbleitereinheit gemäß der vorliegenden Ausführungsform darstellt, und stellt einen Schnitt dar, der dem Schnitt A-A in 2 entspricht.
  • Wie in 20 dargestellt, sind die Gate-Isolierschicht 9 und die Gate-Leitung 10 auf der Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 ausgebildet. Die Gate-Leitung 10 auf der Abschluss-Isolierschicht 8 weist eine Dicke von 0,1 µm oder mehr auf. Hierbei sind die Gate-Leitung 10 und die Gate-Elektrode 14 über eine Bonding-Oberfläche verbunden, die eine Fläche aufweist, die mit der Öffnungsfläche des Abschlussgrabens 6 vergleichbar ist.
  • Als Nächstes wird ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. Nach der bei der ersten Ausführungsform in 9 beschriebenen Bildung der Gate-Leitung 10 wird eine Ätzmaske auf der Gate-Leitung 10 über dem aktiven Bereich 30 und dem Abschlussbereich 40 gebildet, und die Ätzmaske wird mit Ausnahme eines Bereichs derselben über dem Abschlussgraben 6 entfernt, wobei dieser Bereich nicht entfernt belassen wird.
  • Dann werden die Abschluss-Isolierschicht 8, die Gate-Isolierschicht 9 sowie ein Bereich der Gate-Leitung 10, der sich aus dem Abschlussgraben 6 heraus erstreckt, mittels eines Zurückätz-Prozesses geätzt, und danach wird die Ätzmaske entfernt. Im Ergebnis werden die Gate-Isolierschicht 9 und die Gate-Leitung 10 auf der Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 gebildet, ohne dass die Gate-Leitung 10 in dem Abschlussgraben 6 auf das Ende der Öffnung des Abschlussgrabens 6 gelangt.
  • Hierbei kann der Bereich der Gate-Leitung 10, der mit der Ätzmaske bedeckt ist, derart vorgegeben werden, dass verhindert wird, dass die Gate-Leitung 10 in dem Abschlussgraben 6 auf das Ende der Öffnung des Abschlussgrabens 6 gelangt, und es ist zum Beispiel ausreichend, wenn dieser Bereich nahezu so groß wie die Öffnungsfläche des in 20 dargestellten zweiten Kontaktlochs 12b ist. Die Schritte im Anschluss an die Bildung der Zwischenisolierschicht 11 sind vergleichbar mit den bei der ersten Ausführungsform beschriebenen Schritten, und demzufolge wird eine Beschreibung derselben weggelassen.
  • Wie vorstehend beschrieben, ist es bei der vorliegenden Ausführungsform in der gleichen Weise wie bei der ersten bevorzugten Ausführungsform möglich, eine Verringerung der Dicke der Gate-Leitung 10 in dem Abschlussgraben 6 oder ein Verlorengehen derselben als Schicht aufgrund des Ätzvorgangs bei dem Zurückätz-Prozess zu verhindern. Dann kann die Gate-Leitung 10 in einem breiten Bereich mit der Gate-Elektrode 14 elektrisch verbunden werden, ohne auf die Ecke des Endes der Öffnung des Abschlussgrabens 6 zu gelangen.
  • Wenn die Halbleitereinheit eingeschaltet wird, so wird daher ein elektrisches Feld an der Ecke des Endes der Öffnung des Abschlussgrabens 6 reduziert, so dass dadurch eine Verschlechterung der Gate- Isolierschicht 9 an der Ecke des Endes der Grabenöffnung in dem Abschlussbereich sowie eine Reduzierung der Zuverlässigkeit der Halbleitereinheit verhindert werden.
  • Ferner sind bei der vorliegenden Ausführungsform die Gate-Isolierschicht 9 und die Gate-Leitung 10 auf der Abschluss-Isolierschicht 8 in dem Abschlussgraben 6 ausgebildet, und die Gate-Leitung 10 und die Gate-Elektrode 14 sind über eine Bonding-Oberfläche verbunden, die nahezu die gleiche Fläche wie die Öffnungsfläche des Abschlussgrabens 6 aufweist. Daher können die Gate-Leitung 10 und die Gate-Elektrode 14 in einem größeren Bereich als jenem bei der ersten bevorzugten Ausführungsform elektrisch verbunden werden und können somit mit einem geringeren Widerstand verbunden werden.
  • Es ist anzumerken, dass die Materialien, das Verfahren für das Bilden jeder Schicht und jedes Bereichs sowie die numerischen Werte der Konzentration, der Dicke und der Tiefe bei der vorliegenden Erfindung nicht auf jene beschränkt sind, die als Beispiele beschrieben sind, und in einer geeigneten Weise geändert werden können.
  • Ferner ist in Bezug auf die Halbleitereinheit ein Beispiel beschrieben, bei dem der erste Leitfähigkeitstyp ein N-Typ ist und der zweite Leitfähigkeitstyp ein P-Typ ist, es kann jedoch auch eine Halbleitereinheit verwendet werden, bei welcher der erste Leitfähigkeitstyp ein P-Typ ist und der zweite Leitfähigkeitstyp ein N-Typ ist.
  • Ferner ist ein Beispiel beschrieben, bei dem es sich bei der Halbleitereinheit um einen MOSFET handelt, bei der Halbleitereinheit kann es sich jedoch auch um einen IGBT handeln, und in einem derartigen Fall ist der Leitfähigkeitstyp des Halbleitersubstrats 1 ein P-Typ.
  • Ferner ist ein Beispiel beschrieben, bei dem es sich bei der Drift-Schicht 2 um Siliciumcarbid handelt, bei der Drift-Schicht 2 kann es sich jedoch auch um einen Halbleiter mit großer Bandlücke handeln, wie beispielsweise Galliumnitrid oder Diamant.
  • Ferner sind die Zeichnungen bei der vorliegenden Erfindung schematisch dargestellt, und wechselseitige Beziehungen in Bezug auf Abmessung und Position zwischen den in verschiedenen Zeichnungen dargestellten Bildern sind nicht zwangsläufig präzise beschrieben und können in einer geeigneten Weise geändert werden. Ferner werden in einigen Bereichen Begriffe verwendet, mit denen spezielle Positionen und Richtungen gemeint sind, wie beispielsweise „oberer/obere/oberes“, „unterer/untere/unteres“, „seitlich“, „unten“, „vorn“ und „hinten“, und diese Begriffe werden zum Zwecke einer Erleichterung des Verständnisses der Inhalte der Ausführungsformen verwendet und sollen nicht zwangsläufig gleich den Richtungen bei praktischen Anwendungen sein.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat
    2
    Drift-Schicht
    3
    Basis-Bereich
    4
    Source-Bereich
    5
    Gate-Graben
    6
    Abschlussgraben
    7a
    Diffusionsschutzschicht
    7b
    Abschluss-Schutzschicht
    8
    Abschluss-Isolierschicht
    9
    Gate-Isolierschicht
    10
    Gate-Leitung
    20a
    Gate-Leitungsschicht
    11
    Zwischenisolierschicht
    12a
    erstes Kontaktloch
    12b
    zweites Kontaktloch
    12c
    drittes Kontaktloch
    13
    Source-Elektrode
    14
    Gate-Elektrode
    15
    Drain-Elektrode
    16
    ohmsche Elektrode
    17
    Relaxationsschicht für elektrische Felder
    30
    aktiver Bereich
    40
    Abschlussbereich
    50, 51
    Ätzmaske
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2006520091 A [0006]

Claims (8)

  1. Halbleitereinheit, die Folgendes aufweist: - ein Halbleitersubstrat (1); - eine Drift-Schicht (2) mit einem ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat (1) angeordnet ist; - einen Basis-Bereich (3) mit einem zweiten Leitfähigkeitstyp, der auf der Drift-Schicht (2) angeordnet ist; - eine Mehrzahl von Source-Bereichen (4) mit dem ersten Leitfähigkeitstyp, die auf dem Basis-Bereich (3) angeordnet sind, wobei sie voneinander beabstandet sind; - einen Gate-Graben (5), der durch den Source-Bereich (4) und den Basis-Bereich (3) hindurch verläuft und bis in die Drift-Schicht (2) reicht; - einen Abschlussgraben (6), der in einem Abschlussbereich (40) auf einer äußeren peripheren Seite eines aktiven Bereichs (30) positioniert ist, in dem der Gate-Graben (5) ausgebildet ist, wobei der Abschlussgraben (6) eine Breite aufweist, die größer als die Breite des Gate-Grabens (5) ist, und durch den Basis-Bereich (3) hindurch verläuft, so dass er bis in die Drift-Schicht (2) reicht; - eine Diffusionsschutzschicht (7a) mit dem zweiten Leitfähigkeitstyp, die in der Drift-Schicht (2) ausgebildet ist, wobei sie sich in Kontakt mit einer unteren Oberfläche des Gate-Grabens (5) befindet; - eine Abschluss-Schutzschicht (7b) mit dem zweiten Leitfähigkeitstyp, die in der Drift-Schicht (2) ausgebildet ist, wobei sie sich in Kontakt mit der unteren Oberfläche des Abschlussgrabens (6) befindet; - eine Gate-Isolierschicht (9), die auf der Diffusionsschutzschicht (7a), der Abschluss-Schutzschicht (7b), einem seitlichen Bereich des Gate-Grabens (5) und einem seitlichen Bereich des Abschlussgrabens (6) ausgebildet ist; - eine Abschluss-Isolierschicht (8), die über der Abschluss-Schutzschicht (7b) in dem Abschlussgraben (6) ausgebildet ist, wobei sie sich in Kontakt mit der Abschluss-Schutzschicht (7b) befindet, wobei die Abschluss-Isolierschicht (8) eine Dicke aufweist, die gleich einer Dicke der Gate-Isolierschicht (9) oder größer als diese ist; - Gate-Leitungen (10), die auf der Gate-Isolierschicht (9) auf einer Innenseite des Gate-Grabens (5) in dem Gate-Graben (5) ausgebildet sind und in Nuten in zwei oder mehr Bereichen, die von einer äußeren peripheren Wand des Abschlussgrabens (6) und einem seitlichen Bereich der Abschluss-Isolierschicht (8) umgeben sind, wobei die Abschluss-Isolierschicht (8) in einem Bereich zwischen diesen eingefügt ist, in dem Abschlussgraben (6) ausgebildet sind, wobei die Gate-Leitungen (10) zwischen dem Gate-Graben (5) und dem Abschluss-Graben (6) verbunden sind; - eine Source-Elektrode (13), die mit dem Source-Bereich (4) und der Abschluss-Schutzschicht (7b) elektrisch verbunden ist; und - eine Gate-Elektrode (14), die auf der Gate-Leitung (10) in dem Abschluss-graben (6) und auf der Abschluss-Isolierschicht (8) angeordnet ist, wobei sie sich in Kontakt mit der Gate-Leitung (10) und der Abschluss-Isolierschicht (8) befindet, wobei die Gate-Elektrode (14) mit der Gate-Leitung (10) elektrisch verbunden ist.
  2. Halbleitereinheit nach Anspruch 1, wobei die Breite der Nut gleich dem Doppelten der Breite des Gate-Grabens (5) oder geringer ist.
  3. Halbleitereinheit nach Anspruch 1 oder 2, wobei die Gate-Leitung (10) in dem Abschlussgraben (6) in einer Draufsicht in einer Gitterstruktur ausgebildet ist.
  4. Halbleitereinheit nach einem der Ansprüche 1 bis 3, wobei die Dicke der Abschluss-Isolierschicht (8), die einer Länge von einer Bodenfläche des Abschlussgrabens (6) bis zu einer unteren Oberfläche der Gate-Elektrode (14) entspricht, gleich der Tiefe des Abschlussgrabens (6) ist.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 4, wobei die Abschluss-Isolierschicht (8) ferner zwischen einem Boden der Nut und der Abschluss-Schutzschicht (7b) ausgebildet ist.
  6. Halbleitereinheit nach einem der Ansprüche 1 bis 3, wobei sich ein Boden der Nut in Kontakt mit einer Relaxationsschicht (17) für elektrische Felder befindet, die eine relative Dielektrizitätskonstante aufweist, die höher als eine relative Dielektrizitätskonstante der Abschluss-Isolierschicht (8) ist, und auf der Abschluss-Schutzschicht (7b) angeordnet ist.
  7. Halbleitereinheit nach einem der Ansprüche 1 bis 6, - wobei die Gate-Leitung (10) ferner auf der Abschluss-Isolierschicht (8) angeordnet ist, - wobei die Gate-Leitungen (10), die in den Nuten ausgebildet sind, durch die Gate-Leitung (10) auf der Abschluss-Isolierschicht (8) miteinander verbunden sind und - wobei die Gate-Leitung (10) auf der Abschluss-Isolierschicht (8) und die Gate-Elektrode (14) elektrisch verbunden sind.
  8. Verfahren zur Herstellung einer Halbleitereinheit, das Folgendes aufweist: - einen Schritt, bei dem eine Drift-Schicht (2) mit einem ersten Leitfähigkeitstyp auf einer Oberfläche eines Halbleitersubstrats gebildet wird; - einen Schritt, bei dem ein Basis-Bereich (3) mit einem zweiten Leitfähigkeitstyp auf der Drift-Schicht (2) gebildet wird; - einen Schritt, bei dem eine Mehrzahl von Source-Bereichen (4) mit dem ersten Leitfähigkeitstyp, die voneinander beabstandet sind, auf dem Basis-Bereich (3) gebildet wird; - einen Schritt, bei dem ein Gate-Graben (5) gebildet wird, der durch den Source-Bereich (4) und den Basis-Bereich (3) hindurch verläuft und bis in die Drift-Schicht (2) reicht; - einen Schritt, bei dem ein Abschlussgraben (6), der eine Breite aufweist, die größer als die Breite des Gate-Grabens (5) ist, und durch den Basis-Bereich (3) hindurch verläuft, so dass er bis in die Drift-Schicht (2) reicht, in einem Abschlussbereich (40) auf einer äußeren peripheren Seite eines aktiven Bereichs (30) gebildet wird, in dem der Gate-Graben (5) ausgebildet ist; - einen Schritt, bei dem eine Diffusionsschutzschicht (7a) mit dem zweiten Leitfähigkeitstyp in der Drift-Schicht (2) derart gebildet wird, dass sich die Diffusionsschutzschicht (7a) in Kontakt mit einer unteren Oberfläche des Gate-Grabens (5) befindet; - einen Schritt, bei dem eine Abschluss-Schutzschicht (7b) mit dem zweiten Leitfähigkeitstyp in der Drift-Schicht (2) derart gebildet wird, dass sich die Abschluss-Schutzschicht in Kontakt mit einer unteren Oberfläche des Abschlussgrabens (6) befindet; - einen Schritt, bei dem eine Abschluss-Isolierschicht (8) über der Abschluss-Schutzschicht (7b) in dem Abschlussgraben (6) derart gebildet wird, dass sich die Abschluss-Isolierschicht in Kontakt mit der Abschluss-Schutzschicht (7b) befindet; - einen Schritt, bei dem eine Gate-Isolierschicht (9), die eine Dicke aufweist, die gleich einer Dicke der Abschluss-Isolierschicht (8) oder geringer als diese ist, auf der Diffusionsschutzschicht (7a), der Abschluss-Schutzschicht (7b), einem seitlichen Bereich des Gate-Grabens (5) und einem seitlichen Bereich des Abschlussgrabens (6) gebildet wird; - einen Schritt, bei dem eine Gate-Leitungsschicht (10a) zurückgeätzt wird, nachdem die Gate-Leitungsschicht (10a) auf der Abschluss-Isolierschicht (8) und der Gate-Isolierschicht (9), um Gate-Leitungen (10) auf der Gate-Isolierschicht (9) auf einer Innenseite des Gate-Grabens (5) zu bilden, in dem Gate-Graben (5) abgeschieden worden ist und in Nuten in zwei oder mehr Bereichen, die von einer äußeren peripheren Wand des Abschlussgrabens (6) und einem seitlichen Bereich der Abschluss-Isolierschicht (8) umgeben sind, wobei die Abschluss-Isolierschicht (8) in einem Bereich zwischen diesen eingefügt ist, in dem Abschlussgraben (6) abgeschieden worden ist, so dass die Gate-Leitungen zwischen dem Gate-Graben (5) und dem Abschlussgraben (6) verbunden sind; - einen Schritt, bei dem eine Source-Elektrode (13) gebildet wird, die mit dem Source-Bereich (4) und der Abschluss-Schutzschicht (7b) elektrisch verbunden ist; und - einen Schritt, bei dem eine Gate-Elektrode (14) auf der Gate-Leitung (10) in dem Abschlussgraben (6) und auf der Abschluss-Isolierschicht (8) derart gebildet wird, dass sich die Gate-Elektrode in Kontakt mit der Gate-Leitung (10) und der Abschluss-Isolierschicht (8) befindet und die Gate-Elektrode mit der Gate-Leitung (10) elektrisch verbunden ist.
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