CN114864403B - 一种减少掩膜次数的Trench MOSFET的制作工艺 - Google Patents
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Abstract
本发明公开了一种减少掩膜次数的Trench MOSFET的制作工艺，包括：形成薄氧化层；形成体区；形成厚氧化层作为第一掩膜；光刻形成沟槽；形成栅氧化层；形成有源区多晶硅和终端区多晶硅；设置第二掩膜，刻蚀有源区多晶硅，使其顶部低于外延层表面；在有源区沟槽的侧壁倾斜注入并形成源区；淀积形成第三氧化层填满有源区空隙区域；各向同性的向下刻蚀第三氧化层，使有源区表面的外延层外露，且在终端区沟槽内形成了终端区接触孔，终端区接触孔延伸至终端区多晶硅内。本发明利用第三氧化层和厚氧化层高度的配合，实现了体接触区的自对准刻蚀，省去了原本体接触区形成时候需要的掩膜。而由于体接触区采用无mask的自对准工艺，因此器件的cell pitch可以做的更小。
Description
技术领域
本发明涉及半导体技术领域，具体为一种减少掩膜次数的Trench MOSFET的制作工艺。
背景技术
图1A至图1H示出了传统Trench MOSFET的制作工艺，包括如下步骤：
提供一衬底1，在衬底1上形成外延层2，在外延层2表面形成薄氧化层3，如图1A所示；
设置第一掩膜，光刻形成沟槽，并去除第一掩膜及薄氧化层3，其中，沟槽包括有源区沟槽4-1和终端区沟槽4-2，如图1B所示；
在沟槽内形成栅氧化层5，如图1C所示；
填充多晶硅并回刻，在沟槽内形成第一多晶硅6，如图1D所示；
注入并形成体区7，如图1E所示；
设置第二掩膜8，第二掩膜8覆盖终端区，之后在有源区沟槽4-1之间注入并形成源区9，如图1F所示；
去除第二掩膜8，在外延层2表面形成阻挡层10，如图1G所示；
设置第三掩膜，光刻形成体接触区接触孔11及各类金属接触孔13，并向下注入形成体接触区12，如图1H所示；
去除第三掩膜，通过第四掩膜在各类金属接触孔13内填充金属形成源极金属和栅极金属。其中形成体接触区接触孔11、体接触区12、各类金属接触孔13、源极金属和栅极金属的方法为本领域技术人员的常用技术手段，在此不再详述。
通过上述步骤可知，在传统Trench MOSFET的制作工艺中，至少要设置4次掩膜才能实现器件功能。
众所周知，设置一次掩膜的成本极高，每多设置一次掩膜，整个器件的制作成本将大大上升。因此，在不影响器件性能的前提下，如果能够降低掩膜的设置次数，将大大降低制作成本。
发明内容
本发明的目的在于提供一种减少掩膜次数的Trench MOSFET的制作工艺，以解决上述技术问题。
为实现上述目的，本发明提供了一种减少掩膜次数的Trench MOSFET的制作工艺，包括如下步骤：
提供一衬底，在所述衬底上形成外延层，在所述外延层表面形成薄氧化层；
在器件表面向下注入并在外延层表面形成体区；
在器件表面形成厚氧化层，作为第一掩膜；
光刻形成沟槽，所述沟槽包括有源区沟槽和终端区沟槽；
在所述有源区沟槽和终端区沟槽内形成栅氧化层；
填充并刻蚀多晶硅，在所述有源区沟槽内形成有源区多晶硅，在所述终端区沟槽内形成终端区多晶硅，所述有源区多晶硅和终端区多晶硅的顶部均与外延层的表面齐平，所述有源区多晶硅的顶部与有源区沟槽顶部之间形成有源区空隙区域，所述终端区多晶硅的顶部与终端区沟槽顶部之间形成终端区空隙区域；
设置第二掩膜，所述第二掩膜覆盖终端区，之后刻蚀有源区多晶硅，使其顶部低于外延层表面；
在有源区沟槽的侧壁倾斜注入源区离子；
去除有源区多晶硅上方的薄氧化层、栅氧化层及厚氧化层；
去除第二掩膜，退火形成源区，在此过程中，所述有源区多晶硅上方形成第一氧化层，所述终端区多晶硅上方形成第二氧化层；
在器件表面淀积形成第三氧化层，所述第三氧化层填满有源区空隙区域；
各向同性的向下刻蚀第三氧化层，使有源区表面的外延层外露，且在终端区沟槽内形成了终端区接触孔，所述终端区接触孔延伸至终端区多晶硅内。
优选的，还包括：在有源区沟槽之间的外延层表面注入并形成体接触区。
优选的，还包括：继续向下刻蚀，在有源区沟槽之间的外延层内形成体接触区接触孔，且所述终端区接触孔的深度变深，之后在所述体接触区接触孔内注入并形成体接触区。
优选的，以有源区沟槽自对准刻蚀形成所述体接触区接触孔。
优选的，还包括：在器件表面形成源极金属和栅极金属，所述栅极金属通过终端区接触孔与终端区多晶硅接触，所述源极金属覆盖有源区且与体接触区接触。
优选的，形成所述第一氧化层后，所述有源区空隙区域未被填满。
优选的，形成所述终端区接触孔时，所述终端区沟槽顶部的侧壁会留下由第三氧化层形成的阻挡层。
与现有技术相比，本发明具有如下有益效果：
(1)与传统Trench MOSFET的制作工艺相比，本发明的制作过程减少了一次掩膜设置，降低了成本。
(2)本发明利用第三氧化层和厚氧化层高度的配合，实现了体接触区的自对准刻蚀，省去了原本体接触区形成时候需要的掩膜。而由于体接触区采用无mask的自对准工艺，因此器件的cell pitch可以做的更小。
(3)本发明在形成体接触区待注入位置时，通过终端区空隙区域的设计，能够同时形成终端区接触孔，为后续形成栅极金属时省去了另外形成栅极接触孔的步骤。
附图说明
图1A至图1H为现有技术中的Trench MOSFET的制作工艺的流程示意图；
图2A至图2N为本发明第一实施例的减少掩膜次数的Trench MOSFET的制作工艺的流程示意图；
图2O至图2Q为本发明第而实施例的减少掩膜次数的Trench MOSFET的制作工艺的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
第一实施例
图2A至图2N示出了本实施例的一种减少掩膜次数的Trench MOSFET的制作工艺，包括如下步骤：
步骤一：如图2A所示，提供一衬底1，在衬底1上形成外延层2，在外延层2表面形成薄氧化层3。
步骤二：如图2B所示，在器件表面向下注入并在外延层2表面形成体区7。
步骤三：如图2C所示，在器件表面形成厚氧化层16，作为第一掩膜。较佳地，厚氧化层16的厚度为4000A。
步骤四：如图2D所示，光刻形成沟槽，沟槽包括有源区沟槽4-1和终端区沟槽4-2，该步骤保留了厚氧化层16，减少了一次去除掩膜的步骤。
步骤五：如图2E所示，在有源区沟槽4-1和终端区沟槽4-2内形成栅氧化层5。
步骤六：如图2F所示，填充并刻蚀多晶硅，在有源区沟槽4-1内形成有源区多晶硅17，在终端区沟槽4-2内形成终端区多晶硅18，有源区多晶硅17和终端区多晶硅18的顶部均与外延层2的表面齐平，有源区多晶硅17的顶部与有源区沟槽4-1顶部之间形成有源区空隙区域19，终端区多晶硅18的顶部与终端区沟槽4-2顶部之间形成终端区空隙区域20。
步骤七：如图2G所示，设置第二掩膜7，第二掩膜7覆盖终端区，第二掩膜7填充满终端区空隙区域20，之后刻蚀有源区多晶硅17，使其顶部低于外延层2表面，有源区多晶硅17的顶面与外延层2之间的区域为下刻区域21，为源区9注入留下空间。
步骤八：如图2H所示，在有源区沟槽4-1的侧壁倾斜注入源区离子25。
步骤九：如图2I所示，去除有源区多晶硅17上方的薄氧化层3、栅氧化层5和厚氧化层16，使有源区的外延层2外露。
步骤十：如图2J所示，去除第二掩膜7，退火形成源区9，在此过程中，有源区多晶硅17上方形成第一氧化层22，终端区多晶硅18上方形成第二氧化层23。在本实施例中，第一氧化层22形成后，第一氧化层22未填满有源区空隙区域19，而由于终端区沟槽4-2的CD大于有源区沟槽4-1，此时必然地，第二氧化层23未填满终端区空隙区域20，且终端区空隙区域20的开口面积大于有源区空隙区域19。在该步骤中，有源区退火氧化时，位于有源区多晶硅17上方的第一氧化层22因为要吃硅，因此其横向宽度比位于其下方的栅氧化层5的宽度要宽，即位于有源区多晶硅17上方的第一氧化层22覆盖其下方的栅氧化层5且该第一氧化层22的横向边缘延伸至栅氧化层5的外侧，能够保护住其下方的栅氧化层5。在一较佳地实施例中，此时有源区空隙区域19的开口处宽度为0.1μm，终端区空隙区域20的开口处宽度为1.0μm。
步骤十一：如图2K所示，在器件表面淀积形成第三氧化层24，第三氧化层24填满有源区空隙区域19。由于有源区空隙区域19的开口处宽度已经极小，因此第三氧化层24填满有源区空隙区域19后，位于有源区的第三氧化层24的表面几乎是平的；而由于终端区空隙区域20的开口处宽度大于有源区空隙区域19，因此第三氧化层24在刚填满有源区空隙区域19时候，第三氧化层24未填满终端区空隙区域20，即终端区空隙区域20仍然存在。
步骤十二：如图2L所示，各向同性的向下刻蚀第三氧化层24，使有源区表面的外延层2外露，且在终端区沟槽4-2内形成了终端区接触孔25，终端区接触孔25延伸至终端区多晶硅18内。各向同性的向下刻蚀时，有源区的第三氧化层24和第一氧化层22均会被刻掉，同时，终端区的第三氧化层24和第二氧化层23也会被刻掉，此时，继续向下刻蚀一部分，使得在终端区沟槽4-2内形成终端区接触孔25，在此过程中有源区表面也会被继续向下刻蚀一部分，也就是说，终端区接触孔25的底部位置与有源区外露的外延层2的表面是齐平的。较佳地，有源区沟槽4-1内，位于有源区多晶硅17上方的第三氧化层24和第一氧化层22仍保留，即较佳地，终端区接触孔25刚与终端区多晶硅18接触时就停止刻蚀。本领域技术人员能够理解，由于终端区空隙区域20仍然存在，因此各向同性的向下刻蚀时，终端区接触孔25就会自然形成，且终端区沟槽4-2顶部的侧壁会留下由第三氧化层24形成的Spacer阻挡层26。
步骤十三：如图2M所示，在有源区沟槽4-1之间的外延层2表面注入并形成体接触区12。
步骤十四：如图2N所示，在器件表面形成源极金属27和栅极金属28，栅极金属28通过终端区接触孔25与终端区多晶硅18接触，源极金属27覆盖有源区且与体接触区12接触。本领域技术人员能够理解，形成源极金属14和栅极金属15是本领域技术人员的常用技术手段，其具体的形成方式在此不再详述。
第二实施例
本实施例与第一实施例的区别在于：步骤十二完成后，如图2O所示，步骤十三：以有源区沟槽4-2顶部的第三氧化层24和第一氧化层22作为Hard mask，进一步向下刻硅，自对准刻蚀形成体接触区接触孔11，且在此过程中，终端区接触孔25的深度变深。由于在如图2J所示的步骤中，位于有源区多晶硅17上方的第一氧化层22覆盖其下方的栅氧化层5且该第一氧化层22的横向边缘延伸至栅氧化层5的外侧，因此在本实施例步骤十三时，第一氧化层22下方的栅氧化层5能够被保护住。
步骤十四：如图2P所示，在体接触区接触孔11内注入并形成体接触区12。
步骤十五：如图2Q所示，在器件表面形成源极金属27和栅极金属28，栅极金属28通过终端区接触孔25与终端区多晶硅18接触，源极金属27覆盖有源区且与体接触区12接触。本领域技术人员能够理解，形成源极金属14和栅极金属15是本领域技术人员的常用技术手段，其具体的形成方式在此不再详述。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (7)
1.一种减少掩膜次数的TrenchMOSFET的制作工艺，其特征在于，包括如下步骤：
提供一衬底，在所述衬底上形成外延层，在所述外延层表面形成薄氧化层；
在器件表面向下注入并在外延层表面形成体区；
在器件表面形成厚氧化层，作为第一掩膜；
光刻形成沟槽，所述沟槽包括有源区沟槽和终端区沟槽；
在所述有源区沟槽和终端区沟槽内形成栅氧化层；
填充并刻蚀多晶硅，在所述有源区沟槽内形成有源区多晶硅，在所述终端区沟槽内形成终端区多晶硅，所述有源区多晶硅和终端区多晶硅的顶部均与外延层的表面齐平，所述有源区多晶硅的顶部与有源区沟槽顶部之间形成有源区空隙区域，所述终端区多晶硅的顶部与终端区沟槽顶部之间形成终端区空隙区域；
设置第二掩膜，所述第二掩膜覆盖终端区，之后刻蚀有源区多晶硅，使其顶部低于外延层表面；
在有源区沟槽的侧壁倾斜注入源区离子；
去除有源区多晶硅上方的薄氧化层、栅氧化层及厚氧化层；
去除第二掩膜，退火形成源区，在此过程中，所述有源区多晶硅上方形成第一氧化层，所述终端区多晶硅上方形成第二氧化层；
在器件表面淀积形成第三氧化层，所述第三氧化层填满有源区空隙区域，所述第三氧化层未填满所述终端区空隙区域；
各向同性的向下刻蚀第三氧化层，使有源区表面的外延层外露，后续用于形成体接触区，且在终端区沟槽内形成了终端区接触孔，所述终端区接触孔延伸至终端区多晶硅内。
2.根据权利要求1所述的制作工艺，其特征在于，还包括：
在有源区沟槽之间的外延层表面注入并形成体接触区。
3.根据权利要求1所述的制作工艺，其特征在于，还包括：
继续向下刻蚀，在有源区沟槽之间的外延层内形成体接触区接触孔，且所述终端区接触孔的深度变深，之后在所述体接触区接触孔内注入并形成体接触区。
4.根据权利要求3所述的制作工艺，其特征在于，
以有源区沟槽自对准刻蚀形成所述体接触区接触孔。
5.根据权利要求2至4任一项所述的制作工艺，其特征在于，还包括：
在器件表面形成源极金属和栅极金属，所述栅极金属通过终端区接触孔与终端区多晶硅接触，所述源极金属覆盖有源区且与体接触区接触。
6.根据权利要求1所述的制作工艺，其特征在于，
形成所述第一氧化层后，所述有源区空隙区域未被填满。
7.根据权利要求1所述的制作工艺，其特征在于，
形成所述终端区接触孔时，所述终端区沟槽顶部的侧壁会留下由第三氧化层形成的阻挡层。
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117912959B (zh) * | 2024-03-20 | 2024-05-28 | 芯联集成电路制造股份有限公司 | 一种半导体器件及其制备方法和电子装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113053738A (zh) * | 2019-12-27 | 2021-06-29 | 华润微电子（重庆）有限公司 | 一种分裂栅型沟槽mos器件及其制备方法 |
| CN113224135A (zh) * | 2021-05-21 | 2021-08-06 | 上海道之科技有限公司 | 一种高雪崩耐量的屏蔽栅mosfet器件及其制作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8269273B2 (en) * | 2008-09-25 | 2012-09-18 | Force Mos Technology Co., Ltd. | Trench MOSFET with etching buffer layer in trench gate |
| JP2010251422A (ja) * | 2009-04-13 | 2010-11-04 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| CN101866923B (zh) * | 2010-05-18 | 2011-12-07 | 苏州硅能半导体科技股份有限公司 | 三层光罩沟槽mos器件及制造方法 |
| CN105914230A (zh) * | 2016-05-06 | 2016-08-31 | 张家港凯思半导体有限公司 | 一种超低功耗半导体功率器件及制备方法 |
| CN107527944B (zh) * | 2017-07-28 | 2020-04-14 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及其制造方法 |
| CN108172563B (zh) * | 2017-12-14 | 2019-09-03 | 华润微电子（重庆）有限公司 | 一种带有自对准接触孔的沟槽形器件及其制造方法 |
| CN109119477B (zh) * | 2018-08-28 | 2021-11-05 | 上海华虹宏力半导体制造有限公司 | 沟槽栅mosfet及其制造方法 |
| CN211700291U (zh) * | 2020-04-10 | 2020-10-16 | 南京紫竹微电子有限公司 | 自对准的沟槽式场效应晶体管 |
-
2022
- 2022-04-20 CN CN202210416134.6A patent/CN114864403B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113053738A (zh) * | 2019-12-27 | 2021-06-29 | 华润微电子（重庆）有限公司 | 一种分裂栅型沟槽mos器件及其制备方法 |
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