CN103367364B

CN103367364B - Cmos及其制造方法

Info

Publication number: CN103367364B
Application number: CN201210083460.6A
Authority: CN
Inventors: 殷华湘; 马小龙; 徐秋霞; 陈大鹏
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2012-03-27
Filing date: 2012-03-27
Publication date: 2015-12-09
Anticipated expiration: 2032-03-27
Also published as: CN103367364A

Abstract

本发明公开了一种CMOS，包括：第一MOSFET；第二MOSFET，与第一MOSFET类型不同；第一应力衬层，覆盖了第一MOSFET，具有第一应力；第二应力衬层，覆盖了第二MOSFET，具有与第一应力类型不同的第二应力；其中，第二应力衬层与第一应力衬层材质不同，一个包括DLC，另一个包括氮化硅。依照本发明的高应力CMOS及其制造方法，采用CMOS兼容工艺分别在PMOS和NMOS上选择性形成不同的应力层，有效提升了沟道区载流子迁移率，提高了器件性能。

Description

CMOS及其制造方法

技术领域

本发明涉及一种CMOS及其制造方法，特别是涉及一种具有不同材质和应力类型的覆盖膜的CMOS及其制造方法。

背景技术

从90nmCMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(StrainChannelEngineering)起到了越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT^×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT^× ²)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(StressProximityTechnique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT^×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。

此外，向沟道引入应力的技术除了改变衬底、源漏材料，还可以通过控制沟道或侧墙的材质、剖面形状来实现。例如采用双应力衬垫(DSL)技术，对于nMOS采用拉应力SiN_x层侧墙，对于pMOS采用压应力侧墙。又例如将嵌入式SiGe源漏的剖面制造为∑形，改善pMOS的沟道应力。

然而，这些常规应力技术效果随着器件尺寸持续缩小而被不断削弱。对于nMOS而言，随着特征尺寸缩减，提供应力的各层薄膜之间的错位和偏移越来越明显，这就要求薄膜厚度减薄的同时还能精确提供更高的应力。对于pMOS而言，嵌入式SiGe源漏技术的沟道载流子迁移率显著取决于特征尺寸，尺寸缩减使得载流子迁移率提高的效果大打折扣。

一种新的思路是采用类金刚石无定形碳(DLC)薄膜来提高器件的本征应力。例如Kian-MingTan等人在IEEEELETRONDEVICELETTERS，VOL.29，NO.2，FEBUARY2008上发表的《AHigh-StressLinerComprisingDiamond-LikeCarbon(DLC)forStrainedp-ChannelMOSFET》，在整个MOSFET表面上覆盖比SiN压应力高的DLC，DLC的高应力向下传递到沟道区，从而相应地提高了沟道应力，改善了器件的电学性能。此外，美国专利US2010/0213554A1也采用了类似结构。

DLC的通常制备方法是采用磁过滤脉冲阴极真空弧放电(FCVA)，通过提高sp³键的含量使得DLC结构更类似于金刚石而不是石墨，因此提高了本征应力。但是，该高应力DLC的FCVA制备法并不是集成电路制作的标准工艺，例如与常用的CMOS工艺不兼容，使得需要额外的制造设备、工艺以及时间成本。此外，FCVA法会带来较多的颗粒，影响了集成电路后续工艺的进行，例如颗粒残留在精细结构之间造成不必要的导电或者绝缘，又或者使得后续薄膜沉积不均匀、器件热应力发生改变等等，降低了器件的可靠性。

总之，在现有的应力CMOS中，传统的应力提供结构难以应用于小尺寸器件，难以有效提高器件性能，因此亟需一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS及其制造方法。

发明内容

由上所述，本发明的目的在于提供一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS及其制造方法。

为此，本发明提供了一种CMOS，包括：第一MOSFET；第二MOSFET，与第一MOSFET类型不同；第一应力衬层，覆盖了第一MOSFET，具有第一应力；第二应力衬层，覆盖了第二MOSFET，具有与第一应力类型不同的第二应力；其中，第二应力衬层与第一应力衬层材质不同。

其中，在第二应力衬层和第一应力衬层中，一个包括DLC，另一个包括氮化硅。

其中，DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。

其中，DLC中掺入金属。其中，金属包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。

其中，DLC材质的应力衬层下方包括缓冲层，或者DLC材质的应力衬层上方包括覆盖层。其中，缓冲层和/或覆盖层包括氧化硅、氮化硅及其组合。

本发明还提供了一种CMOS制造方法，包括以下步骤：形成第一MOSFET和第二MOSFET；选择性地在第二MOSFET上形成第二应力衬层，具有第二应力；选择性地在第一MOSFET上形成第一应力衬层，具有与第二应力类型不同的第一应力；完成后续工艺；其中，第二应力衬层与第一应力衬层材质不同。

其中，DLC采用磁控溅射、PECVD方法形成。

其中，氮化硅采用LPCVD、PECVD、HDPCVD、ALD方法形成。

其中，DLC材质的应力衬层下方包括缓冲层，或者DLC材质的应力衬层上方包括覆盖层。

其中，缓冲层和/或覆盖层包括氧化硅、氮化硅及其组合。

其中，通过退火、成膜工艺条件改变来调节DLC的晶相与应力。

其中，选择性形成第一或第二应力衬层的步骤包括，在第一MOSFET和第二MOSFET上沉积第一或第二应力衬层，光刻/刻蚀去除第一MOSFET上的第二应力衬层，或者光刻/刻蚀去除第二MOSFET上的第一应力衬层。

其中，选择性形成第一或第二应力衬层的步骤包括，采用光刻胶图形覆盖第一或第二MOSFET，在暴露的区域上沉积第一或第二应力衬层，去除光刻胶。

依照本发明的高应力CMOS及其制造方法，采用CMOS兼容工艺分别在PMOS和NMOS上选择性形成不同的应力层，有效提升了沟道区载流子迁移率，提高了器件性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图4为依照本发明的高应力CMOS的制造方法各步骤的剖面示意图；以及

图5为依照本发明的高应力CMOS的制造方法的示意性流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

以下将结合图5的流程图并且参照图1至图4的剖面示意图来详细说明依照本发明的高应力CMOS的制造方法各步骤。

参照图5以及图1，采用CMOS常规工艺步骤，形成第一MOSFET以及第二MOSFET。其中，CMOS器件结构中可包含多个第一MOSFET和/或多个第二MOSFET。

提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。

在衬底1中形成浅沟槽隔离(STI)2，例如先光刻/刻蚀衬底1形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底1，形成STI2，其中STI2的填充材料可以是氧化物、氮化物或氮氧化物。虽然出于简化说明目的而如图1所示第一MOSFET和第二MOSFET之间相邻，但是在实际CMOS制造工艺中依照版图布局需要，第一和第二MOSFET可以采取相邻、相间、相对等各种合理布局方式。第一和第二MOSFET类型不同，例如第一MOSFET为PMOS并且第二MOSFET为NMOS，或者第一MOSFET为NMOS并且第二MOSFET为PMOS。

在整个晶片表面也即衬底1和STI2表面依次沉积栅极绝缘膜3和栅极材料4并刻蚀形成栅极堆叠结构(3/4)。其中对于后栅工艺而言，栅极堆叠结构是伪栅极堆叠结构，将在后续工艺中去除，因此栅极绝缘膜3优选为氧化硅的垫层，伪栅极材料4优选为多晶硅、非晶硅或微晶硅甚至是氧化硅。对于前栅工艺而言，栅极堆叠结构将在后续工艺中保留，因此栅极绝缘膜3优选为氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层；栅极材料4则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极材料4中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层4与栅极绝缘层3之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、MaAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极导电层4与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层4与阻挡层的材料同时沉积在栅极绝缘层3上，因此栅极导电层包括上述阻挡层的材料。

以栅极堆叠结构为硬掩膜，并且在第一MOSFET区域和/或第二MOSFET区域上旋涂光刻胶，分别进行第一次源漏掺杂注入，在栅极堆叠结构两侧的衬底1中形成轻掺杂(LDD)结构的源漏扩展区5。如图1所示，5A表示第一MOSFET的源漏扩展区，5B表示第二MOSFET的源漏扩展区。对于NMOS而言掺杂磷P、砷As、锑Sb等，PMOS掺杂硼B、铝Al、镓Ga、铟In等。

在栅极堆叠结构两侧形成栅极侧墙6。例如在器件表面沉积氧化硅、氮化硅或其复合层的侧墙材料层然后刻蚀形成栅极侧墙6。优选地，栅极侧墙6也采用高应力的氮化硅材料，例如应力大于1GPa、优选介于2～4GPa，从而进一步提高了沟道区载流子迁移率。

以栅极堆叠结构以及栅极侧墙为掩膜，在第一MOSFET、第二MOSFET区域内分别形成源漏区7。传统工艺的源漏区7可以是向衬底1中注入重掺杂离子形成。在本发明优选实施例中，源漏区7是嵌入式应变源漏区，也即以栅极侧墙6为掩模刻蚀衬底1形成源漏凹槽，然后在源漏凹槽中外延生长SiGe(对应于PMOS)或SiC(对应于NMOS)等与衬底1材质不同的高应力材料从而形成相应材质的嵌入式应变源漏区。其中嵌入式应变源漏区7的上表面不限于图1所示与衬底1上表面齐平，而是可以高于衬底1上表面，形成提升源漏。优选地，也可以向嵌入式应变源漏区7中注入掺杂离子以调节类型和浓度；上述嵌入式源漏同时进行掺杂，对应NMOS掺杂磷、砷、锑等，PMOS掺杂硼、铝、镓、铟等。其中，7A代表第一MOSFET的源漏区，7B代表第二MOSFET的源漏区，并且7A/7B也可以同样制作为提升源漏。

以栅极侧墙6为掩模，执行自对准硅化物工艺，在整个器件表面沉积Pt、Co、Ni、Ti等金属或金属合金的薄膜，然后高温退火处理，使得嵌入式应变源漏区7A/7B中所含的硅与金属发生反应生成如CoSi₂、TiSi₂、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi等源漏接触金属硅化物8以降低源漏接触电阻，从而进一步提高器件性能。至此，参照现有的CMOS标准工艺，已经分别完成了第一和第二MOSFET的制造。以下将在第一和第二MOSFET上选择性地形成不同的应力层。

参照图5以及图2，选择性地在第二MOSFET上形成第二应力衬层9，覆盖了第二MOSFET的STI2、源漏接触金属硅化物8、栅极侧墙6、栅极导电层4。选择性沉积工艺例如包括，在整个晶片上沉积第二应力衬层，然后光刻/刻蚀以去除第一MOSFET上的第二应力衬层9，仅在第二MOSFET上留下第二应力衬层9。此外，也可以先采用光刻胶图形覆盖第一MOSFET区域而暴露第二MOSFET区域，沉积第二应力衬层9之后，去除光刻胶，即使得仅在第二MOSFET区域上留下第二应力衬层9，且暴露的第一MOSFET区域上没有第二应力衬层9。例如当(右侧的)第二MOSFET为NMOS时，在NMOS区域上采用LPCVD、PECVD、HDPCVD、ALD等常规工艺选择性沉积形成氮化硅材质的第二应力衬层9，其具有例如为张应力的第二应力，并且第二应力的大小(绝对值)大于1GPa、并介于2～4GPa。

参照图5以及图3，选择性地在第一MOSFET上形成第一应力衬层10，覆盖了第一MOSFET的STI2、源漏接触金属硅化物8、栅极侧墙6、栅极导电层4。与上同理，选择性沉积工艺例如包括，在整个晶片上沉积第一应力衬层，然后光刻/刻蚀以去除第二MOSFET上的第一应力衬层10，仅在第一MOSFET上留下第一应力衬层10。此外，也可以先采用光刻胶图形覆盖第二MOSFET区域而暴露第一MOSFET区域，沉积第一应力衬层10之后，去除光刻胶，即使得仅在第一MOSFET区域上留下第一应力衬层10，且暴露的第二MOSFET区域上没有第一应力衬层10而仅有第二应力衬层9。作为示例，第一MOSFET为PMOS时，在PMOS上通过常规磁控溅射、或者PECVD形成DLC材质的第一应力衬层10，由于DLC薄膜的材料特性很大程度上取决于sp³键的含量，较高的sp³键的含量使得DLC结构更类似于金刚石而不是石墨，因此提高本征应力。具体地，本发明优选实施例中控制工艺参数使得DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，使第一应力衬层10具有例如为压应力的第一应力，并且第一应力的大小(绝对值)大于2GPa、并优选地介于4～10GPa。磁控溅射和PECVD属于CMOS主流工艺，容易通过改变工艺参数来控制薄膜的形成质量，可形成多元素合金，薄膜颗粒较少、薄膜保形性良好，因此较之FCVA法形成的DLC薄膜质量更佳。例如，磁控溅射DLC的靶标为蓝宝石，溅射室内通入10～200sccm的Ar并优选还加入1～200sccm的CH₄，控制气压为10^-5～10^-2torr，溅射的RF或DC功率为50～1000W，溅射室温约为500℃。PECVD形成LDC的原料气为CH₄或C₆H₆，气压为10^-6～1torr，RF功率为500W～10kW，沉积室温为300～700℃。值得注意的是，尽管列举了以上形成DLC工艺条件，但是只要能使得薄膜质量良好，其他范围的工艺条件也是可选的。

优选地，在磁控溅射、PECVD的同时，同步(原位)掺入Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属元素以调节应力。优选地，在沉积DLC材质的第一应力衬层10之前和/或之后，在第一MOSFET区域上选择性沉积形成(位于第一应力衬层10下方的)缓冲层和/或(位于第一应力衬层10上方的)覆盖层(均未示出)，其材质包括氧化硅、氮化硅，以降低界面缺陷并调节应力。优选地，沉积DLC材质的第一应力衬层10之后，在例如400～800℃下退火，以改变调节晶相以及应力，或者控制磁控溅射、PECVD的成膜工艺条件来调节DLC材质的晶相以及应力，其中工艺条件例如上文所述。

值得注意的是，虽然本发明实施例列举了第一、第二MOSFET上第一应力衬层10和第二应力衬层9的具体材料以及形成方法，但是本领域技术人员应当知晓可以对此进行合理调整，例如第一应力衬层为PECVD形成的氮化硅而具有张应力的第一应力，而第二应力衬层为磁控溅射形成的DLC而具有压应力的第二应力。

参照图5以及图4，完成后续工艺。对于前栅工艺，在整个器件表面沉积形成层间介质(ILD)11并CMP平坦化，分别刻蚀ILD11以及第一和/或第二应力衬层，形成源漏接触孔以暴露源漏接触金属硅化物8以及栅电极接触区(未示出)，沉积接触金属形成源漏金属塞12并CMP平坦化直至暴露ILD11。

对于后栅工艺(未示出)，在形成第一层ILD并平坦化后，移除假栅堆叠材料，填入相对应的栅绝缘层与栅电极材料并平坦化去除栅极以外的多余部分；或者仅移除栅电极材料，填入相对应的栅电极材料并平坦化去除栅极以外的多余部分。随后淀积第二层ILD，进行源漏接触孔刻蚀，穿过两层ILD与应力衬层暴露接触区，沉积接触金属形成源漏金属塞并CMP平坦化直至暴露ILD。

最终形成的CMOS器件结构如图4所示，以前栅工艺为例，包括：第一MOSFET；第二MOSFET，与第一MOSFET类型不同；第一应力衬层10，覆盖了第一MOSFET，具有第一应力；第二应力衬层9，覆盖了第二MOSFET，具有与第一应力类型不同的第二应力；其中，第二应力衬层9与第一应力衬层10材质不同。其中，第二应力衬层9或第一应力衬层10包括磁控溅射形成的DLC。

第一和/或第二MOSFET还包括：衬底1、衬底1上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙6、栅极侧墙6两侧衬底1中的源漏区7，其中，栅极堆叠结构包括栅极绝缘层3、栅极导电层4(以及阻挡层)，源漏区7可为嵌入式应变源漏区，源漏区7沿沟道方向还具有源漏扩展区5，源漏扩展区5位于栅极侧墙6下方，源漏区7上具有源漏接触金属硅化物8，源漏金属塞12穿过ILD11以及第一应力衬层10、第二应力衬层9与源漏接触金属硅化物8相接触。上述各个构件的材质如前述制造方法中所述，在此不再赘述。

此外，虽然本发明附图中仅显示了平面沟道的CMOS示意图，但是本领域技术人员应当知晓的是本发明的CMOS结构也可应用于其他例如立体多栅、垂直沟道、纳米线等器件结构。

此外，虽然本发明附图中显示的器件结构以及形成方法适用于前栅工艺，但是本领域技术人员应当知晓本发明的不同应力层结构也适用于后栅工艺。例如栅极堆叠结构中包括在后栅工艺过程中刻蚀伪栅极而形成的栅极沟槽中依次层叠的高k材料层、功函数调节层(金属以及金属氮化物)以及栅极接触层(Al、W、Cu等导电金属)，其中高k材料层包围功函数调节层的底面以及侧面，功函数调节层包围栅极接触层的底面以及侧面。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种CMOS，包括：

第一MOSFET；

第二MOSFET，与第一MOSFET类型不同；

第一应力衬层，覆盖了第一MOSFET，具有第一应力；

第二应力衬层，覆盖了第二MOSFET，具有与第一应力类型不同的第二应力；

其中，第二应力衬层与第一应力衬层材质不同，第二应力衬层和第一应力衬层中一个包括磁控溅射或PECVD工艺制备的DLC，DLC薄膜颗粒少、保形性良好。

2.如权利要求1的CMOS，其中，在第二应力衬层和第一应力衬层中另一个包括氮化硅。

3.如权利要求1的CMOS，其中，DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。

4.如权利要求1的CMOS，其中，DLC中掺入金属。

5.如权利要求4的CMOS，其中，金属包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。

6.如权利要求1的CMOS，其中，DLC材质的应力衬层下方包括缓冲层，或者DLC材质的应力衬层上方包括覆盖层。

7.如权利要求6的CMOS，其中，缓冲层和/或覆盖层包括氧化硅、氮化硅及其组合。

8.一种CMOS制造方法，包括以下步骤：

形成第一MOSFET和第二MOSFET；

选择性地在第二MOSFET上形成第二应力衬层，具有第二应力；

选择性地在第一MOSFET上形成第一应力衬层，具有与第二应力类型不同的第一应力；

完成后续工艺；

9.如权利要求8的CMOS制造方法，其中，在第二应力衬层和第一应力衬层中另一个包括氮化硅。

10.如权利要求8的CMOS制造方法，其中，DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。

11.如权利要求9的CMOS制造方法，其中，氮化硅采用LPCVD、PECVD、HDPCVD、ALD方法形成。

12.如权利要求8的CMOS制造方法，其中，DLC中掺入金属。

13.如权利要求12的CMOS制造方法，其中，金属包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。

14.如权利要求8的CMOS制造方法，其中，DLC材质的应力衬层下方包括缓冲层，或者DLC材质的应力衬层上方包括覆盖层。

15.如权利要求14的CMOS制造方法，其中，缓冲层和/或覆盖层包括氧化硅、氮化硅及其组合。

16.如权利要求8的CMOS制造方法，其中，通过退火、成膜工艺条件改变来调节DLC的晶相与应力。

17.如权利要求8的CMOS制造方法，其中，选择性形成第一或第二应力衬层的步骤包括，在第一MOSFET和第二MOSFET上沉积第一或第二应力衬层，光刻/刻蚀去除第一MOSFET上的第二应力衬层，或者光刻/刻蚀去除第二MOSFET上的第一应力衬层。

18.如权利要求8的CMOS制造方法，其中，选择性形成第一或第二应力衬层的步骤包括，采用光刻胶图形覆盖第一或第二MOSFET，在暴露的区域上沉积第一或第二应力衬层，去除光刻胶。