JP2009204949A - 表示装置 - Google Patents

Abstract

【課題】開口率を向上させると共に電気的なリークを防止する。
【解決手段】複数の画素２１毎に配置されたスイッチング素子２２と、互いに並行して延びる複数の第１配線１１と、第１配線１１に交差して延びる複数の第２配線１２，１４とが基板上に形成されたアクティブマトリクス基板１０を備え、第２配線１２，１４は、基板表面の法線方向から見て、第１配線１１よりも基板側の層において、第１配線１１に重ならないように所定の間隔で配置された複数の主配線部３１，４１と、第１配線１１よりも基板とは反対側の層において、隣り合う主配線部３１，４１同士を架橋して接続する補助配線部３２，４２とを備えている。
【選択図】図１

Description

本発明は、アクティブマトリクス表示を行う表示装置に関するものである。

近年、例えば携帯電話等の携帯型端末機器の普及が目覚ましく、その表示装置として、液晶表示装置や有機ＥＬ表示装置等の薄型の表示装置を適用することが行われている。液晶表示装置は、低消費電力であり且つ軽量であるといった利点を有する一方、有機ＥＬ表示装置は、視野角特性に優れているという利点を有する。これらは、表示品位の観点から、アクティブマトリクス型の表示装置に構成されることが多い。

液晶表示装置を例に挙げて説明すると、液晶表示装置は、アクティブマトリクス基板と、それに対向する対向基板と、これら２つの基板の間に設けられた液晶層とを備え、各画素毎に液晶層に電圧を印加して、液晶層を透過する光の量を調整することによって、所望の画像を形成するようになっている。

図１２に回路構成を示すように、アクティブマトリクス基板１００には、複数の画素１０１がマトリクス状に配置され、各画素１０１にスイッチング素子としてのＴＦＴ（Thin-Film Transistor）１０２が配置されている。さらに、当該基板１００には、複数のゲート配線１０３が平行に延びるように形成されると共に、複数のソース配線１０４が上記ゲート配線１０３に直交するように形成され、それぞれ上記ＴＦＴに接続されている。さらに、ＴＦＴのドレイン（図示省略）には液晶層１０５が接続されている。

また、各ゲート配線１０３の間には、補助容量配線１０６がゲート配線１０３と平行に延びるように形成されている。補助容量配線１０６には、アクティブマトリクス基板１００の一部の拡大図である図９にも示すように、ＴＦＴ１０２のドレインに接続された容量電極１０７とによって補助容量１０８が形成されている。すなわち、ＴＦＴ１０２には、補助容量１０８及び液晶層１０５が並列に接続されている。

また、図９におけるX−X線断面図である図１０、及びXI−XI線断面図である図１１に示すように、アクティブマトリクス基板１００は、ガラス基板１１０上にシリコン層からなる上記容量電極１０７及びソース領域１１３が形成され、この容量電極１０７及びソース領域１１３はゲート絶縁膜１１１によって覆われている。ゲート絶縁膜１１１上には、上記補助容量配線１０６が容量電極１０７に対向するように形成されると共に、上記ゲート配線１０３が形成されている。

さらに、ゲート絶縁膜１１１上には、補助容量配線１０６及びゲート配線１０３を覆うように層間絶縁膜１１２が形成され、この層間絶縁膜１１２の表面に上記ソース配線１０４が形成されている。ソース配線１０４の下方には、図１０に示すように、補助容量配線１０６の形状に応じて窪んだ段差領域１２０が形成される一方、図１１に示すように、ゲート配線１０３の形状に応じて突出した段差領域１２０が形成されている。

ここで、上記ゲート配線や補助容量配線は、遮光性を有する金属層により構成されているため、これらの面積が増大すると、開口率が低下して表示の明るさが低下することとなる。すなわち、消費電力を抑制しながらも、表示の明るさを増大させるために、開口率を向上させることは、非常に重要な問題である。特に、バックライトによる消費電力の低減が強く要求されるモバイル機器では、この開口率の問題が極めて重要である。

ここで、特許文献１には、開口率を向上させるために、ソース配線を３重構造にすることが開示されている。すなわち、上記ソース配線は、３層の導電層の間にそれぞれ絶縁層が介在されることによって構成されている。

また、特許文献２には、複数のゲート配線の入力端子、及び複数のソース配線の入力端子の双方を、基板の一辺側の端子領域に集めて配置させるために、一のゲート配線の引き出し配線を、他のゲート配線を跨ぐように形成することが開示されている。

すなわち、ゲート配線は、十字状要素、線分要素及び架橋要素により構成されている。十字状要素は一のゲート配線を含んで形成されている。線分要素は、十字状要素と同層においてソース配線に沿って延びるように形成されている。架橋要素は、十字状要素及び線分要素とは絶縁層を隔てた異なる層に形成され、十字要素及び線分要素、又は線分要素同士を架橋して接続するように形成されている。この構成により、複数の端子が基板の一辺側に集められる結果、回路設計の自由度を高めて大画面化を可能としている。
特開昭６４−７６０３４号公報 特開２００３−１７３１５３号公報

しかし、上記特許文献１の表示装置は、絶縁層を介した３重構造のソース配線によって開口率の向上を図っているが、実際にはその３重構造のソース配線を形成するプロセス難易度が高く、実現性に乏しいという問題がある。また、ボトムゲート型のＴＦＴを備えることを前提としており、トップゲート型のＴＦＴを備える表示装置に適用することは困難である。

また、上記特許文献２の表示装置は、複数の架橋要素等が新たな遮光層となるために、開口率が低下することが避けられない。また、架橋要素がソース配線と同じ層に同じ材料によって形成されているため、架橋要素をソース配線に近接して配置した場合に、これらの間を確実に絶縁することは難しい。

また、上記従来の表示装置では、図１０及び図１１に示すように、ソース配線１０４の下方にゲート配線又は補助容量配線の形状を反映した段差領域１２０が形成されるため、ソース配線１０４を形成する際に、不要な金属膜がエッチングしきれずに残渣として形成される結果、電気的なリークが生じる虞れがあるという問題もある。

すなわち、図１０に示すように、補助容量配線１０６は、容量電極１０７の形状を反映して凹状に形成された段差領域１２０を有している。そうすると、実際には、層間絶縁膜１１２の表面もまた、段差領域１２０における上記補助容量配線１０６の凹形状を反映して、段差状に形成される。それに伴って、この層間絶縁膜１１２の表面に一様に堆積させた金属膜も段差状に形成される結果、その金属膜をエッチングしてソース配線１０４を形成する際に、局部的に厚みが大きくなった金属膜がエッチングしきれずに残渣として残ることとなる。その結果、上記残渣を介してソース配線が他の配線との間でリークが生じる虞れがある。

一方、図１１に示すように、ゲート配線１０３は、ソース領域１１３の形状を反映して凸状に形成された段差領域１２０を有している。そうすると、実際には、層間絶縁膜１１２の表面もまた、段差領域１２０における上記ゲート配線１０３の凸形状を反映して、段差状に形成される。その結果、上記図１０の場合と同様に、ゲート配線１０３の上方においても、残渣を介したソース配線のリーク発生を招くこととなる。

本発明は、斯かる諸点に鑑みてなされたものであり、その主たる目的とするところは、表示装置の開口率を向上させると共に、エッチング残渣の発生を抑制して電気的なリークを防止しようとすることにある。

上記の目的を達成するために、本発明に係る表示装置は、複数の画素毎に配置されたスイッチング素子と、上記スイッチング素子に接続され、互いに並行して延びる複数の第１配線と、上記スイッチング素子に接続され、上記第１配線に交差して延びる複数の第２配線とが基板上に形成されたアクティブマトリクス基板を備えた表示装置であって、上記第２配線は、上記基板表面の法線方向から見て、上記第１配線よりも上記基板側の層において、上記第１配線に重ならないように所定の間隔で配置された複数の主配線部と、上記第１配線よりも上記基板とは反対側の層において、隣り合う上記主配線部同士を架橋して接続する補助配線部とを備えている。

上記第１配線はソース配線であり、上記第２配線はゲート配線であってもよい。

上記第１配線はソース配線であり、上記第２配線は、上記スイッチング素子に接続された補助容量を構成する補助容量配線配線であってもよい。

上記主配線部の上記基板側には、該主配線部に絶縁層を介して対向する容量電極が形成されていてもよい。

上記補助配線部は、所定の間隔で複数配置されていてもよい。

上記補助配線部は、連続して延びる１つの配線を構成していることが好ましい。

２つの上記第１配線の少なくとも一部が、隣り合う画素の間において絶縁層を介して互いに重なっていることが好ましい。

上記アクティブマトリクス基板と、上記アクティブマトリクス基板に対向して配置された対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えていてもよい。

−作用−
次に、本発明の作用について説明する。

本発明に係る表示装置が備えるアクティブマトリクス基板は、基板上に形成された第１配線及び第２配線を有している。第２配線は、複数の主配線部と、補助配線部とを備えている。第２配線の主配線部は、第１配線よりも基板側の層に設けられると共に、所定の間隔で配置されている。一方、第２配線の補助配線部は、第１配線よりも基板とは反対側の層に設けられると共に、隣り合う上記主配線部同士を互いに架橋して接続している。

したがって、スイッチング素子の形成プロセスが比較的高温であって、それと同じプロセスにおいて第２配線の主配線部が形成される場合、例えば、Ｗ、Ｔａ及びＭｏ等の高融点の金属材料を適用する必要がある。これに対し、本発明では、第１配線の基板とは反対側（つまり第１配線の上方）に配置した補助配線部によって、第２配線の一部を構成するようにしたので、補助配線部を比較的低融点であり且つ低抵抗である金属材料によって形成することが可能になる。すなわち、第２配線の配線幅を補助配線部において縮小することが可能となる結果、開口率が向上することとなる。

また、アクティブマトリクス基板の製造プロセスの初期において、第２配線を構成する部分のうち、所定の間隔で断続的に配置された主配線部だけが形成されるため、製造過程における静電破壊に対する耐性が飛躍的に高まることとなる。

ところで、層間絶縁膜上に堆積させた金属層をフォトリソグラフィによりエッチングして第１配線を形成する場合、層間絶縁膜の下方に大きな段差構造が形成されていると、その層間絶縁膜の表面にも段差形状が反映されてしまう。そのことにより、層間絶縁膜上の金属層も段差状に形成されるため、金属層の一部が段差状の領域においてエッチングしきれずに残渣として残ってしまう。その結果、第１配線と他の配線等との間で電気的なリークが生じる虞れがある。

これに対し、本発明では、第２配線の一部を補助配線部として第１配線の上方に配置し、第１配線の下方に第２配線を配置しないようにしたので、第１配線の下方に大きな段差構造を形成しないようにすることが可能になる。その結果、上述のような、第１配線を構成する金属膜の残渣が発生し難くなり、リークが生じないようにすることが可能になる。

また、第２配線が所定の間隔で配置された複数の補助配線部を備えている場合には、第２配線における比較的多くの領域を主配線部によって構成することが可能になる。一方、補助配線部が連続して延びる１つの配線を構成している場合には、比較的多くの領域を補助配線部によって構成することが可能になる。

また、隣り合う画素において、２つの第１配線の少なくとも一部が絶縁層を介して互いに重なっている場合には、第１配線が互いに重なっている領域の面積分だけ開口率が向上することとなる。

本発明によれば、第２配線が、基板表面の法線方向から見て、第１配線よりも基板側の層において、第１配線に重ならないように所定の間隔で配置された複数の主配線部と、第１配線よりも基板とは反対側の層において、隣り合う主配線部同士を架橋して接続する補助配線部とを備えるようにしたので、表示装置の開口率を向上させると共に、エッチング残渣の発生を抑制して電気的なリークを防止することができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。

《発明の実施形態１》
図１〜図３は、本発明の実施形態１を示している。

図１は、本実施形態１のアクティブマトリクス基板１０の一部を拡大して示す平面図である。図２は、図１におけるII−II線断面図である。図３は、図１におけるIII−III線断面図である。

本実施形態１では、本発明に係る表示装置の一例として、液晶表示装置１を例に挙げて説明する。液晶表示装置１は、アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向して配置された対向基板（図示省略）と、アクティブマトリクス基板１０と対向基板との間に設けられた液晶層（図示省略）とを備えている。

上記対向基板にはカラーフィルタ、共通電極及びブラックマトリクス等が形成されている。一方、アクティブマトリクス基板１０には、複数の画素２１がマトリクス状に設けられ、各画素２１毎にスイッチング素子である薄膜トランジスタ（以下、ＴＦＴと略称する）２２がそれぞれ配置されている。

アクティブマトリクス基板１０には、互いに並行して延びる複数の第１配線である複数のソース配線１１と、ソース配線１１に交差して延びる複数の第２配線である複数のゲート配線１２とがガラス基板等の基板１３上に形成されている。ソース配線１１及びゲート配線１２は、それぞれ互いに平行に延びて全体として格子状に形成され、各画素２１のＴＦＴ２２にそれぞれ接続されている。

さらに、基板１３上には、ソース配線１１に交差して延びる複数の第２配線としての複数の補助容量配線１４が互いに並行するように形成されている。補助容量配線１４は、ゲート配線１２と平行に延びると共に各画素２１を横断するように配置され、ＴＦＴ２２に接続された補助容量３０を構成する。

各画素２１は、上記ソース配線１１とゲート配線１２とによって区画される矩形状の領域により形成されている。各画素２１には、液晶層を駆動するための画素電極（図示省略）が形成されている。

ＴＦＴ２２は、ゲート配線１２に接続されたゲート電極１７と、ソース配線１１にコンタクトホール２４を介して接続されたソース領域１８と、画素電極に接続されたドレイン領域１９とを備えている。ソース領域１８とドレイン領域１９との間には、ゲート電極１７に対向するチャネル領域が形成され、これらの各領域は例えばシリコン等の半導体層によって構成されている。

また、各画素２１には、液晶層への印加電圧を保持するための補助容量３０がそれぞれ設けられている。補助容量３０は、上記ＴＦＴ２２のドレイン領域１９に接続された容量電極２０と、ゲート絶縁膜２６を介して容量電極２０に対向する補助容量配線１４の一部とによって構成されている。

そして、補助容量配線１４は、図１及び図２に示すように、基板１３表面の法線方向から見て、ソース配線１１よりも基板１３側の層において、ソース配線１１に重ならないように所定の間隔で配置された複数の主配線部３１と、ソース配線１１よりも基板１３とは反対側の層において、隣り合う主配線部３１同士を架橋して接続する補助配線部３２とを備えている。

基板１３の表面に形成された複数の容量電極２０は、ゲート絶縁膜２６によって覆われている。隣り合う容量電極２０同士の間には所定の間隔が設けられており、これら容量電極２０は、基板１３表面の法線方向から見て、ソース配線１１に重ならないように配置されている。また、ゲート絶縁膜２６の表面は、隣り合う容量電極２０同士の間で（つまり、ソース配線１１の下方で）下方に窪んだ凹状の段差形状になっている。

ゲート絶縁膜２６の表面には、各容量電極２０に対向するように、補助容量配線１４の主配線部３１がそれぞれ配置されている。言い換えれば、主配線部３１の基板１３側には、該主配線部３１に絶縁層としてのゲート絶縁膜２６を介して対向する容量電極２０が形成されている。

この補助容量配線１４の主配線部３１は、図１で左右方向（つまり、補助容量配線１４の長さ方向）に延びる横長矩形状に形成され、層間絶縁膜２７によって覆われている。層間絶縁膜２７の表面には、ソース配線１１が形成されている。

さらに、層間絶縁膜２７には、ソース配線１１を覆うように平坦化膜２８が積層されている。平坦化膜２８及び層間絶縁膜２７には、主配線部３１の左右両端部の上方位置にコンタクトホール２９が形成されている。そして、平坦化膜２８の表面には、補助容量配線１４の補助配線部３２が形成されている。補助配線部３２は、上記コンタクトホール２９の内部にも充填されることにより、隣り合う補助配線部３２同士を接続している。補助配線部３２は、所定の間隔で複数配置されている。

こうして、補助容量配線１４は、主配線部３１及び補助配線部３２が交互に接続されて、図１で左右方向に延びるように形成されると共に、補助配線部３２においてソース配線１１と交差している。

また、ゲート配線１２は、図１及び図３に示すように、基板１３表面の法線方向から見て、ソース配線１１よりも基板１３側の層において、ソース配線１１に重ならないように所定の間隔で配置された複数の主配線部４１と、ソース配線１１よりも基板１３とは反対側の層において、隣り合う主配線部４１同士を架橋して接続する補助配線部４２とを備えている。

基板１３の表面に形成されたＴＦＴ２２のソース領域１８は、ゲート絶縁膜２６によって覆われている。ソース領域１８は、基板１３表面の法線方向から見て、ソース配線１１に重なるように配置されている。また、ゲート絶縁膜２６の表面は、ソース領域１８が形成されている領域において（つまり、ソース配線１１の下方において）上方に突出する凸状の段差形状になっている。

ゲート絶縁膜２６の表面には、ソース領域１８に重ならないように、ゲート配線１２の主配線部４１がそれぞれ配置されている。このゲート配線１２の主配線部４１は、図１で左右方向（つまり、ゲート配線１２の長さ方向）に延びる略横長矩形状に形成されると共に、ゲート電極１７が側方に突出して形成されている。このゲート配線１２の主配線部４１は、層間絶縁膜２７によって覆われている。層間絶縁膜２７の表面には、ソース配線１１が形成されている。

さらに、層間絶縁膜２７には、ソース配線１１を覆うように平坦化膜２８が積層されている。平坦化膜２８及び層間絶縁膜２７には、主配線部４１の左右両端部の上方位置にコンタクトホール３９が形成されている。そして、平坦化膜２８の表面には、ゲート配線１２の補助配線部４２が形成されている。補助配線部４２は、上記コンタクトホール３９の内部にも充填されることにより、隣り合う補助配線部４２同士を接続している。補助配線部４２は、所定の間隔で複数配置されている。

こうして、ゲート配線１２は、主配線部４１及び補助配線部４２が交互に接続されて、図１で左右方向に延びるように形成されると共に、補助配線部３２においてソース配線１１と交差している。

そうして、走査電圧がゲート配線１２（主配線部３１及び補助配線部３２）を介してゲート電極１７に印加された状態で、信号電圧がソース配線１１からソース領域１８及びドレイン領域１９を介して画素電極へ供給されるようになっている。そのことにより、画素２１毎に所定の電圧を印加して液晶層を駆動すると共に、その印加電圧を、補助容量配線１４（主配線部４１及び補助配線部４２）と容量電極２０とからなる補助容量３０によって維持することにより、所望の表示が行われる。

上記液晶表示装置１は、予め形成したアクティブマトリクス基板１０及び対向基板を、シール部材を介して互いに貼り合わせると共に、これら基板の間に液晶層をシール部材によって封入することによって製造する。

アクティブマトリクス基板１０を製造する場合には、ガラス基板１３上に、シリコン層を一様に堆積させた後に、当該シリコン層をフォトリソグラフィによりパターニングすることにより、上記ソース領域１８、チャネル領域、ドレイン領域１９及び容量電極２０を形成する。その後、ゲート絶縁膜２６を一様に形成した後に、ゲート絶縁膜２６の表面に例えばＷ、Ｔａ及びＭｏ等の金属層を形成し、その金属層をフォトリソグラフィによりパターニングすることによって、ゲート配線１２の主配線部３１と、補助容量配線１４の主配線部４１とを形成する。

その後、上記各主配線部３１，４１を覆うように、ゲート絶縁膜２６の表面に層間絶縁膜２７を堆積させ、その層間絶縁膜２７の表面にソース配線１１を形成する。すなわち、層間絶縁膜２７の表面に一様に金属層を堆積させ、これをフォトリソグラフィによってパターニングすることにより、ソース配線１１を形成する。

次に、層間絶縁膜２７の表面に、ソース配線１１を覆うように平坦化膜２８を形成した後に、その平坦化膜２８及び層間絶縁膜２７に対して、コンタクトホール２９，３９を形成する。続いて、平坦化膜２８の表面及びコンタクトホール２９，３９の内部に、主配線部３１，４１よりも電気抵抗が低い例えばＡｌ等の金属層を一様に堆積させた後に、当該金属層をフォトリソグラフィによりパターニングすることによって、補助配線部３２，４２を形成する。このようにして、上記アクティブマトリクス基板１０を製造する。

−実施形態１の効果−
したがって、この実施形態１によると、ゲート配線１２及び補助容量配線１４が、基板１３表面の法線方向から見て、ソース配線１１よりも基板１３側の層において、ソース配線１１に重ならないように所定の間隔で配置された複数の主配線部３１，４１と、ソース配線１１よりも基板１３とは反対側の層において、隣り合う主配線部３１，４１同士を架橋して接続する補助配線部３２，４２とを、それぞれ備えるようにしたので、液晶表示装置１の開口率を向上させると共に、フォトリソグラフィ時にエッチング残渣の発生を抑制して電気的なリークを防止することができる。

すなわち、ＴＦＴ２２の形成プロセスは比較的高温（例えば６００℃未満程度の高温）であるため、仮に、それと同じプロセスにおいてゲート配線１２及び補助容量配線１４の主配線部３１，４１が形成される場合には、例えばＷ、Ｔａ及びＭｏ等の高融点の金属材料を適用する必要がある。これに対し、本実施形態１では、ソース配線１１の基板１３とは反対側（つまりソース配線１１の上方）に配置した補助配線部３２，４２によって、ゲート配線１２及び補助容量配線１４の一部をそれぞれ構成するようにしたので、補助配線部３２，４２を比較的低融点であり且つ低抵抗である金属材料（例えばＡｌ等）によって形成することができる。すなわち、ゲート配線１２及び補助容量配線１４について、補助配線部３２，４２において電気抵抗を低減しつつ配線幅を縮小できる結果、液晶表示装置１の開口率を向上させることができる。

さらに、アクティブマトリクス基板１０の製造プロセスの初期において、ゲート配線１２及び補助容量配線１４を構成する部分のうち、所定の間隔で断続的に配置された主配線部３１，４１だけを形成するため、従来のようにゲート配線及び補助容量配線を長く延びる配線状に形成する場合に比べて、製造過程における静電破壊に対する耐性が飛躍的に高めることができる。

ところで、層間絶縁膜２７上に堆積させた金属層をフォトリソグラフィによりエッチングしてソース配線１１を形成する場合、層間絶縁膜２７の下方に大きな段差構造が形成されていると、その層間絶縁膜２７の表面にも段差形状が反映されてしまう。そのことにより、層間絶縁膜２７上の金属層も段差状に形成されるため、金属層の一部が段差状の領域においてエッチングしきれずに残渣として残ってしまう。その結果、ソース配線１１と他の配線等との間で電気的なリークが生じる虞れがある。

これに対し、本発明では、ゲート配線１２及び補助容量配線１４の一部を補助配線部３２，４２としてソース配線１１の上方に配置し、ソース配線１１の下方にゲート配線１２及び補助容量配線１４を配置しないようにしたので、ソース配線１１の下方に大きな段差構造を形成しないようにすることができる。言い換えれば、ソース配線１１の下方における段差を低減することができる。その結果、ソース配線１１を構成する金属膜の残渣が発生し難くなり、リークの発生を防止することができる。

また、ゲート配線１２及び補助容量配線１４が所定の間隔で配置された複数の補助配線部３２，４２を備えているので、ゲート配線１２及び補助容量配線１４における比較的多くの領域を主配線部３１，４１によって構成することが可能になる。

さらに、図２及び図３に示すように、容量電極２０の側端部及びソース領域１８の側端部が、主配線部３１，４１によって覆われないようにしたので、その容量電極２０の側端部及びソース領域１８の側端部における絶縁耐性を向上させることができる。

《発明の実施形態２》
図４は、本発明の実施形態２を示している。

図４は、本実施形態２のアクティブマトリクス基板１０の一部を拡大して示す平面図である。尚、以降の各実施形態では、図１〜図３と同じ部分については同じ符号を付して、その詳細な説明を省略する。

上記実施形態１では、補助配線部３２，４２と主配線部３１，４１とを交互に接続することによってゲート配線１２及び補助容量配線１４を構成したのに対し、本実施形態２では、補助配線部３２，４２が、連続して延びる１つの配線を構成している点で相違している。

すなわち、図４に示すように、補助容量配線１４の複数の主配線部３１は、上記実施形態１と同様に、基板１３表面の法線方向から見て、ソース配線１１よりも基板１３側の層において、ソース配線１１に重ならないように所定の間隔で配置されている。また、主配線部３１は、ゲート絶縁膜２６を介して容量電極２０に対向している。

補助容量配線１４の補助配線部３２は、ソース配線１１よりも基板１３とは反対側の層においてソース配線１１に交差して配線状に長く延びると共に、各主配線部３１同士を架橋するように、これらの主配線部３１にコンタクトホール２９を介して接続されている。補助配線部３２の線幅は、上記実施形態１と同様に、主配線部３１よりも狭く形成されている。

一方、ゲート配線１２の複数の主配線部４１は、基板１３表面の法線方向から見て、ソース配線１１よりも基板１３側の層において、ソース配線１１に重ならないように、そのソース配線１１の側方に島状に配置されている。

ゲート配線１２の補助配線部４２は、ソース配線１１よりも基板１３とは反対側の層においてソース配線１１に交差して配線状に長く延びると共に、各主配線部４１同士を架橋するように、これらの主配線部４１にコンタクトホール３９を介して接続されている。補助配線部４２の線幅は、上記実施形態１と同様に、主配線部４１よりも狭く形成されている。

−実施形態２の効果−
したがって、この実施形態２によると、複数の主配線部３１，４１を架橋するように、ソース配線１１の上方に補助配線部３２，４２を設けるようにしたので、上記実施形態１と同様の効果を得ることができる。そのことに加えて、補助配線部３２，４２が連続して延びる１つの配線を構成するようにしたので、ゲート配線１２及び補助容量配線１４のうち比較的多くの領域を低抵抗で配線幅の狭い補助配線部３２，４２によって構成できるため、開口率をより向上させることができる。

《発明の実施形態３》
図５〜図８は、本発明の実施形態３を示している。

図５は、本実施形態３のアクティブマトリクス基板１０の一部を拡大して示す平面図である。図６は、図５におけるVI−VI線断面図である。図７は、図５におけるVII−VII線断面図である。図８は、本実施形態３のアクティブマトリクス基板１０の回路構成を示す回路図である。

上記実施形態２では、ソース配線１１を各画素２１の間に１つずつ設けていたのに対し、本実施形態３では、実施形態２における画素２１の一方側に配置されているソース配線１１を、当該画素２１の他方側のソース配線１１に重ねて配置した点で相違している。

すなわち、図５〜図８に示すように、２つのソース配線１１ａ，１１ｂの少なくとも一部が、隣り合う画素２１の間において絶縁層である平坦化膜２８を介して互いに重なっている。図８に示すように、左右に隣り合う画素列の間には、２つのソース配線１１ａ，１１ｂが配置されることとなる。

図７に示すように、基板１３上には、ソース領域１８と、これを覆うゲート絶縁膜２６と、ゲート絶縁膜２６上に配置されたゲート配線１２の主配線部４１が形成されている。さらに、ゲート絶縁膜２６上には、主配線部４１を覆うように層間絶縁膜２７が積層されている。層間絶縁膜２７上には、ソース配線１１ａが形成されると共に、それを覆う平坦化膜２８が形成されている。平坦化膜２８上には、ソース配線１１ｂが形成されると共に、それを覆う平坦化膜３５が形成されている。さらに、その平坦化膜３５の表面には、ゲート配線１２の補助配線部４２が、図５に示すように、１つの配線として連続して長く延びるように形成されている。層間絶縁膜２７及び平坦化膜２８，３５には、これらを貫通するコンタクトホール３９が、ゲート配線１２の主配線部４１上の位置に形成され、このコンタクトホール３９を介して上記補助配線部４２が上記主配線部４１に接続されている。

一方、図６に示すように、ソース配線１１ａは、層間絶縁膜２７及びゲート絶縁膜２６に形成されたコンタクトホール２４ａを介して、右側の画素列におけるＴＦＴ２２のソース領域１８に接続されている。また、ソース配線１１ｂは、平坦化膜２８、層間絶縁膜２７及びゲート絶縁膜２６に形成されたコンタクトホール２４ｂを介して、左側の画素列におけるＴＦＴ２２のソース領域１８に接続されている。

また、補助容量配線１４についても、上記ゲート配線１２と同様に、連続して長く延びる補助配線部３２が２つのソース配線１１ａ，１１ｂを跨ぐように形成され、層間絶縁膜２７及び平坦化膜２８，３５を貫通するコンタクトホール２９を介して主配線部３１に接続されている。

−実施形態３の効果−
したがって、この実施形態３によると、複数の主配線部３１，４１を架橋するように、ソース配線１１ａ，１１ｂの上方に１つの配線状に形成された補助配線部３２，４２を設けるようにしたので、上記実施形態１及び２と同様の効果を得ることができる。そのことに加えて、２つのソース配線１１ａ，１１ｂを、基板１３表面の法線方向から見て、少なくとも一部が互いに重なるように配置したので、これらが重なる面積の分だけ開口率をさらに向上させることができる。

《その他の実施形態》
上記実施形態３では、２つのソース配線１１ａ，１１ｂの上方に補助配線部３２，４２を配置するようにしたが、これらソース配線１１ａ，１１ｂの下方に補助配線部３２，４２を配置するようにしてもよい。例えば、層間絶縁膜２７の表面に補助配線部３２，４２を形成し、これを覆う平坦化膜の上に、ソース配線１１ａ，１１ｂを他の平坦化膜を介して重ねて配置させるようにしてもよい。そのことによっても、上記実施形態３と同様の効果を得ることができる。

また、上記実施形態３では、補助配線部３２，４２を、連続して延びる１つの配線状に形成したが、上記実施形態１のように、複数の補助配線部３２，４２を所定の間隔で配置するようにしてもよい。そのことにより、製造過程における静電破壊に対する耐性を高めることができる。

上記実施形態１〜３では、液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、アクティブマトリクス基板を備える例えば有機ＥＬ表示装置等の他の表示装置についても、同様に適用することができる。

以上説明したように、本発明は、アクティブマトリクス表示を行う表示装置について有用であり、特に、開口率を向上させると共に電気的なリークを防止する場合に適している。

図１は、本実施形態１のアクティブマトリクス基板の一部を拡大して示す平面図である。 図２は、図１におけるII−II線断面図である。 図３は、図１におけるIII−III線断面図である。 図４は、本実施形態２のアクティブマトリクス基板の一部を拡大して示す平面図である。 図５は、本実施形態３のアクティブマトリクス基板の一部を拡大して示す平面図である。 図６は、図５におけるVI−VI線断面図である。 図７は、図５におけるVII−VII線断面図である。 図８は、本実施形態３のアクティブマトリクス基板の回路構成を示す回路図である。 図９は、従来のアクティブマトリクス基板の一部を拡大して示す平面図である。 図１０は、図９におけるX−X線断面図である。 図１１は、図９におけるXI−XI線断面図である。 図１２は、従来のアクティブマトリクス基板の回路構成を示す回路図である。

符号の説明

１ 液晶表示装置
１０ アクティブマトリクス基板
１１ ソース配線（第１配線）
１２ ゲート配線（第２配線）
１３ ガラス基板（基板）
１４ 補助容量配線（第２配線）
１７ ゲート電極
１８ ソース領域
１９ ドレイン領域
２０ 容量電極
２１ 画素
２２ ＴＦＴ
２４ コンタクトホール
２６ ゲート絶縁膜
２７ 層間絶縁膜
２８ 平坦化膜
２９，３９ コンタクトホール
３０ 補助容量
３１，４１ 主配線部
３２，４２ 補助配線部

Claims (8)

1. 複数の画素毎に配置されたスイッチング素子と、
   上記スイッチング素子に接続され、互いに並行して延びる複数の第１配線と、
   上記スイッチング素子に接続され、上記第１配線に交差して延びる複数の第２配線とが基板上に形成されたアクティブマトリクス基板を備えた表示装置であって、
   上記第２配線は、上記基板表面の法線方向から見て、上記第１配線よりも上記基板側の層において、上記第１配線に重ならないように所定の間隔で配置された複数の主配線部と、上記第１配線よりも上記基板とは反対側の層において、隣り合う上記主配線部同士を架橋して接続する補助配線部とを備えている
   ことを特徴とする表示装置。
2. 請求項１に記載された表示装置において、
   上記第１配線はソース配線であり、
   上記第２配線はゲート配線である
   ことを特徴とする表示装置。
3. 請求項１に記載された表示装置において、
   上記第１配線はソース配線であり、
   上記第２配線は、上記スイッチング素子に接続された補助容量を構成する補助容量配線配線である
   ことを特徴とする表示装置。
4. 請求項３に記載された表示装置において、
   上記主配線部の上記基板側には、該主配線部に絶縁層を介して対向する容量電極が形成されている
   ことを特徴とする表示装置。
5. 請求項１に記載された表示装置において、
   上記補助配線部は、所定の間隔で複数配置されている
   ことを特徴とする表示装置。
6. 請求項１に記載された表示装置において、
   上記補助配線部は、連続して延びる１つの配線を構成している
   ことを特徴とする表示装置。
7. 請求項１に記載された表示装置において、
   ２つの上記第１配線の少なくとも一部が、隣り合う画素の間において絶縁層を介して互いに重なっている
   ことを特徴とする表示装置。
8. 請求項１に記載された表示装置において、
   上記アクティブマトリクス基板と、
   上記アクティブマトリクス基板に対向して配置された対向基板と、
   上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えている
   ことを特徴とする表示装置。

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