JP2017011982A - 電池保護集積回路及び回路特性設定方法 - Google Patents

Abstract

【課題】消費電流やチップサイズの増大を抑制できること。
【解決手段】二次電池について過充電と過放電と過電流の少なくとも一つが検出された場合、前記二次電池の充放電を制御することによって、前記二次電池を保護する、電池保護集積回路であって、前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの両データを記憶するメモリ部を有し、前記メモリ部は、１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで接続される揮発性のメモリ回路との組を、前記両データのビット数分以上有し、前記メモリ回路は、前記電池保護集積回路の電源の立ち上がりに伴って、前記両データ分の前記メモリセルに記憶されたデータを静的に出力する、電池保護集積回路。
【選択図】図５

Description

本発明は、電池保護集積回路及び回路特性設定方法に関する。

従来、二次電池を保護する電池保護集積回路が知られている（例えば、特許文献１を参照）。

特開２０１１−２３９６５２号公報

二次電池を保護する電池保護集積回路の回路特性は、二次電池の種類又は電池保護集積回路が搭載される製品の種類に応じて、カスタマイズされる必要がある。そのため、複数の異なる回路特性に対応できるように、電池保護集積回路の構成を二次電池又は製品の種類毎に開発すると、開発のリードタイムやコストが増大しやすい。

そこで、複数の異なる回路特性に共通の回路構成で対応できるように、電池保護集積回路の回路特性を設定するための特性設定データ等のデータが書き込まれるメモリを備え、そのメモリから読み出されるデータに基づいて回路特性を設定する構成が考えられる。この構成によれば、メモリに記憶されるデータの内容を変えることで、回路特性を共通の回路構成で変更することができる。例えば、回路特性の一つである過充電検出電圧（過充電の検出用閾値電圧）を設定可能なデータがメモリに記憶される場合、そのデータを変えることで、過充電検出電圧の設定電圧値を共通の回路構成で変更することができる。

一方、図１に示されるように、メモリセル１６０に記憶されたデータを電池保護制御回路１９８に出力する場合、当該データをラッチするデータラッチ回路１６１を使用することが考えられる。電池保護制御回路１９８は、メモリセル１６０から読み出されたデータによって決まる電池保護仕様に従って、二次電池の保護動作を制御する回路である。このようなデータラッチ回路１６１を使用する場合、データラッチ回路１６１の状態を制御するラッチ制御クロックを生成するクロック生成回路１６２が必要となるため、データを読み出す読み出し回路の回路動作が複雑化する。また、クロック生成回路１６２を追加することにより、消費電流やチップサイズが増大する。

図２は、従来の読み出し回路を用いて電池保護制御回路にデータを出力する構成の一具体例を示す図である。従来方式では、メモリセルに格納されたデータは、メモリセルに流れる電流を制御するクロック１とラッチ回路を制御するクロック２とを用いることにより、読み出される。この方式では、データの読み出しのためのクロック１，２を生成する必要があり、データ読み出し時に電流が瞬間的に流れる。

図３は、図２の読み出し回路の動作タイミングの一例を示す図である。データの読み出しは、電源の立ち上げの際に行われるとともに、電源の立ち上げ後の一定間隔でデータリフレッシュとして行われる。

そこで、本発明は、消費電流やチップサイズの増大を抑制できることを目的とする。

一つの案では、
二次電池の過充電を検出する過充電検出回路と、
前記二次電池の過放電を検出する過放電検出回路と、
前記二次電池の過電流を検出する過電流検出回路と、
前記過充電と前記過放電と前記過電流の少なくとも一つの異常が検出された場合、前記二次電池の充放電を制御することによって、前記二次電池を保護する制御回路と、
前記異常が検出されてから前記二次電池の充放電を制御するまでの遅延時間を生成する遅延回路とを備える、電池保護集積回路であって、
前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの両データを記憶するメモリ部と、
前記メモリ部から出力された前記両データに基づいて、前記回路特性を設定し、前記個体差を調整する設定回路とを有し、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記両データのビット数分以上有し、
前記ラッチ回路は、前記電池保護集積回路の電源の立ち上がりに伴って、前記両データ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、電池保護集積回路が提供される。

もう一つの案では、
二次電池の過充電と前記二次電池の過放電と前記二次電池の過電流の少なくとも一つの異常が検出されてから、遅延時間の経過を待って、前記二次電池の充放電を制御することによって、前記二次電池を保護する電池保護集積回路において、
前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータがメモリ部から出力されることによって、前記回路特性の設定又は前記個体差の調整を設定回路により行う方法であって、
前記メモリ部は、
１ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記一方のデータのビット数分以上有するものであり、
前記電池保護集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、回路特性設定方法が提供される。

一態様によれば、消費電流やチップサイズの増大を抑制できる。

従来の読み出し回路を用いて電池保護制御回路にデータを出力する構成の一例を示す図である。 従来の読み出し回路を用いて電池保護制御回路にデータを出力する構成の一具体例を示す図である。 図２の読み出し回路の動作タイミングの一例を示す図である。 電池保護集積回路を備える電池パックの一例を示す構成図である。 メモリ部の構成の第一例を示す図である。 出力データレベルの確定タイミングの一例を示す図である。 メモリ部の動作の一例を示す図である。 メモリ部の構成の第二例を示す図である。 図８の形態のメモリ部をモデル化した回路の一例を示す図である。 図８の形態のメモリ部の動作の一例を示す図である。 メモリ部の構成の第三例を示す図である。 図１１の形態のメモリ部をモデル化した回路の一例を示す図である。 図１１の形態のメモリ部の動作の一例を示す図である。 一対のメモリセルの書き込みを禁止する書き込み禁止回路の構成の一例を示す図である。 書き込み禁止動作の一例を示す図である。 電池保護集積回路の回路特性を選択する選択回路の一例を示す図である。 遅延時間を生成する遅延回路の一例を示す図である。 遅延時間を生成する遅延回路の一例を示す図である。

以下、本発明の実施形態を図面に従って説明する。

図４は、電池保護集積回路１２０を備える電池パック１００の一例を示す構成図である。電池パック１００は、負荷接続端子５，６に接続される不図示の外部負荷に電力を供給可能な二次電池２００と、二次電池２００を保護する電池保護装置１１０とを内蔵して備える。電池パック１００は、外部負荷に内蔵されてもよいし、外付けされてもよい。外部負荷の具体例として、携帯可能な携帯端末装置などが挙げられる。携帯端末装置の具体例として、携帯電話、スマートフォン、タブレット型コンピュータ、ゲーム機、テレビ、音楽や映像のプレーヤー、カメラなどの電子機器が挙げられる。

二次電池２００は、負荷接続端子５，６に接続される不図示の充電器によって充電可能である。二次電池２００の具体例として、リチウムイオン電池やリチウムポリマ電池などが挙げられる。

電池保護装置１１０は、負荷接続端子５と、負荷接続端子６と、セル接続端子３，４とを備え、セル接続端子３，４に接続された二次電池２００を過電流等から保護する電池保護装置の一例である。セル接続端子３は、負荷接続端子５に電源経路８を介して繋がる。セル接続端子４は、負荷接続端子６に電源経路７を介して繋がる。セル接続端子３は、二次電池２００の正極に接続される。セル接続端子４は、二次電池２００の負極に接続される。

電池保護装置１１０は、トランジスタ１１，１２を備える。トランジスタ１１は、二次電池２００の充電経路を遮断可能な充電経路遮断部の一例であり、トランジスタ１２は、二次電池２００の放電経路を遮断可能な放電経路遮断部の一例である。図示の場合、トランジスタ１１は、二次電池２００の充電電流が流れる電源経路７を遮断でき、トランジスタ１２は、二次電池２００の放電電流が流れる電源経路７を遮断できる。トランジスタ１１，１２は、電源経路７の導通／遮断を切り替え可能なスイッチング素子であり、電源経路７に直列に挿入される。

トランジスタ１１，１２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタ１１は、トランジスタ１１の寄生ダイオードの順方向を二次電池２００の放電方向に一致させて電源経路７に挿入される。トランジスタ１２は、トランジスタ１２の寄生ダイオードの順方向を二次電池２００の充電方向に一致させて電源経路７に挿入される。

電池保護装置１１０は、キャパシタ１０，１３を備えてもよい。キャパシタ１０は、トランジスタ１１とトランジスタ１２との直列回路に並列に接続される。キャパシタ１３は、負荷接続端子５に接続される一端と、負荷接続端子６に接続される他端とを有する。キャパシタ１０又はキャパシタ１３を備えることで、電圧変動や外来ノイズに対する耐量を向上させることができる。

電池保護装置１１０は、電池保護集積回路１２０を備える。電池保護集積回路１２０は、二次電池２００を電源として動作し、二次電池２００の充放電を制御することによって二次電池２００を過電流等から保護する電池保護集積回路の一例である。電池保護集積回路１２０は、二次電池２００から給電されて二次電池２００を保護する。

電池保護集積回路１２０は、例えば、電源端子９１と、グランド端子９２と、電流検出端子９５と、第１ソース端子９６と、第２ソース端子９７と、ドレイン端子１５と、メモリ電源端子１４とを備える。

電源端子９１は、抵抗１を介して、セル接続端子３又は電源経路８に接続される正極側電源端子であり、ＶＤＤ端子と呼ばれることがある。電源端子９１は、例えば、電源経路８に一端が接続される抵抗１の他端と、電源経路７に一端が接続されるキャパシタ２の他端との接続点に接続される。キャパシタ２の一端は、セル接続端子４とトランジスタ１２との間の電源経路７に接続される。

グランド端子９２は、セル接続端子４とトランジスタ１２との間の電源経路７に接続される負側電源端子であり、ＶＳＳ端子と呼ばれることがある。

電流検出端子９５は、二次電池２００に流れる電流に応じた検出電圧が入力される端子であり、Ｖ−端子と呼ばれることがある。電流検出端子９５は、負荷接続端子６とトランジスタ１１との間の電源経路７に抵抗９を介して接続される。

第１ソース端子９６は、電池保護集積回路１２０内の放電制御用のトランジスタ１２のソースに接続される端子であり、Ｓ１端子と呼ばれることがある。

第２ソース端子９７は、電池保護集積回路１２０内の充電制御用のトランジスタ１１のソースに接続される端子であり、Ｓ２端子と呼ばれることがある。

ドレイン端子１５は、トランジスタ１１のドレインとトランジスタ１２のドレインとの接続点から引き出される端子であり、Ｄ端子と呼ばれることがある。ドレイン端子１５は、電池保護集積回路１２０のテスト用端子である。

メモリ電源端子１４は、メモリ部６０の電源入力端子であり、ＶＰＰ端子と呼ばれることがある。メモリ電源端子１４は、電池保護集積回路１２０の仕様を決定する選別テスト工程において、メモリ部６０にデータを書き込むモード、もしくはメモリ部６０からデータを読み込むモードにするための電圧が入力される端子である。選別テスト工程は、電池保護集積回路１２０が電池保護装置１１０の基板に実装される前又は実装された後の製造工程内の一工程である。選別テスト工程を終えた後は、メモリ部６０への誤書き込みを防止するため、メモリ電源端子１４は、図４に示されるように、ＶＳＳ端子及びＳ１端子と同電位に接続される。

電池保護集積回路１２０は、例えば、メモリ部６０と、設定回路６１と、電池保護制御回路９８とを備える。メモリ部６０は、例えば、メモリ電源端子１４に入力される書き込み電圧によって、データの書き込みが可能な不揮発性メモリの一例である。メモリ部６０の具体例として、ＯＴＰＲＯＭ（One Time Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などが挙げられる。

メモリ部６０に書き込まれるデータとして、例えば、電池保護集積回路１２０の回路特性を設定するための特性設定データが挙げられる。設定回路６１は、例えば、メモリ部６０から読み出された特性設定データの内容に対応する電池保護特性に、電池保護集積回路１２０の回路特性を設定する。電池保護制御回路９８は、例えば、メモリ部６０から設定回路６１により読み出された特性設定データによって設定される電池保護仕様に従って、二次電池２００の保護動作を制御する保護動作回路である。

したがって、メモリ部６０に書き込まれる特性設定データが変われば、二次電池２００の保護動作を変えることができるので、複数の異なる回路特性に共通の回路構成で対応できる。例えば、二次電池２００の種類や電池保護集積回路１２０が搭載される製品の種類が異なっても、電池保護集積回路１２０のハードウェアの共通化ができる。

また、電池保護集積回路１２０は、特性設定データを書き込み可能なメモリ部６０を備えるので、例えば、回路特性をカスタマイズするために、ＩＣチップのメタル配線変更やフューズのレーザートリミングが不要になる。その結果、開発や製造のリードタイムやコストの低減が可能である。

図１６は、電池保護集積回路１２０の回路特性を選択する選択回路６１ａを有する設定回路６１の一例を示す図である。選択回路６１ａは、複数の回路特性候補（図１６の場合、回路特性１，２）から、メモリ部６０から読み出された特性設定データの内容に対応する回路特性を選択する。設定回路６１は、選択回路６１ａにより選択された回路特性に、電池保護集積回路１２０の回路特性を設定する。

図４において、メモリ部６０に書き込まれる特性設定データとして、例えば、後述の異常検出回路２１の検出特性を設定するためのデータが挙げられる。

異常検出回路２１の検出特性を設定するための特性設定データとして、例えば、後述の放電過電流検出電圧Ｖｄｅｔ３等の過電流検出電圧（過電流検出用の閾値電圧）を設定するための閾値電圧設定データが挙げられる。例えば、設定回路６１は、メモリ部６０から読み出された過電流検出電圧の設定のための閾値電圧設定データに従って、過電流検出電圧のティピカル値（代表値）を設定できる。したがって、メモリ部６０に書き込まれる閾値電圧設定データの内容を変えることで、過電流検出電圧等の閾値電圧のティピカル値を共通の回路構成で変更することができる。

また、異常検出回路２１の検出特性を設定するための特性設定データとして、例えば、後述の放電過電流検出遅延時間ｔＶｄｅｔ３等の遅延時間を設定するための遅延時間設定データが挙げられる。例えば、設定回路６１は、メモリ部６０から読み出された遅延時間設定データに従って、遅延時間のティピカル値（代表値）を設定できる。したがって、メモリ部６０に書き込まれる遅延時間設定データの内容を変えることで、遅延時間のティピカル値を共通の回路構成で変更することができる。

また、メモリ部６０に書き込まれるデータとして、例えば、電池保護集積回路１２０の回路特性についての電池保護集積回路１２０間の個体差を調整するための特性調整データが挙げられる。設定回路６１は、例えば、メモリ部６０から読み出された特性調整データの内容に従って、電池保護集積回路１２０の回路特性を微調整する。これにより、電池保護集積回路１２０の回路特性についての電池保護集積回路１２０間の個体差のばらつきを抑制することができる。

メモリ部６０に書き込まれる特性調整データとして、例えば、後述の異常検出回路２１の検出特性の個体差を吸収するためのデータが挙げられる。

異常検出回路２１の検出特性の個体差を吸収するための特性調整データとして、例えば、後述の放電過電流検出電圧Ｖｄｅｔ３等の過電流検出電圧の個体差を調整するための閾値電圧調整データが挙げられる。例えば、設定回路６１は、メモリ部６０から読み出された過電流検出電圧の調整のための閾値電圧調整データに従って、メモリ部６０から読み出された特性設定データによって設定された過電流検出電圧のティピカル値を微調整できる。

また、異常検出回路２１の検出特性の個体差を調整するための特性調整データとして、例えば、後述の放電過電流検出遅延時間ｔＶｄｅｔ３等の遅延時間の個体差を調整するための遅延時間調整データが挙げられる。例えば、設定回路６１は、メモリ部６０から読み出された遅延時間調整データに従って、メモリ部６０から読み出された特性設定データによって設定された遅延時間のティピカル値を微調整できる。

電池保護制御回路９８は、二次電池２００の電流又は電圧の異常を検出する異常検出回路２１と、異常検出回路２１による異常検出結果に基づいてトランジスタ１１，１２のオン及びオフを制御する論理回路４４とを備える。異常検出回路２１は、例えば、過充電検出回路２２と、過放電検出回路２７と、放電過電流検出回路３２と、充電過電流検出回路３５と、短絡検出回路３８とを備える。

論理回路４４は、過充電と過放電と放電過電流と充電過電流と短絡の少なくとも一つの異常が検出された場合、二次電池２００の充放電を制御することによって、二次電池２００を保護する制御回路の一例である。

電池保護制御回路９８は、例えば、二次電池２００を過充電から保護する動作（過充電保護動作）を行う。例えば、過充電検出回路２２は、電源端子９１とグランド端子９２との間の電圧を抵抗２３，２４により検出することによって、二次電池２００の電池電圧（セル電圧）を監視する。過充電検出回路２２は、メモリ部６０から読み出される閾値電圧設定データに応じて設定される過充電検出電圧Ｖｄｅｔ１以上のセル電圧を検知することにより、二次電池２００の過充電が検出されたとして、過充電検出信号を出力する。過充電検出電圧Ｖｄｅｔ１以上のセル電圧の検知及び過充電検出信号の出力は、基準電圧２６及び比較器２５によって行われる。

過充電検出信号を検知した論理回路４４は、メモリ部６０から読み出される遅延時間設定データに応じて設定される過充電検出遅延時間ｔＶｄｅｔ１の経過を待って、トランジスタ１１をオフさせるローレベルの制御信号をトランジスタ１１のゲートに出力する過充電保護動作を実行する。トランジスタ１１がオフされることにより、トランジスタ１２のオン状態及びオフ状態にかかわらず、二次電池２００が過充電されることを防止することができる。論理回路４４は、トランジスタ４６をオフし且つトランジスタ４７をオンすることによって、トランジスタ１１をオフさせる。

電池保護制御回路９８は、例えば、二次電池２００を過放電から保護する動作（過放電保護動作）を行う。例えば、過放電検出回路２７は、電源端子９１とグランド端子９２との間の電圧を抵抗２８，２９により検出することによって、二次電池２００の電池電圧（セル電圧）を監視する。過放電検出回路２７は、メモリ部６０から読み出される閾値電圧設定データに応じて設定される過放電検出電圧Ｖｄｅｔ２以下のセル電圧を検知することにより、二次電池２００の過放電が検出されたとして、過放電検出信号を出力する。過放電検出電圧Ｖｄｅｔ２以下のセル電圧の検知及び過放電検出信号の出力は、基準電圧３１及び比較器３０によって行われる。

過放電検出信号を検知した論理回路４４は、メモリ部６０から読み出される遅延時間設定データに応じて設定される過放電検出遅延時間ｔＶｄｅｔ２の経過を待って、トランジスタ１２をオフさせるローレベルの制御信号をトランジスタ１２のゲートに出力する過放電保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオン状態及びオフ状態にかかわらず、二次電池２００が過放電されることを防止することができる。論理回路４４は、トランジスタ４８をオフし且つトランジスタ４９をオンすることによって、トランジスタ１２をオフさせる。

電池保護制御回路９８は、例えば、二次電池２００を放電過電流から保護する動作（放電過電流保護動作）を行う。例えば、放電過電流検出回路３２は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。放電過電流検出回路３２は、メモリ部６０から読み出される閾値電圧設定データに応じて設定される放電過電流検出電圧Ｖｄｅｔ３以上の電圧Ｐ−を検知することにより、負荷接続端子６に流れる異常電流として放電過電流が検出されたとして、放電過電流検出信号を出力する。放電過電流検出電圧Ｖｄｅｔ３以上の電圧Ｐ−の検知及び放電過電流検出信号の出力は、基準電圧３４及び比較器３３によって行われる。

放電過電流検出信号を検知した論理回路４４は、メモリ部６０から読み出される遅延時間設定データに応じて設定される放電過電流検出遅延時間ｔＶｄｅｔ３の経過を待って、トランジスタ１２をオフさせるローレベルの制御信号をトランジスタ１２のゲートに出力する放電過電流保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオン状態及びオフ状態にかかわらず、二次電池２００を放電する方向に過電流が流れることを防止することができる。

ここで、トランジスタ１２がオンしている状態で、二次電池２００を放電する放電電流が流れることにより電圧Ｐ−が上昇するのは、トランジスタ１２のオン抵抗による電圧上昇が生ずるからである。

電池保護制御回路９８は、例えば、二次電池２００を充電過電流から保護する動作（充電過電流保護動作）を行う。例えば、充電過電流検出回路３５は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。充電過電流検出回路３５は、メモリ部６０から読み出される閾値電圧設定データに応じて設定される充電過電流検出電圧Ｖｄｅｔ４以下の電圧Ｐ−を検知することにより、負荷接続端子６に流れる異常電流として充電過電流が検出されたとして、充電過電流検出信号を出力する。充電過電流検出電圧Ｖｄｅｔ４以下の電圧Ｐ−の検知及び充電過電流検出信号の出力は、基準電圧３７及び比較器３６によって行われる。

充電過電流検出信号を検知した論理回路４４は、メモリ部６０から読み出される遅延時間設定データに応じて設定される充電過電流検出遅延時間ｔＶｄｅｔ４の経過を待って、トランジスタ１１をオフさせるローレベルの制御信号を充電制御端子９３から出力する充電過電流保護動作を実行する。トランジスタ１１がオフされることにより、トランジスタ１２のオン状態及びオフ状態にかかわらず、二次電池２００を充電する方向に過電流が流れることを防止することができる。

ここで、トランジスタ１１がオンしている状態で、二次電池２００を充電する充電電流が流れることにより電圧Ｐ−が低下するのは、トランジスタ１１のオン抵抗による電圧低下が生ずるからである。

電池保護制御回路９８は、例えば、二次電池２００を短絡電流から保護する動作（短絡保護動作）を行う。例えば、短絡検出回路３８は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。短絡検出回路３８は、メモリ部６０から読み出される閾値電圧設定データに応じて設定される短絡検出電圧Ｖｓｈｏｒｔ以上の電圧Ｐ−を検知することにより、負荷接続端子５と負荷接続端子６との間の短絡が検出されたとして、短絡検出信号を出力する。短絡検出電圧Ｖｓｈｏｒｔ以上の電圧Ｐ−の検知及び短絡検出信号の出力は、基準電圧４０及び比較器３９によって行われる。

短絡検出信号は、遅延回路４１に入力されてから短絡検出遅延時間ｔｓｈｏｒｔの経過後に遅延回路４１から出力される。短絡検出遅延時間ｔｓｈｏｒｔは、メモリ部６０から読み出される遅延時間設定データに応じて設定される時間である。

遅延回路４１を介して短絡検出信号を検知した論理回路４４は、トランジスタ１２をオフさせるローレベルの制御信号をトランジスタ１２のゲートに出力する短絡保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオン状態及びオフ状態にかかわらず、二次電池２００を放電する方向に短絡電流が流れることを防止することができる。

過充電検出電圧Ｖｄｅｔ１、過放電検出電圧Ｖｄｅｔ２、放電過電流検出電圧Ｖｄｅｔ３、充電過電流検出電圧Ｖｄｅｔ４、短絡検出電圧Ｖｓｈｏｒｔ等の閾値電圧を設定するための閾値電圧設定データは、メモリ部６０に予め書き込まれる。

例えば、設定回路６１は、メモリ部６０から読み出されて出力された過充電検出電圧Ｖｄｅｔ１の閾値電圧設定データに基づいて、抵抗２３の抵抗値と抵抗２４の抵抗値の少なくとも一方を変更する。これにより、設定回路６１は、過充電検出電圧Ｖｄｅｔ１を、過充電検出電圧Ｖｄｅｔ１の閾値電圧設定データによって決まる電圧値に設定できる。また、設定回路６１は、メモリ部６０から読み出されて出力された過充電検出電圧Ｖｄｅｔ１の閾値電圧調整データに基づいて、抵抗２３の抵抗値と抵抗２４の抵抗値の少なくとも一方を微調整する。これにより、設定回路６１は、過充電検出電圧Ｖｄｅｔ１の閾値電圧設定データによって設定された過充電検出電圧Ｖｄｅｔ１を、過充電検出電圧Ｖｄｅｔ１の閾値電圧調整データによって決まる電圧値に調整できる。過放電検出電圧Ｖｄｅｔ２の設定についても同様である。

例えば、設定回路６１は、メモリ部６０から読み出された放電過電流検出電圧Ｖｄｅｔ３の閾値電圧設定データに基づいて、基準電圧３４の電圧値を変更する。これにより、設定回路６１は、放電過電流検出電圧Ｖｄｅｔ３を、放電過電流検出電圧Ｖｄｅｔ３の閾値電圧設定データによって決まる電圧値に設定できる。また、設定回路６１は、メモリ部６０から読み出されて出力された放電過電流検出電圧Ｖｄｅｔ３の閾値電圧調整データに基づいて、基準電圧３４の電圧値を微調整する。これにより、設定回路６１は、放電過電流検出電圧Ｖｄｅｔ３の閾値電圧設定データによって設定された放電過電流検出電圧Ｖｄｅｔ３を、放電過電流検出電圧Ｖｄｅｔ３の閾値電圧調整データによって決まる電圧値に調整できる。充電過電流検出電圧Ｖｄｅｔ４、短絡検出電圧Ｖｓｈｏｒｔ等の閾値電圧の設定についても同様である。

過充電検出遅延時間ｔＶｄｅｔ１、過放電検出遅延時間ｔＶｄｅｔ２、放電過電流検出遅延時間ｔＶｄｅｔ３、充電過電流検出遅延時間ｔＶｄｅｔ４、短絡検出遅延時間ｔｓｈｏｒｔ等の遅延時間を設定するための遅延時間設定データは、メモリ部６０に予め書き込まれる。

例えば図１７に示されるように、設定回路６１は、メモリ部６０から読み出されて出力された過充電検出遅延時間ｔＶｄｅｔ１の遅延時間設定データに基づいて、遅延回路４５のカウンタ４２により生成される遅延時間を選択する選択回路６１ｂを有する。これにより、設定回路６１は、過充電検出遅延時間ｔＶｄｅｔ１を、過充電検出遅延時間ｔＶｄｅｔ１の遅延時間設定データによって決まる値に設定できる。よって、遅延回路４５は、設定回路６１の選択回路６１ｂにより選択された過充電検出遅延時間ｔＶｄｅｔ１を生成できる。なお、過充電検出遅延時間ｔＶｄｅｔ１は、過充電が過充電検出回路２２により検出されてからトランジスタ１１がオフされるまでの遅延時間である。

過放電検出遅延時間ｔＶｄｅｔ２、放電過電流検出遅延時間ｔＶｄｅｔ３、充電過電流検出遅延時間ｔＶｄｅｔ４等の遅延時間の設定についても同様である。

遅延回路４５は、カウンタ４２と発振器４３とを有する。カウンタ４２は、例えば、複数のフリップフロップが直列に接続された回路を有し、複数の異なる遅延時間を生成できる。カウンタ４２は、発振器４３からのクロックに従って動作する。

例えば図１８に示されるように、設定回路６１は、メモリ部６０から読み出された短絡検出遅延時間ｔｓｈｏｒｔの遅延時間設定データに従って、遅延回路４１内の一次遅れ回路４１ａの時定数を一次遅れ回路４１ａの抵抗値の調整により変更する変更回路６１ｃを有する。これにより、設定回路６１は、短絡検出遅延時間ｔｓｈｏｒｔを、短絡検出遅延時間ｔｓｈｏｒｔの遅延時間設定データによって決まる値に設定できる。よって、遅延回路４１は、設定回路６１の変更回路６１ｃにより設定された短絡検出遅延時間ｔｓｈｏｒｔを生成できる。なお、短絡検出遅延時間ｔｓｈｏｒｔは、短絡が短絡検出回路３８により検出されてからトランジスタ１２がオフされるまでの遅延時間である。

このように、電池保護集積回路１２０は、電源経路７の一部の電流経路と、一対のトランジスタ１１，１２と、電池保護制御回路９８と、メモリ部６０と、設定回路６１とを内蔵する。電池保護集積回路１２０は、例えば、これらの要素を一つのパッケージ（例えば、レジン封止体）内に備えたものである。

図５は、メモリ部６０の構成の第一例を示す図である。メモリ部６０は、過充電検出回路２２と、過放電検出回路２７と、放電過電流検出回路３２と、充電過電流検出回路３５と、短絡検出回路３８とのうちの少なくとも一つの検出回路の検出特性に関して、特性設定データと特性調整データとの少なくとも一方のデータを記憶する。一つの検出回路の検出特性には、過充電検出電圧Ｖｄｅｔ１と、過放電検出電圧Ｖｄｅｔ２と、放電過電流検出電圧Ｖｄｅｔ３と、充電過電流検出電圧Ｖｄｅｔ４と、短絡検出電圧Ｖｓｈｏｒｔとのうちの少なくとも一つの検出電圧（検出用閾値電圧）が含まれる。

メモリ部６０は、一対のメモリセル６４，６５と、メモリ回路６６とを有する。なお、図５に示されるメモリ部６０は、特性設定データ等のデータの１ビット分を記憶する回路であり、必要なビット数分のメモリ部６０が電池保護集積回路１２０に複数搭載される。メモリ部６０は、一対のメモリセル６４，６５とメモリ回路６６との組を、特性設定データと特性調整データとの少なくとも一方のデータのビット数分以上有する。

一対のメモリセル６４，６５は、１ビットを相補的に記憶する不揮発性のメモリ素子である。すなわち、第一メモリセル６４と第二メモリセル６５とは、互いに反転した値を保持し、例えば、第一メモリセル６４が「０」を保持している場合、第二メモリセル６５は「１」を保持している。

メモリ部６０は、データを静的に（スタティックに）出力させるメモリセルを選択する一対の選択トランジスタ６２，６３を有してもよい。第一選択トランジスタ６２は、第一メモリセル６４とメモリ電源との間に直列に接続され、第二選択トランジスタ６３は、第二メモリセル６５とメモリ電源との間に直列に接続される。一対の選択トランジスタ６２，６３は、いずれも、Ｐチャネル型のＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）である。

第一選択トランジスタ６２は、ゲート制御信号がオン（アクティブレベル）のときオンし、第一メモリセル６４に記憶されたデータを出力ノードＢに静的に出力することを許可する。一方、第一選択トランジスタ６２は、ゲート制御信号がオフ（非アクティブレベル）のときオフし、第一メモリセル６４に記憶されたデータを出力ノードＢに出力することを禁止する。

第二選択トランジスタ６３は、ゲート制御信号がオン（アクティブレベル）のときオンし、第二メモリセル６５に記憶されたデータを出力ノードＡに静的に出力することを許可する。一方、第二選択トランジスタ６３は、ゲート制御信号がオフ（非アクティブレベル）のときオフし、第二メモリセル６５に記憶されたデータを出力ノードＡに出力することを禁止する。

図５の場合、ゲート制御信号がオンとは、ゲート制御信号のレベルがローレベルであることを意味し、ゲート制御信号がオフとは、ゲート制御信号のレベルがハイレベルであることを意味する。

このような選択トランジスタを設けることによって、データを静的に出力させるメモリセルを、制御ゲート信号に従って選択することができる。

ゲート制御信号は、メモリ部６０の外部回路から供給される信号である。ゲート制御信号は、データをメモリセルに書き込む時にオンとなり、書き込み後、データをメモリセルから静的に出力させるため常時オンに固定される。

メモリ回路６６は、一対のメモリセル６４，６５の出力ノードＡ，Ｂにクロスカップルで接続される揮発性のメモリ回路の一例である。メモリ回路６６は、電池保護集積回路１２０の電源端子９１の電源電圧ＶＤＤ（図４参照）の立ち上がりに伴って、特性設定データと特性調整データとの少なくとも一方のデータ分の一対のメモリセル６４，６５に記憶されたデータを出力ノードＡ，Ｂに静的に（つまり、常時読み出し可能に）出力する。図５の場合、メモリ回路６６は、例えば、電池保護集積回路１２０の電源電圧ＶＤＤの立ち上がり以後に、一対のメモリセル６４，６５のうちの一方の第二メモリセル６５に記憶されたデータを設定回路６１に静的に出力する。

メモリ回路６６に供給されるメモリ電源の電圧は、電源端子９１の電源電圧ＶＤＤの立ち上がりに伴って立ち上がり、例えば、電源電圧ＶＤＤがレギュレータにより降圧されたレギュレート電圧である。メモリ電源の電圧は、電源電圧ＶＤＤと同じでもよい。

図５には、メモリ回路６６が襷掛けラッチ回路である場合が例示されている。襷掛けラッチ回路は、例えば、互いに襷掛けで接続された第一導電型第一ＭＯＳトランジスタと第一導電型第二ＭＯＳトランジスタとを含む回路である。図５の襷掛けラッチ回路は、第一ＮＭＯＳトランジスタ６８と第二ＮＭＯＳトランジスタ７０とを襷掛けで接続した回路を含む。ＮＭＯＳトランジスタとは、Ｎチャネル型のＭＯＳＦＥＴを意味する。

第一ＮＭＯＳトランジスタ６８は、第一メモリセル６４とグランド（ＶＳＳ）との間に直列に接続され、第二ＮＭＯＳトランジスタ７０は、第二メモリセル６５とグランド（ＶＳＳ）との間に直列に接続される。第一ＮＭＯＳトランジスタ６８のゲートは、第二メモリセル６５のドレインと第二ＮＭＯＳトランジスタ７０のドレインとの間の出力ノードＡに接続される。第二ＮＭＯＳトランジスタ７０のゲートは、第一メモリセル６４のドレインと第一ＮＭＯＳトランジスタ６８のドレインとの間の出力ノードＢに接続される。

メモリ部６０は、第一メモリセル６４と第一ＮＭＯＳトランジスタ６８との間に直列に接続される第一起動トランジスタ６７と、第二メモリセル６５と第二ＮＭＯＳトランジスタ７０との間に直列に接続される第二起動トランジスタ６９とを備えてもよい。第一起動トランジスタ６７及び第二起動トランジスタ６９は、例えば、ＮＭＯＳトランジスタである。

第一起動トランジスタ６７及び第二起動トランジスタ６９は、起動信号ＣＲＯＳＳ＿ＳＷがオン（アクティブレベル）のときオンし、メモリ回路６６のラッチ機能を有効化する。一方、第一起動トランジスタ６７及び第二起動トランジスタ６９は、起動信号ＣＲＯＳＳ＿ＳＷがオフ（非アクティブレベル）のときオフし、メモリ回路６６のラッチ機能を無効化する。図５の場合、起動信号ＣＲＯＳＳ＿ＳＷがオンとは、起動信号ＣＲＯＳＳ＿ＳＷのレベルがハイレベルであることを意味し、起動信号ＣＲＯＳＳ＿ＳＷがオフとは、起動信号ＣＲＯＳＳ＿ＳＷのレベルがローレベルであることを意味する。

起動信号ＣＲＯＳＳ＿ＳＷは、メモリ部６０の外部回路から供給される信号である。起動信号ＣＲＯＳＳ＿ＳＷは、一対のメモリセル６４，６５へのデータの書き込みが完了した後に、オフからオンに切り替わる。起動信号ＣＲＯＳＳ＿ＳＷのオンによりメモリ回路６６のラッチ機能が有効となるので、メモリ回路６６は、一対のメモリセル６４，６５に書き込まれたデータを保持（ラッチ）する。

このような襷掛け構成により、一対のメモリセル６４，６５へのデータの書き込みが一度完了すれば、一対のメモリセル６４，６５からのデータの読み出し用の制御信号を用いなくても、一対のメモリセル６４，６５のデータが静的に出力可能になる。

メモリ部６０は、このように、データを相補的に記憶する不揮発性の一対のメモリセル６４，６５と、一対のメモリセル６４，６５の出力にクロスカップルで接続される揮発性のメモリ回路６６とを有する構成を備える。このような構成によれば、一対のメモリセル６４，６５に互いに反転した値を書き込んでおくことで、メモリ電源の立ち上がりに伴って、一対のメモリセル６４，６５に記憶されたデータはメモリ回路６６により直ちにラッチされる。したがって、図６のように、メモリ電源の立ち上がりとほぼ同時に、一対のメモリセル６４，６５から出力されるデータがハイレベルかローレベルかを速やかに確定可能である。そして、メモリ回路６６によりラッチされたデータは、常時出力されていることになるので、データの常時読み出しが可能となる。

図７は、メモリ部６０の動作の一例を示す図である。第一メモリセル６４がオフ状態（データ未書き込み状態）で第二メモリセル６５がオン状態（データ書き込み状態）のときの回路動作例を説明する。

出力ノードＡは第二メモリセル６５がオンであるから、メモリ電源と同じハイレベルのデータが出力される。また、出力ノードＡの電位がゲートに入力されている第一ＮＭＯＳトランジスタ６８もオンする。第一ＮＭＯＳトランジスタ６８のオン及び第一メモリセル６４のオフにより、出力ノードＢはローレベル（グランドレベル：０Ｖ）になる。出力ノードＢの電位がゲートに入力されている第二ＮＭＯＳトランジスタ７０はオフする。

つまり、メモリ電源の立ち上がり直後でも、第一ＮＭＯＳトランジスタ６８がオンでも第一メモリセル６４がオフであり、第二メモリセル６５がオンでも第二ＮＭＯＳトランジスタ７０がオフであるので、メモリ部６０に流れる貫通電流を抑制可能である。

また、本構成により、メモリセルのデータを常時出力し続けることができるスタティック動作を実現できる。また、電源の立ち上がりの際でも、メモリセルのデータ及びメモリ部６０の出力データを安定的な読み出しが可能となる。

また、本回路は、メモリセルと直列に接続されたトランジスタにより、スタティックラッチを実現しているので、従来のラッチ回路や読み出し用の制御信号を必要とせず、電源の立ち上り直後でも安定したメモリデータを、そのまま、設定回路６１で使うことができる。したがって、データを読み出すたびに発生する電流を無くすことができる。また、定常的に読み出し制御をするクロック回路等の追加が不要となり、使い勝手の向上、消費電流及びチップサイズの低減を実現できる。

図８は、メモリ部６０の構成の第二例を示す図である。第一例と同様の構成については、第一例の上述の説明を援用する。図８のメモリ回路７１は、図７の構成に対して一対のＰＭＯＳトランジスタを追加した構成（すなわち、ＣＭＯＳ（Complementary MOS）構成）を含む回路である。

ラッチ回路をＣＭＯＳ構成とすることで、データのラッチ状態に合わせて、未書き込み側のメモリセル回路の電源ラインを遮断制御し、不要なリーク電流の発生防止、未書き込みメモリセルのストレス回避ができる。

メモリ回路７１は、第一ＰＭＯＳトランジスタＱ１と第一ＮＭＯＳトランジスタＱ３とによって構成される第一ＣＭＯＳインバータと、第二ＰＭＯＳトランジスタＱ２と第二ＮＭＯＳトランジスタＱ４とによって構成される第二ＣＭＯＳインバータとを含む回路である。メモリ回路７１は、第一ＣＭＯＳインバータと第二ＣＭＯＳインバータとによってラッチ回路が構成される。

第一ＮＭＯＳトランジスタＱ３は、第一導電型第一ＭＯＳトランジスタの一例であり、第一ＰＭＯＳトランジスタＱ１は、第二導通型第一ＭＯＳトランジスタの一例であり、第二ＮＭＯＳトランジスタＱ４は、第一導電型第二ＭＯＳトランジスタの一例であり、第二ＰＭＯＳトランジスタＱ２は、第二導通型第二ＭＯＳトランジスタの一例である。

第一ＰＭＯＳトランジスタＱ１は、第一ＮＭＯＳトランジスタＱ３と一対のメモリセル６４，６５のうちの一方のメモリセル６４との間に直列に挿入されて接続されている。一方、第二ＰＭＯＳトランジスタＱ２は、第二ＮＭＯＳトランジスタＱ４と一対のメモリセル６４，６５のうちの他方のメモリセル６５との間に直列に挿入されて接続されている。

一対のメモリセル６４，６５からのデータが読み出されるとき、ゲート制御信号および起動信号ＣＲＯＳＳ＿ＳＷは共にオン状態である。この状態でメモリ電源が立ち上がる際の図８のメモリ部６０の動作を、図９及び図１０を参照して説明する。

図９は、図８の形態のメモリ部６０をモデル化した回路の一例を示す図である。図１０は、図８の形態のメモリ部６０の動作の一例を示す図である。第一メモリセル６４がオン状態（データ書き込み状態）で第二メモリセル６５がオフ状態（データ未書き込み状態）のときの回路動作例を説明する。

期間Ｔ１において、第二メモリセル６５がオフのため、ノードＧ４，Ｇ１の電位は、不定値（ほぼゼロ）である。よって、第一ＰＭＯＳトランジスタＱ１のゲート−ソース間電圧（Ｇ３−Ｇ１）は、第一ＰＭＯＳトランジスタＱ１の閾値｜Ｖｔｈｐ（Ｑ１）｜以上であるため、第一ＰＭＯＳトランジスタＱ１はオンする。

一方、期間Ｔ１において、第二メモリセル６５がオフのため、ノードＧ４（第二ＰＭＯＳトランジスタＱ２のソース電位）が不定値（ほぼゼロ）である。よって、第二ＰＭＯＳトランジスタＱ２のゲート−ソース間電圧（Ｇ４−Ｇ２）は、第二ＰＭＯＳトランジスタＱ２の閾値｜Ｖｔｈｐ（Ｑ２）｜未満であるため、第二ＰＭＯＳトランジスタＱ２はオフのままである。

第一ＰＭＯＳトランジスタＱ１がオンすることにより、ノードＧ２の電位が、メモリ電源と同じハイレベルに変化する（期間Ｔ２）。ノードＧ２の電位が上昇すると、第二ＮＭＯＳトランジスタＱ４がオンし、ノードＧ１の電位がローレベル（グランドレベル）に変化する（期間Ｔ２）。この状態で回路が継続的に安定する（期間Ｔ３）。

このように、本構成によれば、読み出し用の制御クロック等がなくても、メモリ電源とほぼ同時にデータ出力を確定することができる。

図１１は、メモリ部６０の構成の第三例を示す図である。第一例及び第二例と同様の構成については、第一例及び第二例の上述の説明を援用する。図１１のメモリ回路７２は、図８の構成に対して、一対のメモリセル６４，６５及び一対の選択トランジスタ６２，６３の一を変更したものである。

第一ＰＭＯＳトランジスタＱ１は、メモリ電源と一対のメモリセル６４，６５のうちの一方のメモリセル６４との間に直列に挿入されて接続されている。一方、第二ＰＭＯＳトランジスタＱ２は、メモリ電源と一対のメモリセル６４，６５のうちの他方のメモリセル６５との間に直列に挿入されて接続されている。

一対のメモリセル６４，６５からのデータが読み出されるとき、ゲート制御信号および起動信号ＣＲＯＳＳ＿ＳＷは共にオン状態である。この状態でメモリ電源が立ち上がる際の図１１のメモリ部６０の動作を、図１２及び図１３を参照して説明する。

図１２は、図１１の形態のメモリ部６０をモデル化した回路の一例を示す図である。図１３は、図１１の形態のメモリ部６０の動作の一例を示す図である。第一メモリセル６４がオン状態（データ書き込み状態）で第二メモリセル６５がオフ状態（データ未書き込み状態）のときの回路動作例を説明する。

期間Ｔ１１において、第二メモリセル６５がオフのため、メモリ電源と同じハイレベルが出力されないので、ノードＧ１（第一ＰＭＯＳトランジスタＱ１のゲート電位）の初期状態は、ローレベルを保持する。よって、第一ＰＭＯＳトランジスタＱ１のゲート−ソース間電圧は、第一ＰＭＯＳトランジスタＱ１の閾値｜Ｖｔｈｐ（Ｑ１）｜以上であるため、第一ＰＭＯＳトランジスタＱ１はオンする。

第一ＰＭＯＳトランジスタＱ１がオンすることにより、ノードＧ２の電位が不定値からメモリ電源と同じハイレベルに変化する（期間Ｔ１２）。ノードＧ２の電位が上昇すると、第二ＮＭＯＳトランジスタＱ４がオンすることで、ノードＧ１の電位はローレベル（グランドレベル）に変化する（期間Ｔ２）。この状態で回路が継続的に安定する（期間Ｔ１３）。

このように、本構成によれば、読み出し用の制御クロック等がなくても、メモリ電源とほぼ同時にデータ出力を確定することができる。

図１４は、一対のメモリセル６４，６５に書き込まれたデータをプロテクトするデータプロテクト回路８０の一例を示す図である。メモリ部６０は、書込データ生成回路８６と、データプロテクト回路８０と、ロジック回路８５を備えてもよい。データプロテクト回路８０は、書込データ生成回路８６が一対のメモリセル６４，６５にデータを書き込んだ後、一対のメモリセル６４，６５のデータ書き込みを禁止する書き込み禁止回路の一例である。次に、図１４及び図１５を参照して、データ書き込みの禁止動作の一例について説明する。

一対のメモリセル６４，６５へのデータの書き込み期間では、書込データ生成回路８６は、書き込みデータＷａ，Ｗｂを出力し、ロジック回路８５は、一対のメモリセル６４，６５へのデータの書き込みを許可する書込許可信号を有効化する。書込許可信号の有効化により、一対のスイッチ８７，８８がオンする。これにより、書き込みデータＷａは、第一メモリセル６４に書き込まれ、書き込みデータＷｂは、第二メモリセル６５に書き込まれる。

書き込みデータは、書込データ生成回路８６により制御され、書き込みが行われる。書込データ生成回路８６は、データ出力をハイレベルに設定する時のメモリの書き込みを行う場合、データＷａをハイレベル、データＷｂをローレベルにする。これにより、メモリセル６５がオンする。一方、書込データ生成回路８６は、データ出力をローレベルに設定する時のメモリの書き込みを行う場合、データＷａをローレベル、データＷｂをハイレベルにする。これにより、メモリセル６４がオンする。このため、一対のメモリセル６４，６５に書き込まれるデータのレベルは必ず反転する。この状態では、データプロテクト回路８０は非活性状態、書込許可信号はアクティブ状態であり、メモリセルは書き込み可能状態である。

次に書込データ生成回路８６がメモリセルに対して書き込み完了後、データプロテクト回路用ゲート制御信号が有効となりトランジスタ８１がオンする。さらにロジック回路８５は、データプロテクト回路用書込許可信号を有効化することで、トランジスタ８４はオンする。これにより、プロテクトビットのメモリ８２は、書き込み可能となる。

プロテクトビットのメモリ８２が書き込まれると、データプロテクト信号はメモリ電源のレベルが出力され、プロテクト動作が有効となり、ロジック回路８５は、一対のスイッチ８７，８８をオフに固定することで、全てのデータメモリの書込許可信号を無効にする。したがって、データ用メモリの再書き込みや誤書き込みを防止することができ、データメモリ情報の保護に効果がある。

メモリセルへの書き込みは、ＰＭＯＳトランジスタのソースに高電圧を印加し、電荷をグランドに引き抜くことで行われる。そのため、メモリセルからグランドへ繋がる経路、たとえば一対のスイッチ８７，８８の経路が無くなると、メモリセルにデータを書き込むことができなくなる。よって、一対のメモリセル６４，６５へのデータの誤書き込みを防止することができる。

以上、電池保護集積回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、データを静的に出力させるメモリセルを選択する選択トランジスタは、メモリセルとグランドとの間に位置してもよい。例えば、図５において、第一選択トランジスタ６２は、第一メモリセル６４と出力ノードＢとの間に直列に接続されてもよく、第二選択トランジスタ６３は、第二メモリセル６５と出力ノードＡとの間に直列に接続されてもよい。

２１ 異常検出回路
２２ 過充電検出回路
２７ 過放電検出回路
３２ 放電過電流検出回路
３５ 充電過電流検出回路
３８ 短絡検出回路
４１，４５ 遅延回路
４４ 論理回路
６０ メモリ部
６１ 設定回路
６２，６３ 選択トランジスタ
６４，６５ メモリセル
６６ メモリ回路
８０ データプロテクト回路
９８ 電池保護制御回路
１００ 電池パック
１１０ 電池保護装置
１２０ 電池保護集積回路
２００ 二次電池

Claims (11)

1. 二次電池の過充電を検出する過充電検出回路と、
   前記二次電池の過放電を検出する過放電検出回路と、
   前記二次電池の過電流を検出する過電流検出回路と、
   前記過充電と前記過放電と前記過電流の少なくとも一つの異常が検出された場合、前記二次電池の充放電を制御することによって、前記二次電池を保護する制御回路と、
   前記異常が検出されてから前記二次電池の充放電を制御するまでの遅延時間を生成する遅延回路とを備える、電池保護集積回路であって、
   前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの両データを記憶するメモリ部と、
   前記メモリ部から出力された前記両データに基づいて、前記回路特性を設定し、前記個体差を調整する設定回路とを有し、
   前記メモリ部は、
   １ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記両データのビット数分以上有し、
   前記ラッチ回路は、前記電池保護集積回路の電源の立ち上がりに伴って、前記両データ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、電池保護集積回路。
2. 二次電池の過充電を検出する過充電検出回路と、
   前記二次電池の過放電を検出する過放電検出回路と、
   前記二次電池の過電流を検出する過電流検出回路と、
   前記過充電と前記過放電と前記過電流の少なくとも一つの異常が検出された場合、前記二次電池の充放電を制御することによって、前記二次電池を保護する制御回路と、
   前記異常が検出されてから前記二次電池の充放電を制御するまでの遅延時間を生成する遅延回路とを備える、電池保護集積回路であって、
   前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータを記憶するメモリ部と、
   前記メモリ部から出力された前記一方のデータに基づいて、前記回路特性を設定又は前記個体差を調整する設定回路とを有し、
   前記メモリ部は、
   １ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記一方のデータのビット数分以上有し、
   前記ラッチ回路は、前記電池保護集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、電池保護集積回路。
3. 前記回路特性には、前記過充電の検出用閾値電圧と、前記過放電の検出用閾値電圧と、前記過電流の検出用閾値電圧と、前記遅延時間とのうちの少なくとも一つの特性が含まれる、請求項１又は２に記載の電池保護集積回路。
4. 前記メモリセルとメモリ電源又はグランドとの間に、データを静的に出力させるメモリセルを選択する選択トランジスタを有する、請求項１から３のいずれか一項に記載の電池保護集積回路。
5. 前記ラッチ回路は、互いに襷掛けで接続された第一導電型第一ＭＯＳトランジスタと第一導電型第二ＭＯＳトランジスタとを含む、請求項１から４のいずれか一項に記載の電池保護集積回路。
6. 前記ラッチ回路は、前記第一導電型第一ＭＯＳトランジスタと前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、前記第一導電型第二ＭＯＳトランジスタと前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、請求項５に記載の電池保護集積回路。
7. 前記ラッチ回路は、メモリ電源と前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、メモリ電源と前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、請求項５に記載の電池保護集積回路。
8. 前記一対のメモリセルの書き込みを禁止する書き込み禁止回路を備える、請求項１から７のいずれか一項に記載の電池保護集積回路。
9. 二次電池の過充電と前記二次電池の過放電と前記二次電池の過電流の少なくとも一つの異常が検出されてから、遅延時間の経過を待って、前記二次電池の充放電を制御することによって、前記二次電池を保護する電池保護集積回路において、
   前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータがメモリ部から出力されることによって、前記回路特性の設定又は前記個体差の調整を設定回路により行う方法であって、
   前記メモリ部は、
   １ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで直接接続されるラッチ回路との組を、前記一方のデータのビット数分以上有するものであり、
   前記電池保護集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力する、回路特性設定方法。
10. 二次電池の過充電を検出する過充電検出回路と、
    前記二次電池の過放電を検出する過放電検出回路と、
    前記二次電池の過電流を検出する過電流検出回路と、
    前記過充電と前記過放電と前記過電流の少なくとも一つの異常が検出された場合、前記二次電池の充放電を制御することによって、前記二次電池を保護する制御回路と、
    前記異常が検出されてから前記二次電池の充放電を制御するまでの遅延時間を生成する遅延回路とを備える、電池保護集積回路であって、
    前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータを記憶するメモリ部と、
    前記メモリ部から出力された前記一方のデータに基づいて、前記回路特性を設定又は前記個体差を調整する設定回路とを有し、
    前記メモリ部は、
    １ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで接続されるラッチ回路との組を、前記一方のデータのビット数分以上有し、
    前記ラッチ回路は、前記電池保護集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力するものであり、
    前記ラッチ回路は、互いに襷掛けで接続された第一導電型第一ＭＯＳトランジスタと第一導電型第二ＭＯＳトランジスタとを含み、前記第一導電型第一ＭＯＳトランジスタと前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、前記第一導電型第二ＭＯＳトランジスタと前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、電池保護集積回路。
11. 二次電池の過充電を検出する過充電検出回路と、
    前記二次電池の過放電を検出する過放電検出回路と、
    前記二次電池の過電流を検出する過電流検出回路と、
    前記過充電と前記過放電と前記過電流の少なくとも一つの異常が検出された場合、前記二次電池の充放電を制御することによって、前記二次電池を保護する制御回路と、
    前記異常が検出されてから前記二次電池の充放電を制御するまでの遅延時間を生成する遅延回路とを備える、電池保護集積回路であって、
    前記電池保護集積回路の回路特性を設定するための特性設定データと、前記電池保護集積回路の回路特性についての個体差を調整するための特性調整データとの少なくとも一方のデータを記憶するメモリ部と、
    前記メモリ部から出力された前記一方のデータに基づいて、前記回路特性を設定又は前記個体差を調整する設定回路とを有し、
    前記メモリ部は、
    １ビットを相補的に記憶する不揮発性の一対のメモリセルと、前記一対のメモリセルの出力にクロスカップルで接続されるラッチ回路との組を、前記一方のデータのビット数分以上有し、
    前記ラッチ回路は、前記電池保護集積回路の電源の立ち上がりに伴って、前記一方のデータ分の前記メモリセルに記憶されたデータを前記設定回路に静的に出力するものであり、
    前記ラッチ回路は、互いに襷掛けで接続された第一導電型第一ＭＯＳトランジスタと第一導電型第二ＭＯＳトランジスタとを含み、メモリ電源と前記一対のメモリセルのうちの一方のメモリセルとの間に挿入され、制御端子が前記第一導電型第一ＭＯＳトランジスタの制御端子に接続された第二導電型第一ＭＯＳトランジスタと、メモリ電源と前記一対のメモリセルのうちの他方のメモリセルとの間に挿入され、制御端子が前記第一導電型第二ＭＯＳトランジスタの制御端子に接続された第二導電型第二ＭＯＳトランジスタとを含む、電池保護集積回路。

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