JP5344324B2 - マルチレベルセルメモリに対するデータパス、格納方法およびメモリアレイの使用方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 265
- 238000000034 method Methods 0.000 title claims description 13
- 238000003860 storage Methods 0.000 title description 18
- 238000013507 mapping Methods 0.000 claims description 53
- 230000001131 transforming effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 32
- 238000007737 ion beam deposition Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5641—Multilevel memory having cells with different number of storage levels
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- Engineering & Computer Science (AREA)
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Description
Claims (18)
- 複数のメモリセルのアレイを有するメモリに対するデータパスであって、前記データパスは、
元のデータの複数ビットを、前記元のデータのビット数と異なる複数ビットの中間配列へとマッピングするように構成されたビットマッピング回路と、
前記ビットマッピング回路に結合され、複数ビットの前記中間配列を受信し、前記アレイの複数のメモリセルによって格納されるメモリ状態に対応する中間データへと、複数ビットの前記中間配列を変換するように構成された、データコンバータ回路と、
を含む、
ことを特徴とするデータパス。 - 前記ビットマッピング回路に結合され、複数ビットの前記中間配列を格納し、前記データコンバータ回路へと複数ビットの前記中間配列を提供するように構成されたレジスタをさらに含む、
ことを特徴とする請求項1に記載のデータパス。 - 前記データコンバータ回路に結合され、前記中間データを複数のメモリセルの前記アレイへと選択的に結合するように構成されたマルチプレクサをさらに含む、
ことを特徴とする請求項1に記載のデータパス。 - 前記ビットマッピング回路は、前記元のデータの複数ビットを複数ビットの複数のサブグループへとマッピングするように構成され、前記複数のサブグループは前記元のデータのバイトよりも少ない複数ビットを有する、
ことを特徴とする請求項1に記載のデータパス。 - 前記データコンバータ回路は、複数のデータコンバータサブ回路を含み、前記複数のデータコンバータサブ回路の各々は、複数ビットの其々のサブグループの前記複数ビットを受信するように結合される、
ことを特徴とする請求項4に記載のデータパス。 - 前記データコンバータ回路は、複数ビットの前記中間配列の各々を、複数のメモリセルのうちの其々一つによって格納される複数のメモリ状態に対応する中間データへと変換するようにさらに構成される、
ことを特徴とする請求項1に記載のデータパス。 - 前記複数のビットマッピングおよびデータコンバータ回路は、複数のメモリ状態の異なる複数の組み合わせで動作可能であるように構成可能である、
ことを特徴とする請求項1に記載のデータパス。 - 前記複数のビットマッピングおよびデータコンバータ回路は、複数のメモリ状態の異なる複数の組み合わせで動作可能であるようにユーザ設定可能である、
ことを特徴とする請求項7に記載のデータパス。 - 複数の入力/出力(I/O)ノードと、
前記複数のI/Oノードおよび前記ビットマッピング回路に結合され、前記複数のI/Oノードからのデータならびに前記複数のI/Oノードへのデータをラッチするように構成された複数のI/Oラッチと、
をさらに含む、
ことを特徴とする請求項1に記載のデータパス。 - メモリアレイの複数のメモリセルにデータを格納する方法であって、
元のデータの複数ビットに基づいて中間データを生成するステップと、
前記中間データに対応するメモリセルにメモリ状態を格納するステップと、
を含み、
前記中間データを生成するステップは、
複数ビットの少なくとも一つのサブグループへと前記元のデータを分割するステップと、
対応する中間データへと複数ビットの前記サブグループを変換するステップと、
を含み、
前記複数ビットの前記サブグループを対応する中間データへと変換するステップは、複数の中間データへと複数ビットの前記サブグループを変換するステップを含み、前記中間データに対応するメモリセルにメモリ状態を格納するステップは、前記其々の中間データに対応する其々の複数のメモリセルにメモリ状態を格納するステップを含み、
前記元のデータを複数ビットの少なくとも一つのサブグループへと分割するステップは、複数ビットの中間配列を提供するために、前記サブグループの複数ビットへと前記元のデータの複数ビットをマッピングするステップを含む、
ことを特徴とする方法。 - メモリセルにメモリ状態を格納するステップは、前記メモリセルにノンパワーオブツー数の複数のメモリ状態のうちの一つを格納するステップを含み、各メモリ状態は異なる中間データに対応する、
ことを特徴とする請求項10に記載の方法。 - 前記メモリアレイの前記複数のメモリセルからデータを読み出すステップをさらに含み、前記データは、
複数のメモリセルによって格納されたメモリ状態を検知するステップと、そこから其々の対応する中間データを決定するステップと、
対応する複数ビットの複数のサブグループへと前記中間データを変換するステップと、
複数ビットの前記複数のサブグループを元のデータにマッピングするステップと、
前記元のデータを読み出しデータとして提供するステップと、
によって読み出される、
ことを特徴とする請求項10に記載の方法。 - 前記メモリアレイに格納される元のデータを受信するステップをさらに含む、
ことを特徴とする請求項10に記載の方法。 - ノンパワーオブツー数の複数のメモリ状態を格納する複数のメモリセルのアレイを使用する方法であって、
複数のメモリセルの前記アレイへと元のデータを書き込むとき、前記元のデータの複数ビットを複数ビットの複数グループへとマッピングするステップ、対応する中間データへと前記元のデータの複数ビットの複数グループを変換するステップ、ならびに、前記中間データに対応して少なくとも一つのメモリセルにメモリ状態を格納するステップと、
複数のメモリセルの前記アレイから前記元のデータを読み出すとき、前記少なくとも一つのメモリセルに格納された前記メモリ状態を検知するステップ、前記中間データを生成するステップ、複数ビットの前記対応する複数グループへと前記中間データを変換するステップ、ならびに前記元のデータの複数ビットへと複数ビットの前記複数グループをマッピングするステップと、
を含む、
ことを特徴とする方法。 - 対応する中間データへと前記元のデータの複数ビットの複数グループを変換するステップは、複数の中間データへと前記元のデータの複数ビットの各グループを変換するステップを含み、前記中間データに対応して少なくとも一つのメモリセルにメモリ状態を格納するステップは、其々のメモリセルに、対応するメモリ状態として各グループの前記複数の中間データの各々を格納するステップを含む、
ことを特徴とする請求項14に記載の方法。 - 前記少なくとも一つのメモリセルに格納された前記メモリ状態を検知するステップは、複数のメモリセルに格納された前記複数のメモリ状態を検知するステップを含み、複数ビットの前記複数の対応するグループへと前記中間データを変換するステップは、複数ビットの各グループに対して複数の中間データを変換するステップを含む、
ことを特徴とする請求項14に記載の方法。 - 複数ビットの複数グループへと前記元のデータの複数ビットをマッピングするステップは、複数ビットの複数のサブグループへと複数の元のデータを分割するステップを含み、各サブグループは前記元のデータのバイトよりも少ない複数ビットを有する、
ことを特徴とする請求項14に記載の方法。 - 前記元のデータの複数ビットへと複数ビットの前記複数のグループをマッピングするステップは、複数ビットの前記複数のグループを連結するステップと、前記元のデータと同一数を有する複数語へと前記連結された複数ビットを分割するステップと、を含む、
ことを特徴とする請求項14に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/261,928 US7852671B2 (en) | 2008-10-30 | 2008-10-30 | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
US12/261,928 | 2008-10-30 | ||
PCT/US2009/058053 WO2010096099A1 (en) | 2008-10-30 | 2009-09-23 | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012507819A JP2012507819A (ja) | 2012-03-29 |
JP5344324B2 true JP5344324B2 (ja) | 2013-11-20 |
Family
ID=42131204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011534568A Active JP5344324B2 (ja) | 2008-10-30 | 2009-09-23 | マルチレベルセルメモリに対するデータパス、格納方法およびメモリアレイの使用方法 |
Country Status (7)
Country | Link |
---|---|
US (4) | US7852671B2 (ja) |
EP (1) | EP2351039B1 (ja) |
JP (1) | JP5344324B2 (ja) |
KR (1) | KR101355317B1 (ja) |
CN (1) | CN102197436B (ja) |
TW (1) | TWI424442B (ja) |
WO (1) | WO2010096099A1 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
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US7843725B2 (en) | 2008-06-11 | 2010-11-30 | Micron Technology, Inc. | M+L bit read column architecture for M bit memory cells |
US7852671B2 (en) | 2008-10-30 | 2010-12-14 | Micron Technology, Inc. | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
-
2008
- 2008-10-30 US US12/261,928 patent/US7852671B2/en active Active
-
2009
- 2009-09-23 KR KR1020117009985A patent/KR101355317B1/ko active IP Right Grant
- 2009-09-23 EP EP09840565.7A patent/EP2351039B1/en active Active
- 2009-09-23 JP JP2011534568A patent/JP5344324B2/ja active Active
- 2009-09-23 WO PCT/US2009/058053 patent/WO2010096099A1/en active Application Filing
- 2009-09-23 CN CN200980143011.2A patent/CN102197436B/zh active Active
- 2009-10-05 TW TW098133754A patent/TWI424442B/zh active
-
2010
- 2010-11-30 US US12/956,977 patent/US8374027B2/en active Active
-
2012
- 2012-03-27 US US13/431,837 patent/US8482979B2/en active Active
-
2013
- 2013-07-09 US US13/938,022 patent/US8787081B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2010096099A1 (en) | 2010-08-26 |
JP2012507819A (ja) | 2012-03-29 |
US20130294159A1 (en) | 2013-11-07 |
EP2351039B1 (en) | 2020-12-30 |
US7852671B2 (en) | 2010-12-14 |
CN102197436A (zh) | 2011-09-21 |
TWI424442B (zh) | 2014-01-21 |
US8482979B2 (en) | 2013-07-09 |
KR101355317B1 (ko) | 2014-01-23 |
US20100110788A1 (en) | 2010-05-06 |
US20110069548A1 (en) | 2011-03-24 |
EP2351039A4 (en) | 2012-05-09 |
US8787081B2 (en) | 2014-07-22 |
KR20110082027A (ko) | 2011-07-15 |
TW201019342A (en) | 2010-05-16 |
EP2351039A1 (en) | 2011-08-03 |
US8374027B2 (en) | 2013-02-12 |
CN102197436B (zh) | 2014-07-02 |
US20120182799A1 (en) | 2012-07-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130125 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
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