CN101842845A - 存储器单元编程 - Google Patents

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Abstract

一个或一个以上实施例包括并行地将第一单元编程到第一数目的状态中的一者，且将第二单元编程到第二数目的状态中的一者。此些实施例包括分开地，至少部分地基于所述第一数目的状态中的所述一者将所述第一单元编程到第三数目的状态中的一者，且至少部分地基于所述第二数目的状态中的所述一者将所述第二单元编程到第四数目的状态中的一者。

Description

存储器单元编程
技术领域
本发明大体上涉及半导体存储器装置，且更明确地说，在一个或一个以上实施例中，涉及具有非易失性多级存储器单元的存储器装置。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器等。
利用快闪存储器装置作为各种各样电子应用的非易失性存储器。快闪存储器装置通常使用考虑到高存储密度、高可靠性和低功率消耗的单晶体管存储器单元。
快闪存储器的用途包括用于个人计算机、个人数字助理(PDA)、数码相机和蜂窝式电话的存储器。程序代码和系统数据(例如基本输入/输出系统(BIOS))通常存储在快闪存储器装置中。此信息尤其可用于个人计算机系统中。
两种常见类型的快闪存储器阵列架构为“NAND(与非)”和“NOR(或非)”架构，其因各自的基本存储器单元配置排列的逻辑形式而得名。在NOR阵列架构中，存储器阵列的浮栅存储器单元通常排列成矩阵。阵列矩阵的每一浮栅存储器单元的栅极通常逐行耦合到行选择线，且其漏极耦合到行感测线。NOR架构浮栅存储器阵列由行解码器存取，所述行解码器通过选择耦合到浮栅存储器单元的栅极的行选择线来激活一行浮栅存储器单元。视特定单元是处于经编程状态还是经擦除状态而定，所述行选定存储器单元接着通过流动不同电流来将其数据值置于行感测线上。
NAND阵列架构将其浮栅存储器单元阵列排列成矩阵，使得所述阵列的每一浮栅存储器单元的栅极逐行耦合到行选择线。然而，每一存储器单元不直接由其漏极耦合到行感测线。代替的是，所述阵列的存储器单元在源极线与行感测线之间源极到漏极地串联耦合在一起。
可将NAND阵列架构中的存储器单元编程到所要的状态。即，可将电荷放置在存储器单元的浮栅上或从存储器单元的浮栅移除电荷，以将单元置于若干所存储状态中。举例来说，单级单元(SLC)可表示两个二进制状态，例如，1或0。快闪存储器单元还可存储两个以上二进制状态，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110和1110。可将此些单元称作多状态存储器单元、多位单元或多级单元(MLC)。由于每一单元可存储一个以上数字，例如，一个以上二进制位，因此MLC可允许制造较高密度的存储器，而不增加存储器单元的数目。MLC可具有一个以上经编程状态。举例来说，能够存储四个位的单元可具有十六个不同的编程状态。
随着NAND快闪存储器按比例缩放，邻近存储器单元浮栅之间的寄生电容耦合成为问题。浮栅对浮栅(FG-FG)干扰可在阈值电压(Vt)分布应较紧密时，导致较宽的阈值电压分布。较宽的分布可能导致编程性能降级以及其它问题。
单级单元(SLC)NAND阵列的这些问题在多级单元(MLC)NAND阵列中甚至更严重。MLC存储器通过对所存储的每一状态使用不同阈值电平来在每一单元上存储多个位。邻近的阈值电压分布之间的差异与SLC存储器装置相比可能非常小。因此，随着邻近单元的浮栅之间的物理空间减小，MLC装置中的浮栅对浮栅耦合的效应大大增加。
附图说明
图1是可与本发明的实施例一起使用的非易失性存储器阵列的一部分的示意图。
图2A说明根据本发明实施例的具有不同数目的可存储数字的耦合到行选择线的若干单元。
图2B说明根据图2A中所示的实施例的与具有不同数目的可存储数字的单元相关联的阈值电压(Vt)分布。
图3说明用于减少浮栅对浮栅干扰的先前编程方法。
图4A说明根据本发明实施例的与编程具有不同数目的可存储数字的存储器单元相关联的两遍式编程方法。
图4B是说明根据图4A中所示的实施例的用于编程具有不同数目的可存储数字的存储器单元的编程操作实施例的表。
图5是根据本发明实施例的具有至少一个存储器装置的电子存储器系统的功能框图。
图6是根据本发明实施例的具有至少一个存储器装置的存储器模块的功能框图。
具体实施方式
本发明的一个或一个以上实施例提供用于操作非易失性多级存储器单元的方法、装置和系统。一个方法实施例包括：并行地将第一单元编程到第一数目的状态中的一者，且将第二单元编程到第二数目的状态中的一者。所述方法包括分别至少部分地基于第一数目的状态中的所述一者将第一单元编程到第三数目的状态中的一者，且至少部分地基于第二数目的状态中的所述一者将第二单元编程到第四数目的状态中的一者。
在一个或一个以上实施例中，将第一单元编程到第三数目的状态中的一者包括：编程第一单元，使得其表示第一非整数数目的数字；且将第二单元编程到第四数目的状态中的一者包括：编程第二单元，使得其表示第二非整数数目的数字。在此些实施例中，数字的第二非整数数目可不同于数字的第一非整数数目。
一个或一个以上实施例可包括：在将第一单元编程到第三数目的状态中的一者之前，以及在将第二单元编程到第四数目的状态中的一者之前，将第三单元编程到第五数目的状态中的一者，且其中第三单元邻近于第一单元和第二单元两者且在所述两者之间。在此些实施例中，所述方法可包括：在将第二单元编程到第四数目的状态中的一者之前，以及在将第一单元编程到第三数目的状态中的一者之后，至少部分地基于第五数目的状态中的一者将第三单元编程到第六数目的状态中的一者。
在本发明的以下详细描述中，参考形成本发明的一部分的附图，且其中以说明的方式展示可如何实践本发明的各种实施例。充分详细地描述这些实施例，以使所属领域的技术人员能够实践本发明的实施例，且将理解，可利用其它实施例，且可在不脱离本发明的范围的情况下作出过程、电或机械改变。
图1是可与本发明的一个或一个以上实施例一起使用的非易失性存储器阵列100的一部分的示意图。图1的实施例说明NAND架构非易失性存储器。然而，本文中所描述的实施例不限于此实例。如图1中所示，存储器阵列100包括行选择线105-1、…、105-N以及交叉的列感测线107-1、…、107-M。如所属领域的技术人员将了解，可将行选择线105-1、…、105-N称作字线，且可将列感测线107-1、…、107-M称作位线。在本文中可将行选择线105-1、…、105-N称作“选择线”，且在本文中可将列感测线107-1、…、107-M称作“感测线”。为了便于在数字环境中寻址，选择线105-1、…、105-N的数目和感测线107-1、…、107-M的数目各自为二的某次幂，例如，256个选择线乘以4,096个感测线。
存储器阵列100包括NAND串109-1、…、109-M。每一NAND串包括非易失性存储器单元111-1、…、111-N，所述非易失性存储器单元每一者位于选择线105-1、…、105-N与局部感测线107-1、…、107-M的交叉点处。每一NAND串109-1、…、109-M的非易失性存储器单元111-1、…、111-N在源极选择门(SGS)(例如，场效应晶体管(FET)113)与漏极选择门(SGD)(例如，FET 119)之间源极到漏极地串联连接。源极选择门113位于局部感测线107-1与源极选择线117的交叉点处，而漏极选择门119位于局部感测线107-1与漏极选择线115的交叉点处。
如图1中说明的实施例中所展示，源极选择门113的源极连接到共用源极线123。源极选择门113的漏极连接到对应的NAND串109-1的存储器单元111-1的源极。漏极选择门119的漏极在漏极触点121-1处连接到用于对应NAND串109-1的局部感测线107-1。漏极选择门119的源极连接到对应NAND串109-1的最后一个存储器单元111-N(例如，浮栅晶体管)的漏极。
在各种实施例中，非易失性存储器单元111-1、…、111-N的构造包括源极、漏极、浮栅或其它电荷存储层，以及控制栅极。非易失性存储器单元111-1、…、111-N的控制栅极分别耦合到选择线105-1、…、105-N。一列非易失性存储器单元111-1、…、111-N组成分别耦合到给定局部感测线(例如，107-1、…、107-M)的NAND串(例如，109-1、…、109-M)。一行非易失性存储器单元共同耦合到一给定选择线，例如，105-1、…、105-N。除了存储器单元串将在选择门之间并联耦合之外，“与(AND)”阵列架构将类似地布置。
如所属领域的技术人员将了解，耦合到选定选择线(例如，105-1、…、105-N)的单元子组可作为一群组一起被编程和/或读取。编程操作(例如，写入操作)可包括将若干编程脉冲(例如，16V到20V)施加到选定行选择线，以便使选定单元的阈值电压(Vt)增加到对应于所要编程状态的所要编程电压电平。感测操作(例如读取或编程检验操作)可包括感测耦合到选定单元的感测线的电压和/或电流变化，以便确定选定单元的状态。读取和/或编程检验操作可包括将读取电压(例如，0V到5V)施加到选定行选择线，同时使串的未选定单元在足以将未选定单元置于导电状态的电压(例如，5.5V)下偏压，而与未选定单元的阈值电压无关。可响应于施加到选定行选择线的特定读取电压而感测对应于正被读取/检验的选定单元的感测线，以确定所述选定单元是否导电。
在各种例子中，可如图2A中所示将感测线107-1、…、107-M分成偶数编号感测线(例如，BL0、BL2、BL4等)和奇数编号感测线(例如，BL1、BL3、BL5等)。在此些情况下，且如下文结合图2A、图2B、图4A和图4B进一步描述，对应于选定行选择线和偶数编号感测线的单元可一起被编程，且被称作偶数逻辑数据页。类似地，对应于选定行选择线和奇数编号感测线的单元可一起被编程，且被称作奇数逻辑数据页。可在不同时间编程和/或读取耦合到交替的偶数编号和奇数编号感测线的单元(例如，偶数页和奇数页)。举例来说，可在与选定行选择线相关联的奇数页之前，编程和/或读取与选定行选择线相关联的偶数页。
如所属领域的技术人员将了解，将选择线105-1、…、105-N(例如，物理行)划分成在单独时间编程和/或读取的若干逻辑页可在邻近的感测线(例如，邻近的偶数和奇数感测线)之中提供屏蔽，这可减少与读取和/或编程检验操作相关联的感测线耦合。邻近感测线耦合可在感测线上产生电压噪声，其可导致不准确的读取和/或检验操作。
然而，在不同时间编程邻近存储器单元可能因FG-FG干扰效应而导致不当的Vt偏移。举例来说，先前被编程的单元(例如，耦合到偶数感测线的单元)的Vt电平可能因随后被编程的邻近单元(例如，耦合到奇数感测线的单元)的Vt增加而从其所要经编程电平偏移。经编程单元的因FG-FG干扰而引起的Vt电平偏移可能导致错误的数据读取。不当的FG-FG干扰因存储器装置按比例缩放而增加。即，FG-FG干扰效应随着邻近单元(例如，邻近浮栅)的物理接近性减小而增加。
如结合图2、图4A和图4B所述，本发明的各种实施例可通过改变耦合到偶数编号和奇数编号感测线的单元所存储的数字的数目(例如，位的数目)来补偿与对应于不同逻辑页(例如，偶数和奇数逻辑页)的经交替编程和/或读取的单元相关联的FG-FG干扰效应。在一个或一个以上实施例中，可由单元存储的数字的数目(例如，数据位的数目)与可将单元编程到的状态的数目(例如，可将给定单元编程到的不同Vt电平的数目)对应。在一些实施例中，位指派(例如，可由单元存储的数字的数目)为非整数。即，可将表示非整数数目的位(例如，1.5个位、2.5个位、3.5个位、4.5个位等)的位值指派给特定单元。
在可存储数字的数目变化(例如，将由单元存储的位的数目变化)的各种实施例中，可通过使用下部页和上部页编程过程来编程单元。即，在各种实施例中，可使用两遍式编程过程来将单元从经擦除状态编程到若干编程状态中的所要编程状态，例如使单元的Vt从擦除Vt电平改变为若干编程Vt电平中的一者。下文结合图3、图4A和图4B进一步详细地描述两遍式编程过程。
图2A说明根据本发明实施例的具有不同数目的可存储数字的耦合到行选择线的若干单元。图2A中所展示的实施例说明耦合到选择线(WL)205的若干单元202/203/206。在图2A中所示的实施例中，感测线232-1为第一偶数(e-1)编号感测线(BL0)，感测线233-1为第一奇数(o-1)编号感测线，感测线236-1为第二偶数(e-2)编号感测线(BL2)，感测线233-2为第二奇数(o-2)编号感测线(BL3)，感测线232-2为第三偶数(e-3)编号感测线(BL4)，感测线233-3为第三奇数(o-3)编号感测线，感测线236-2为第四偶数(e-4)编号感测线(BL6)，感测线233-4为第四奇数(o-4)编号感测线(BL7)，且感测线232-3为第五偶数(e-5)编号感测线(BL8)。
如图2A中所示，单元202和206耦合到偶数编号感测线，例如，BL0、BL2、BL4、BL6、BL8等，且单元203耦合到奇数编号感测线，例如，BL1、BL3、BL5、BL7等。在交替的偶数感测线的基础上，单元202耦合到偶数感测线的第一子组，且单元206耦合到偶数字线的第二子组，例如，单元202耦合到偶数编号感测线232-1(BL0)、232-2(BL4)和232-3(BL8)，而单元206耦合到偶数编号感测线236-1(BL2)和236-2(BL6)。耦合到选择线205的单元202/203/206的样式在逐感测线基础上继续，其中单元203耦合在邻近单元202与邻近单元206之间。即，在此实施例中，奇数感测线单元203沿着选择线205交织在邻近的交替偶数感测线单元202和206之间。
如读者将了解，感测线可耦合到可用以在操作期间确定单元202/203/206的Vt电平的感测电路(未图示)。尽管图2A的实施例中仅说明一个选择线205，但实施例可包括任何数目的选择线，例如图1中所示的选择线105-1到105-N。可根据图4B中所示的编程操作实施例来编程耦合到选择线205的单元。
在图2A的实施例中，可在不同时间编程耦合到偶数感测线的第一子组(例如，232-1、232-2和232-3)的单元202、耦合到偶数感测线的第二子组(例如，236-1和236-2)的单元206以及耦合到奇数感测线(例如，233-1、233-2和233-3)的单元203。如下文结合图4A和图4B进一步描述，在一些实施例中，可同与单元206相关联的下部页同时编程与单元202相关联的下部页。在此些实施例中，可单独编程与单元202和206相关联的上部页。
图2B说明根据图2A中所示的实施例的与具有不同数目的可存储数字的单元相关联的阈值电压(Vt)分布。图2B的实施例说明对应于耦合到图2A的相应偶数感测线232-1、232-2和232-3的单元202的若干Vt分布234-1、234-2和234-3。Vt分布238-1和238-2对应于耦合到相应偶数感测线236-1和236-2的单元306。Vt分布235-1、235-2、235-3和235-4对应于耦合到相应奇数感测线233-1、233-2、233-3和233-4的单元203。偶数感测线Vt分布234-1、234-2和234-3对应于具有三个编程状态(例如，如所展示的Vt分布L0、LI和L2)的单元202。偶数感测线Vt分布238-1和238-2对应于具有六个编程状态(例如，如所展示的Vt分布L0、L1、L2、L3、L4和L5)的单元206。奇数感测线Vt分布235-1、235-2、235-3和235-4对应于具有四个编程状态(例如，如所展示的Vt分布L0、L1、L2和L3)的奇数感测线单元203。
即，在图2A和图2B中所说明的实施例中，可编程偶数感测线单元202，使得单元202的Vt在与分布234-1、234-2和234-3相关联的三个Vt分布(例如，编程状态L0、L1和L2)中的一者内。类似地，可编程偶数感测线单元206，使得单元206的Vt在与分布238-1和238-2相关联的六个Vt分布L0、L1、L2、L3、L4和L5中的一者内。可编程奇数感测线单元203，使得单元203的Vt在与分布235-1、235-2、235-3和235-4相关联的四个Vt分布L0、L1、L2和L3中的一者内。如读者将了解，可将L0状态称作擦除状态或最低编程状态。在操作中，存储器单元202、203和206在经由写入操作编程到其相应编程状态中的一者之前，可被置于L0擦除状态中。
如下文进一步描述，在各种实施例中，根据编程操作而向耦合到选定选择线205的单元202/203/206写入，所述编程操作包括并行地编程与耦合到偶数编号感测线的第一子组(例如，232-1、232-2和232-3)的单元202相关联的下部页以及与耦合到偶数编号感测线的第二子组(例如，236-1和236-2)的单元206相关联的下部页。在此些实施例中，编程操作可包括单独编程与单元202相关联的上部页和与单元206相关联的上部页。
如图2B中所示，Vt分布234-1、234-2和234-3对应于表示1.5个位/单元的偶数感测线单元202，Vt分布238-1和238-2对应于表示2.5个位/单元的偶数感测线单元206，且Vt分布235-1、235-2、235-3和235-4对应于表示2个位/单元的奇数感测线单元203。即，给定存储器单元202/203/206可编程到的状态的数目对应于可由给定单元存储的二进制位的特定数目。在图2A和图2B中所示的实施例中，偶数感测线单元202和206每单元分别存储非整数数目的位，例如，1.5个位/单元和2.5个位/单元，而奇数感测线单元203每单元存储整数数目的位，例如，2个位/单元。
在一些实施例中，交替的偶数感测线单元的可存储位的数目共计为是奇数感测线单元的可存储位的数目的两倍的可存储位数目。即，在一些实施例中，耦合到第一偶数(e-1)感测线(例如，232-1(BL0))的单元202的位指派与耦合到第二偶数(e-2)感测线(例如，236-1(BL2))的单元206的位指派共计为是耦合到奇数感测线(例如，233-1(BL1))的单元203的位指派的两倍的位指派。举例来说，在图2A和图2B中所说明的实施例中，偶数感测线单元202的位指派(例如，1.5个位/单元)和偶数感测线单元206的位指派(例如，2.5个位/单元)共计4个位/单元，其为奇数感测线单元203的位指派(例如，2个位/单元)的两倍。实施例不限于图2A和图2B中所示的实例。
举例来说，单元202/203/206不限于图2A和图2B中所示的位指派。举例来说，在一些实施例中，单元202经配置以存储2.5个位/单元，单元203经配置以存储3个位/单元，且单元206经配置以存储3.5个位/单元。在一些实施例中，单元202经配置以存储2个位/单元，单元203经配置以存储3个位/单元，且单元206经配置以存储4个位/单元。
在各种先前编程操作中，并行地编程耦合到偶数字线的单元，且并行地编程耦合到奇数感测线的单元，例如，将所有奇数感测线单元作为一群组一起编程，且将所有偶数感测线单元作为一群组一起编程。在此些先前方法中，偶数感测线单元被指派有与奇数感测线单元相同数目的编程状态，例如，偶数和奇数感测线单元每单元具有相同经指派数目的可存储位。相比之下，在本发明的各种实施例中，可将所述若干偶数和/或奇数感测线划分成若干个子组。如图2A和图2B的实施例中所示，将所述若干偶数感测线BL0、BL2、BL4等划分成第一子组(例如，耦合到经配置以存储1.5个位/单元的单元202的232-1、232-2和232-3)，以及第二子组(例如，耦合到经配置以存储2.5个位/单元的单元206的236-1和236-2)。所述若干奇数感测线BL1、BL3、BL5等(例如，233-1、233-2、233-3和233-4)耦合到经配置以存储2个位/单元的单元203。实施例不限于将所述若干感测线划分成特定数目的子组。举例来说，在一些实施例中，可将偶数感测线和/或奇数感测线划分成两个以上子组。
在本发明的各种实施例中，由邻近奇数感测线单元203存储的数据被一起作为一群组读出，例如，耦合到单元203的感测线被并行地感测，且可对应于与给定选择线205相关联的逻辑数据页，例如奇数逻辑数据页。在此些实施例中，偶数感测线单元202的第一子组和偶数感测线单元206的第二子组也可被一起作为一群组读出，且可对应于与给定选择线205相关联的逻辑数据页，例如，偶数逻辑数据页。在一起读出偶数感测线单元202的第一子组和偶数感测线单元206的第二子组的实施例中，可响应于从与非易失性存储器单元阵列相关联的处理器或外部主机接收到的数据检索请求而组合由邻近偶数感测线单元(例如，耦合到偶数感测线232-1的单元202和耦合到偶数感测线236-1的单元206)存储的数据。
举例来说，在图2A和图2B中所说明的实施例中，可将具有1.5个位/单元的位指派的偶数感测线单元202所存储的数据与具有2.5个位/单元的位指派的邻近偶数感测线单元206所存储的数据组合，使得经组合的邻近偶数感测线单元202与206共表示4个逻辑位，例如，1.5+2.5个位或2个位/单元。即，在图2A和图2B的实施例中，从各自存储非整数数目的位的单元202和206读取的数据被组合且被映射到整数数目的二进制数据位，例如，在此实例中，4个二进制数据位。
图2A和图2B中所说明的实施例包括：与耦合到偶数感测线的第一子组(例如，232-1、232-2和232-3)的单元202相关联的读取容限、与耦合到偶数感测线的第二子组(例如，236-1和236-2)的单元206相关联的读取容限，以及与耦合到奇数感测线(例如，233-1、233-2、233-3和233-4)的单元203相关联的读取容限。如Vt分布234-1、234-2和234-3中所示，偶数感测线的第一子组耦合到在邻近编程状态L1与L2之间具有相关联的读取容限RDe-1的单元202。如Vt分布238-1和238-2中所示，偶数感测线的第二子组耦合到在邻近编程状态L1与L2之间具有相关联的读取容限RDe-2的单元206。如Vt分布235-1、235-2、235-3和235-4中所展示，奇数感测线耦合到在邻近编程状态L1及L2的间具有相关联的读取容限RDo的单元203。
在图2A和图2B中所说明的实施例中，由于偶数感测线的第一子组耦合到具有比耦合到单元206的偶数感测线的第二子组和耦合到单元203的奇数感测线少的经指派数目的可存储位(例如，较少的编程状态)的单元202，因此读取容限RDe-1大于读取容限RDe-2和RDo。类似地，由于奇数感测线单元203具有比偶数感测线单元206的第二子组少的经指派数目的可存储位，因此读取容限RDo大于读取容限RDe-2。
如所属领域的技术人员将了解，由于存在有限的编程窗，例如可在其内调整单元的Vt电平的有限电压范围，因此随着所指派状态的数目增加，邻近编程状态之间的容限(例如，电压差)减小。随着邻近编程状态之间的读取容限(例如，电压差)减小，准确读取目标单元的状态的能力可降低。即，随着邻近编程状态(例如，编程电压电平)之间的电压差减小，辨别已将单元编程到哪个编程状态可能变得更困难。此问题可能因向经编程目标单元的Vt偏移而加剧，所述Vt偏移是归因于由在正被编程到所要状态的目标单元之后编程的邻近单元引起的FG-FG干扰效应。
可通过改变与耦合到沿着如图2A和图2B的实施例中所展示的给定选择线的感测线子组的单元相关联的可存储位的数目，来减少与非易失性存储器单元阵列相关联的浮栅对浮栅(FG-FG)干扰。还可通过根据实施例(例如下文结合图4A和图4B而描述的实施例)编程耦合到所述子组的单元的下部页和上部页来减少FG-FG干扰。
图3说明用于减少浮栅对浮栅干扰的先前编程方法。如所属领域的技术人员将了解，可在多个编程遍次中编程多级存储器单元。执行多个编程遍次可减少与将单元编程到特定编程状态相关联的Vt电平偏移的量值，这可减少先前经编程邻近单元的不当的Vt电平偏移。
在图3中，曲线图301说明在第一编程遍次(例如，下部页编程过程)之后的单元的Vt分布340-0和340-1，而曲线图303说明在第二编程遍次(例如，上部页编程过程)之后的Vt分布342-0、342-1、342-1和342-3。图3中所说明的方法为两遍式编程方法，其中将单元从对应于经擦除状况(例如，擦除状态)的初始Vt电平编程到对应于若干不同编程电平(例如，如图3中所示的编程状态L1、L2、L3和L4)中的所要一者的Vt电平。
图3中所示的方法是用于每单元存储两个数据位的非易失性多级存储器单元。由此，在已执行下部页和上部页编程过程两者之后，将单元编程到四个数据状态(例如，如所展示的L1、L2、L3或L4)中的一者。然而，本发明的实施例不限于每单元存储2个位的MLC，例如，在一些实施例中，MLC可每单元存储多于或少于2个位，且可每单元存储非整数数目的位。
在图3中所示的方法中，编程单元的下部页(例如，第一编程遍次)涉及将单元从对应于擦除状态的Vt电平编程到Vt分布340-0和340-1中的一者内的Vt电平。Vt分布340-0和340-1表示在下部页编程过程期间可将单元从擦除状态编程到的第一数目的状态。编程单元的上部页(例如，随后执行的第二编程遍次)涉及将单元从分布340-0和340-1中的一者内的Vt电平编程到Vt分布342-0(L0)、342-1(L1)、342-3(L3)和342-4(L4)中的一者内的Vt电平。即，Vt分布342-0(L0)、342-1(L1)、342-3(L3)和342-4(L4)表示在上部页编程过程期间可将单元从第一数目的状态(例如，分布340-1和340-2)中的一者编程到的第二数目的状态。
如图3中所示，在下部页编程期间，将待编程到状态L0的单元和待编程到状态L1的单元编程到分布340-0，且在下部页编程期间，将被编程到状态L2和L3的单元编程到分布340-1。即，在下部页编程期间将单元编程到的第一数目的状态(340-0和340-1)中的特定一者是基于在上部页编程过程期间要将单元编程到的第二数目的状态(例如，编程状态L0、L1、L2和L3)中的特定一者。图3的编程方法导致Vt偏移量345-1，其与将单元从分布340-0编程到分布342-0(L0)或342-1(L1)相关联；且导致Vt偏移量345-2，其与将单元从分布340-1编程到分布342-2(L2)或342-3(L3)相关联。
图3还说明Vt偏移量345-3，其对应于在根据不同方法来编程的情况下将出现的单元的最大Vt偏移量，在所述不同方法中，将单元从分布340-0(例如，擦除状态)编程到最高编程状态L3(例如，343-3)。减小与编程一单元相关联的Vt偏移量可减少由先前被编程的邻近单元(例如，先前被编程到例如L1、L2、L3或L4的最终编程状态的邻近单元)所经历的不当的FG-FG干扰效应(例如，Vt电平偏移)。被编程到最终编程状态的存储器单元指代已经受下部页和上部页编程过程的单元，例如将不接收进一步编程脉冲的单元。
图4A说明根据本发明实施例的与编程具有不同数目的可存储数字的存储器单元相关联的两遍式编程方法。图4A中所说明的实施例包括与耦合到第一偶数(e-1)编号感测线432-1(BL0)的单元、耦合到第一奇数(o-1)编号感测线433-1(BL1)的单元、耦合到第二偶数(e-2)编号感测线436-1(BL2)的单元以及耦合到第二奇数(o-2)编号感测线433-2(BL3)的单元相关联的Vt分布。与图4A中所说明的四个感测线BL0、BL1、BL2和BL3相关联的Vt分布可在感测线方向上继续，使得与耦合到第五感测线的单元相关联的Vt分布同与第一偶数编号感测线432-1(BL0)相关联的Vt分布匹配，与耦合到第六感测线的单元相关联的Vt分布同与第一奇数编号的感测线433-1(BL1)相关联的Vt分布匹配，与耦合到第七感测线的单元相关联的Vt分布同与第二偶数编号感测线436-1(BL2)相关联的Vt分布匹配，与耦合到第八感测线的单元相关联的Vt分布同与第二奇数编号感测线433-2(BL3)相关联的Vt分布匹配，等等。
图4A说明在第一下部页(LP)编程过程之后和在上部页(UP)编程过程之后，耦合到感测线432-1、433-1、436-1和433-2的存储器单元的Vt分布。即，根据两遍式编程方法来编程存储器单元，例如，将单元编程到第一数目的状态中的一者的第一遍次，以及将单元编程到第二数目的状态中的一者的随后遍次。
在图4A中所说明的实施例中，耦合到感测线432-1的单元经配置以存储对应于三个编程状态L0、L1和L3的1.5个位/单元，耦合到感测线433-1和433-2的单元经配置以存储对应于四个编程状态L0、L1、L2和L3的2个位/单元，且耦合到感测线436-1的单元经配置以存储对应于六个编程状态L0、L1、L2、L3、L4和L5的2.5个位/单元。然而，实施例不限于可存储数字(例如，可存储位)的特定数目和/或耦合到特定感测线的存储器单元的编程状态的数目。
在与第一偶数感测线432-1相关联的下部页编程过程LPe-1中，将耦合到第一偶数感测线432-1和耦合到选定行选择线的单元编程到下部页Vt分布450-0和450-1中的一者。如由箭头指示，将随后要编程到上部页Vt分布452-0(L0)的第一偶数感测线432-1单元编程到下部页Vt分布450-0。将随后要编程到上部页Vt分布452-1(L1)或452-2(L2)的第一偶数感测线432-1单元编程到下部页Vt分布450-1。
在与第一奇数感测线433-1相关联的下部页编程过程LPo-1中，将耦合到第一奇数感测线433-1和耦合到选定行选择线的单元编程到下部页Vt分布453-0和453-1中的一者。如由箭头指示，将随后要编程到上部页Vt分布455-0(L0)或455-1(L1)的第一奇数感测线433-1单元编程到下部页Vt分布453-0。将随后要编程到上部页Vt分布455-2(L2)或455-3(L3)的第一奇数感测线433-1单元编程到下部页Vt分布453-1。
在与第二偶数感测线436-1相关联的下部页编程过程LPe-2中，将耦合到第二偶数感测线436-1和耦合到选定选择线的单元编程到下部页Vt分布456-0和456-1中的一者。如由箭头指示，将随后要编程到上部页Vt分布458-0(L0)或458-1(L1)的第二偶数感测线436-1单元编程到下部页Vt分布456-0。将随后要编程到上部页Vt分布458-2(L2)、458-3(L3)、458-4(L4)或458-5(L5)的第二偶数感测线436-1单元编程到下部页Vt分布456-1。如由虚线箭头指示，在一些实施例中，可将随后要编程到上部页Vt分布458-2(L2)的第二偶数感测线436-1单元编程到下部页Vt分布456-0，例如，可在下部页编程期间，将要在上部页编程期间编程到458-2(L2)的单元编程到下部页Vt分布456-0或456-1。
在与第二奇数感测线432-2相关联的下部页编程过程LPo-2中，将耦合到第二奇数感测线432-2和耦合到选定选择线的单元编程到下部页Vt分布457-0和457-1中的一者。如由箭头指示，将随后要编程到上部页Vt分布459-0(L0)或459-1(L1)的第二奇数感测线433-2单元编程到下部页Vt分布457-0。将随后要编程到上部页Vt分布459-2(L2)或459-3(L3)的第二奇数感测线433-2单元编程到下部页Vt分布457-1。
在各种实施例中，且如图4A中所示，下部页检验电压(LPv)电平461由具有不同数目的可存储位且耦合到不同感测线的单元共享。即，可对准对应于下部页Vt分布450-1、453-1、456-1和457-1的编程检验电压电平，例如LPv电平461。举例来说，与下部页Vt分布450-1、453-1、456-1和457-1相关联的检验电压电平461由耦合到相应的感测线432-1、433-1、436-1和433-2且耦合到选定选择线(例如，图2A中所示的选择线205)的单元共享。
在与第一偶数感测线432-1相关联的上部页编程过程UPe-1中，将耦合到第一偶数感测线432-1且耦合到选定选择线的单元编程到上部页Vt分布452-0、452-1和452-2中的一者。在与第一奇数感测线433-1相关联的上部页编程过程UPo-1中，将耦合到第一奇数感测线433-1且耦合到选定选择线的单元编程到上部页Vt分布455-0、455-1、455-2和455-3中的一者。在与第二偶数感测线436-1相关联的上部页编程过程UPe-2中，将耦合到第二偶数感测线436-1且耦合到选定选择线的单元编程到上部页Vt分布458-0、458-1、458-2、458-3、458-4和458-5中的一者。在与第二奇数感测线432-2相关联的上部页编程过程UPo-2中，将耦合到第二奇数感测线432-2且耦合到选定选择线的单元编程到上部页Vt分布459-0、459-1、459-2和459-3中的一者。
图4B是说明根据图4A中所示的实施例的用于编程具有不同数目的可存储数字的存储器单元的编程操作实施例的表。如结合图4A所描述，耦合到第一偶数感测线432-1(BL0)的单元经配置以存储第一数目的可存储位，例如，在此实施例中为1.5个位/单元。耦合到第一奇数感测线433-1(BL1)的单元经配置以存储第二数目的可存储位，例如，在此实施例中为2个位/单元。耦合到第二偶数感测线436-1(BL2)的单元经配置以存储第三数目的可存储位，例如，在此实施例中为2.5个位/单元。耦合到第二奇数感测线433-2(BL3)的单元具有与第一奇数感测线433-1(BL1)相同数目的可存储位，例如，在此实施例中为2个位/单元。
如上文所述，与图4A和图4B中所展示的感测线(例如，感测线432-1、433-1、436-1和432-2)相关联的所述数目的可存储数字可在感测线方向上被重复用于随后感测线。举例来说，如上文在图2A和图2B的实施例中所展示，图2A中所展示的下四个感测线(例如，BL4、BL5、BL6和BL7)可分别具有与感测线BL0、BL1、BL2和BL3类似数目的可存储数字。
如上文结合图2A和图2B所描述，在各种实施例中，第一偶数编号感测线432-1(BL0)表示偶数感测线的第一子组，例如，耦合到存储1.5个位/单元的单元的偶数感测线子组，且第二偶数编号感测线436-1(BL2)表示偶数感测线的第二子组，例如，耦合到存储2.5个位/单元的单元的偶数感测线子组。在此些实施例中，且如图4B中所示，偶数编号感测线的第一子组(例如，432-1)以及偶数编号感测线的第二子组(例如，436-1)可在每隔一个偶数感测线的基础上交替。即，耦合到下一偶数编号感测线(例如，BL4(未图示))的单元将具有与耦合到BL0的单元相同数目的可存储数字(例如，在此实例中为1.5个位/单元)，而耦合到下一随后偶数编号感测线(例如，BL6(未图示))的单元将具有与耦合到BL2的单元相同数目的可存储数字(例如，在此实例中为2.5个位/单元)。
在图4B的实施例中，待编程的非易失性多级存储器单元中的每一者具有相关联的下部页(如所展示的LP)和相关联的上部页(如所展示的UP)。即，经由下部页/上部页编程过程(例如图4A中所示的过程)来编程耦合到特定选择线(例如，如所展示的WL0、WL1、WL2、WL3、WL4和WL5)且耦合到特定感测线(例如，432-1、433-1、436-1和433-2)的每一单元。如本文中所使用，编程单元的下部页是指对所述单元执行下部页编程过程，且编程单元的上部页是指对所述单元执行上部页编程过程。在表400中，三角形452表示耦合到第一偶数编号感测线432-1(BL0)的单元的上部页，菱形456表示耦合到第二偶数编号感测线(例如436-1(BL2))的单元的上部页，且圆形453表示耦合到奇数编号感测线(例如433-1(BL1)和433-2(BL3))的单元。
在图4B中所说明的实施例中，编程的次序遵循以0开始的递增的数值顺序。相同数值识别符指示并行编程，例如，大体上同时发生的编程。举例来说，在表400中，识别符“1”指示耦合到WL0和感测线433-1的存储器单元的下部页(LP)和耦合到WL0和感测线433-2的下部页(LP)被并行地(例如，同时)编程。
在各种实施例中，从具有邻近于非易失性存储器单元的特定块的源极线的选择线的阵列的底部开始编程。在图4B中所说明的实施例中，从可邻近于阵列(例如，图1中所示的阵列100)的源极线的选择线WL0开始编程。
图4B中所示的表400说明与待编程的存储器单元相关联的下部页(LP)和上部页(UP)的编程次序。如图4B的编程操作实施例中所展示，且如由“0”指示，编程操作以并行地编程与耦合到第一偶数感测线432-1(BL0)的WL0单元相关联的下部页和与耦合到第二偶数感测线436-1(BL2)的WL0单元相关联的下部页开始。在各种实施例中，且如图4A中所示，耦合到偶数感测线432-1(BL0)的WL0单元经配置以存储比耦合到偶数感测线436-1(BL2)的WL0单元经配置以存储的位数目/单元(例如，2.5个位/单元)少的位数目/单元(例如，1.5个位/单元)。
编程操作继续(例如，如由“1”指示)并行地编程与耦合到第一奇数感测线433-1(BL1)的WL0单元相关联的下部页和与耦合到第二奇数感测线433-2(BL3)的WL0单元相关联的下部页。在各种实施例中，且如图4B中所示，耦合到奇数感测线433-1(BL1)和433-2(BL3)的WL0单元经配置以存储比耦合到偶数感测线436-1(BL2)的WL0单元经配置以存储的位数目/单元(例如，2.5个位/单元)少的位数目/单元(例如，2个位/单元)。在此些实施例中，且如图4B中所示，耦合到奇数感测线433-1(BL1)和433-2(BL3)的WL0单元经配置以存储比耦合到偶数感测线432-1(BL0)的WL0单元经配置以存储的位数目/单元(例如，1.5个位/单元)多的位数目/单元(例如，2个位/单元)。
编程操作继续(例如，如由“2”指示)并行地编程与耦合到第一偶数感测线432-1(BL0)的WL1单元相关联的下部页和与耦合到第二偶数感测线436-1(BL2)的WL1单元相关联的下部页。编程操作继续(例如，如由“3”指示)并行地编程与耦合到第-奇数感测线433-1(BL1)的WL1单元相关联的下部页和与耦合到第二奇数感测线433-2(BL3)的WL1单元相关联的下部页。
编程操作继续(例如，如由“4”指示)编程耦合到第一偶数感测线432-1(BL0)的WL0单元的上部页452。如由“5”指示，操作继续并行地编程耦合到第一奇数感测线433-1(BL1)和第二奇数感测线433-2(BL3)的WL0单元的上部页453。如由“6”指示，操作继续编程耦合到第二偶数感测线436-1(BL2)的WL0单元的上部页456。即，在图4B的实施例中，分开编程耦合到第一偶数感测线432-1(BL0)的WL0单元的上部页452和耦合到第二偶数感测线436-1的WL0单元的上部页456，例如在上部页456之前编程上部页452。分开编程耦合到交替的偶数编号感测线432-1和436-1的单元的上部页452和456，且并行地编程耦合到感测线432-1和436-1的单元的下部页可减少与邻近单元(例如，耦合到邻近的奇数编号感测线433-1和433-2的单元和/或耦合到邻近选择线的邻近单元)相关联的FG-FG干扰。
如由“7”指示，编程操作继续并行地编程与耦合到第一偶数感测线432-1(BL0)的WL2单元相关联的下部页和与耦合到第二偶数感测线436-1(BL2)的WL2单元相关联的下部页。编程操作继续(例如，如由“8”指示)并行地编程与耦合到第一奇数感测线433-1(BL1)的WL2单元相关联的下部页和与耦合到第二奇数感测线433-2(BL3)的WL2单元相关联的下部页。
编程操作继续(例如，如由“9”指示)编程耦合到第一偶数感测线432-1(BL0)的WL1单元的上部页452。如由“10”指示，操作继续并行地编程耦合到第一和第二奇数感测线433-1(BL1)和433-2(BL3)的WL1单元的上部页453。如由“11”指示，操作继续编程耦合到第二偶数感测线436-1(BL2)的WL1单元的上部页456。即，在图4B的实施例中，分开编程耦合到第一偶数感测线432-1(BL0)的WL1单元的上部页452和耦合到第二偶数感测线436-1的WL1单元的上部页456，例如在上部页456之前编程上部页452。
如由“12”指示，编程操作继续并行地编程与耦合到第一偶数感测线432-1(BL0)的WL3单元相关联的下部页和与耦合到第二偶数感测线436-1(BL2)的WL3单元相关联的下部页。编程操作继续(例如，如由“13”指示)并行地编程与耦合到第一奇数感测线433-1(BL1)的WL3单元相关联的下部页和与耦合到第二奇数感测线433-2(BL3)的WL3单元相关联的下部页。
编程操作继续(例如，如由“14”指示)编程耦合到第一偶数感测线432-1(BL0)的WL2单元的上部页452。如由“15”指示，操作继续并行地编程耦合到第一奇数感测线433-1(BL1)和第二奇数感测线433-2(BL3)的WL2单元的上部页453。如由“16”指示，操作继续编程耦合到第二偶数感测线436-1(BL2)的WL2单元的上部页456。即，在图4B的实施例中，分开编程耦合到第一偶数感测线432-1(BL0)的WL2单元的上部页452和耦合到第二偶数感测线436-1的WL2单元的上部页456，例如在上部页456之前编程上部页452。
如由“17”指示，编程操作继续并行地编程与耦合到第一偶数感测线432-1(BL0)的WL4单元相关联的下部页和与耦合到第二偶数感测线436-1(BL2)的WL4单元相关联的下部页。编程操作继续(例如，如由“18”指示)并行地编程与耦合到第一奇数感测线433-1(BL1)的WL4单元相关联的下部页和与耦合到第二奇数感测线433-2(BL3)的WL4单元相关联的下部页。
编程操作继续(例如，如由“19”指示)编程耦合到第一偶数感测线432-1(BL0)的WL3单元的上部页452。如由“20”指示，操作继续并行地编程耦合到第一奇数感测线433-1(BL1)和第二奇数感测线433-2(BL3)的WL3单元的上部页453。如由“21”指示，操作继续编程耦合到第二偶数感测线436-1(BL2)的WL3单元的上部页456。即，在图4B的实施例中，分开编程耦合到第一偶数感测线432-1(BL0)的WL3单元的上部页452和耦合到第二偶数感测线436-1的WL3单元的上部页456，例如在上部页456之前编程上部页452。
如由“22”指示，编程操作继续并行地编程与耦合到第一偶数感测线432-1(BL0)的WL5单元相关联的下部页和与耦合到第二偶数感测线436-1(BL2)的WL5单元相关联的下部页。编程操作继续(例如，如由“23”指示)并行地编程与耦合到第一奇数感测线433-1(BL1)的WL5单元相关联的下部页和与耦合到第二奇数感测线433-2(BL3)的WL5单元相关联的下部页。
编程操作继续(例如，如由“24”指示)编程耦合到第一偶数感测线432-1(BL0)的WL4单元的上部页452。如由“25”指示，操作继续并行地编程耦合到第一奇数感测线433-1(BL1)和第二奇数感测线433-2(BL3)的WL4单元的上部页453。如由“26”指示，操作继续编程耦合到第二偶数感测线436-1(BL2)的WL4单元的上部页456。即，在图4B的实施例中，分开编程耦合到第一偶数感测线432-1(BL0)的WL4单元的上部页452和耦合到第二偶数感测线436-1的WL4单元的上部页456，例如在上部页456之前编程上部页452。
由图4B的表400所说明的编程操作实施例继续经过随后的选择线(例如，WL6、WL7、WL8等(未图示))。因此，可针对正被编程的整个存储器块重复图4B的实施例的编程操作。可根据本发明的一个或一个以上实施例，通过改变与沿着给定选择线耦合到感测线子组的单元相关联的可存储位的经指派数目且编程所述单元，来减少与非易失性存储器单元阵列相关联的浮栅对浮栅(FG-FG)干扰。
图5是根据本发明实施例的具有至少一个存储器装置520的电子存储器系统500的功能框图。存储器系统500包括耦合到非易失性存储器装置520的处理器510，所述非易失性存储器装置520包括多级非易失性单元的存储器阵列530。存储器系统500可包括单独的集成电路，或处理器510和存储器装置520两者均可在同一集成电路上。处理器510可为微处理器或某一其它类型的控制电路，例如专用集成电路(ASIC)。
为了清楚起见，已简化电子存储器系统500以集中于与本发明特定相关的特征。存储器装置520包括非易失性存储器单元阵列530，其可为具有NAND架构的浮栅快闪存储器单元。每一行存储器单元的控制栅极与选择线耦合，而存储器单元的漏极区耦合到感测线。如在图1中已说明相同的内容，存储器单元的源极区耦合到源极线。如所属领域的技术人员将了解，存储器单元到感测线和源极线的连接方式取决于阵列是NAND架构、NOR架构、AND架构还是某一其它存储器阵列架构。
图5的实施例包括地址电路540，其用以锁存经由I/O电路560在I/O连接562上提供的地址信号。地址信号由行解码器544和列解码器546接收并解码，以存取存储器阵列530。根据本发明，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列530的密度和架构，且地址的数目随着存储器单元的数目增加和存储器块和阵列的数目增加而增加。
非易失性单元的存储器阵列530可包括非易失性多级存储器单元，其根据本文中所描述的实施例具有不同数目的经指派编程状态和不同的位指派。存储器装置520通过使用在此实施例中可为读取/锁存电路550的感测/缓冲电路感测存储器阵列列中的电压和/或电流变化，来读取存储器阵列530中的数据。读取/锁存电路550可从存储器阵列530读取并锁存一页或一列数据。包括I/O电路560以用于经由I/O连接562与处理器510进行双向数据通信。包括写入电路555以将数据写入到存储器阵列530。
控制电路570对由来自处理器510的控制连接572提供的信号进行解码。这些信号可包括芯片信号、写入启用信号和地址锁存信号，所述信号用以控制存储器阵列530上的操作，包括数据读取、数据写入和数据擦除操作。在各种实施例中，控制电路570负责执行来自处理器510的指令，以执行本发明的操作和编程实施例。控制电路570可为状态机、定序器或某一其它类型的控制器。所属领域的技术人员将了解，可提供额外电路和控制信号，且已缩简图5的存储器装置细节以促进说明的便利。
图6是根据本发明实施例的具有至少一个存储器装置的存储器模块的功能框图。将存储器模块600说明为存储卡，尽管参考存储器模块600所论述的概念可适用于其它类型的可装卸或便携式存储器(例如，USB快闪驱动器)，且既定在如本文所使用的“存储器模块”的范围内。另外，尽管图6中描绘一个实例形状因子，但这些概念也可适用于其它形状因子。
在一些实施例中，存储器模块600将包括外壳605(如所描绘)，以封闭一个或一个以上存储器装置610，但此外壳对所有装置或装置应用来说并非都是必需的。至少一个存储器装置610包括可根据本文中所描述的实施例来编程和/或读取的非易失性多级存储器单元阵列。在外壳605存在的情况下，外壳605包括用于与主机装置通信的一个或一个以上触点615。主机装置的实例包括数码相机、数字记录和重放装置、PDA、个人计算机、存储卡读卡器、接口集线器等。对于一些实施例来说，触点615呈标准化接口的形式。举例来说，在USB快闪驱动器的情况下，触点615可呈USB A型阳连接器的形式。对于一些实施例来说，触点615呈半专有接口的形式，例如可在晟碟(SanDisk)公司许可的CompactFlashTM存储卡、索尼(Sony)公司许可的Memory StickTM存储卡、东芝(Toshiba)公司许可的SD Secure DigitalTM存储卡等上发现的接口形式。然而，一般来说，触点615提供用于在存储器模块600与具有触点615的兼容接受器的主机之间传递控制、地址和/或数据信号的接口。
存储器模块600可任选地包括额外电路620，其可为一个或一个以上集成电路和/或离散组件。对于一些实施例来说，额外电路620可包括例如存储器控制器等控制电路，用于控制多个存储器装置610上的存取，且/或用于在外部主机与存储器装置610之间提供翻译层。举例来说，触点615的数目与到达一个或一个以上存储器装置610的610连接的数目之间可能不存在一一对应。因此，存储器控制器可选择性地耦合存储器装置610的I/O连接(图6中未展示)，以在适当时间在适当I/O连接处接收适当信号，或在适当时间在适当触点615处提供适当信号。类似地，主机与存储器模块600之间的通信协议可不同于存储器装置610的存取所需的通信协议。存储器控制器可接着将从主机接收到的命令序列翻译成适当的命令序列，以实现对存储器装置610的所要存取。除了命令序列之外，此翻译可进一步包括信号电压电平的改变。
额外电路620可进一步包括与存储器装置610的控制无关的功能性，例如如可由ASIC执行的逻辑功能。此外，额外电路620可包括用以限制对存储器模块600的读取或写入存取的电路(例如密码保护、生物统计学等)。额外电路620可包括用以指示存储器模块600的状态的电路。举例来说，额外电路620可包括用以确定是否正将电力供应到存储器模块600和是否当前正存取存储器模块600，且用以显示其状态的指示(例如被供以电力时的持续光和正被存取时的闪烁光)的功能性。额外电路620可进一步包括无源装置，例如存储器模块600内的帮助调节功率要求的去耦电容器。
结论
已展示了用于操作非易失性存储器单元的方法、装置、模块和系统。一个方法实施例包括：指派待由耦合到第一感测线的第一单元存储的第一数目的位；指派待由耦合到邻近于第一感测线的第二感测线的第二单元存储的第二数目的位；以及指派待由耦合到邻近于第二感测线的第三感测线的第三单元存储的第三数目的位。被指派给第一单元的位的数目小于被指派给第二单元的位的数目，且被指派给第二单元的位的数目小于被指派给第三单元的位的数目。所述方法包括：并行地编程与第一单元相关联的下部页和与第三单元相关联的下部页，且分开编程与第一单元相关联的上部页和与第三单元相关联的上部页。
尽管本文中已说明并描述了特定实施例，但所属领域的技术人员将了解，可用经计算以实现相同结果的布置来代替所展示的特定实施例。此发明既定涵盖本发明的各种实施例的顺应或变化。将理解，已以说明性方式而非以限制性方式作出以上描述。在回顾以上描述后，所属领域的技术人员将明白以上实施例的组合以及本文中未具体描述的其它实施例。本发明的各种实施例的范围包括使用以上结构和方法的其它应用。因此、应参考所附权利要求书以及所附权利要求有权具有的整个范围的均等物，来确定本发明的各种实施例的范围。
在上述具体实施方式中，出于简化本发明的目的而将各种特征一起分组在单个实施例中。本发明的此方法不应被解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确列举的特征多的特征的意图。相反，如所附权利要求书所反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，所附权利要求书特此并入具体实施方式中，其中每一权利要求作为单独实施例而独立。

Claims (25)

1.一种用于操作存储器单元阵列(100)的方法，所述方法包含：
并行地将第一单元(202)编程到第一数目的状态(450-0、450-1)中的一者，且将第二单元(206)编程到第二数目的状态(456-0、456-1)中的一者；以及
分开地，至少部分地基于所述第一数目的状态(450-0、450-1)中的所述一者将所述第一单元(202)编程到第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的一者，且至少部分地基于所述第二数目的状态(456-0、456-1)中的所述一者将所述第二单元(206)编程到第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者。
2.根据权利要求1所述的方法，其中所述第一数目的状态(450-0、450-1)与所述第二数目的状态(456-0、456-1)相同，且其中所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)与所述第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)不同。
3.根据权利要求1所述的方法，其中所述方法包括：在将所述第一单元(202)编程到所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的所述一者之前，且在将所述第二单元(206)编程到所述第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的所述一者之前，将第三单元(203)编程到第五数目的状态(453-0、453-1、457-0、457-1)中的一者，且其中所述第三单元(203)邻近于所述第一单元(202)和所述第二单元(206)两者且在所述两者之间。
4.根据权利要求3所述的方法，其中所述方法包括：在将所述第二单元(206)编程到所述第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，且在将所述第一单元(202)编程到所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的所述一者之后，至少部分地基于所述第五数目的状态(453-0、453-1、457-0、457-1)中的所述一者将所述第三单元(203)编程到第六数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者。
5.根据权利要求4所述的方法，其中所述第六数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)大于所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)，且小于所述第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)。
6.根据权利要求4所述的方法，其中所述方法包括与将所述第三单元(203)编程到所述第六数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的所述一者并行地将第四单元(203)编程到所述第六数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者，且其中所述第四单元(203)邻近于所述第二单元(206)。
7.一种用于操作存储器单元阵列(100)的方法，所述方法包含：
并行地将第一单元(202)编程到第一数目的状态(450-0、450-1)中的一者，且将第二单元(206)编程到第二数目的状态(456-0、456-1)中的一者；
分开地，至少部分地基于所述第一数目的状态(450-0、450-1)中的所述一者将所述第一单元(202)编程到第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的一者，且至少部分地基于所述第二数目的状态(456-0、456-1)中的所述一者将所述第二单元(206)编程到第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者；
其中将所述第一单元(202)编程到第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的所述一者，使得其表示第一非整数数目的数字；且
其中将所述第二单元(206)编程到所述第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的所述一者，使得其表示第二非整数数目的数字，所述第二非整数数目的数字不同于所述第一非整数数目的数字。
8.一种用于操作存储器单元阵列(100)的方法，所述方法包含：
并行地将耦合到选定行选择线(205)且耦合到第一数目的感测线(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的单元(202、206)编程到第一数目的状态(450-0、450-1、456-0、456-1)中的一者，其中耦合到所述第一数目的感测线的第一子组(232-1、232-2、232-3、432-1)的单元(202)经配置以每单元比耦合到所述第一数目的感测线的第二子组(236-1、236-2、436-1)的单元(206)存储较少数目的数字；
随后并行地将耦合到所述选定行选择线(205)且耦合到第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)编程到第二数目的状态(453-0、453-1、457-0、457-1)中的一者，其中耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)经配置以每单元比耦合到所述第二子组(236-1、236-2、436-1)的单元(206)存储较少数目的数字；
随后至少部分地基于所述第一数目的状态；(450-0、450-1)中的所述一者，将耦合到所述第一子组(232-1、232-2、232-3、432-1)且耦合到所述选定行选择线(205)的单元(202)编程到第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的一者且
随后在至少部分地基于所述第一数目的状态(456-0、456-1)中的所述一者将耦合到所述第二子组(236-1、236-2、436-1)且耦合到所述选定行选择线(205)的单元(206)编程到第五数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，至少部分地基于所述第二数目的状态(453-0、453-1、457-0、457-1)中的所述一者将耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)且耦合到所述选定行选择线(205)的单元(203)编程到第四数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者，所述第五数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)大于第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)和第四数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)。
9.根据权利要求8所述的方法，其中：
将耦合到所述第一子组(232-1、232-2、232-3、432-1)且耦合到所述选定行选择线(205)的所述单元(202)编程到所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的一者包括将选定单元从第一下部页阈值电压(Vt)分布(450-0、450-1)编程到所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的所述一者，所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)对应于第一数目的可存储数字；
将耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)且耦合到所述选定行选择线(205)的所述单元(203)编程到所述第四数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者包括将选定单元从第二下部页Vt分布(453-0、453-1、457-0、457-1)编程到所述第四数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的所述一者，所述第四数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)对应于第二数目的可存储数字；且
将耦合到所述第二子组(236-1、236-2、436-1)且耦合到所述选定行选择线(205)的所述单元(206)编程到所述第五数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者包括将选定单元从第三下部页Vt分布(456-0、456-1)编程到所述第五数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的所述一者，所述第五数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)对应于第三数目的可存储数字。
10.根据权利要求9所述的方法，其中将耦合到所述第一数目的感测线(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的单元(202、206)编程到所述第一数目的状态(450-0、450-1、456-0、456-1)中的所述一者且将耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)编程到所述第二数目的编程状态(453-0、453-1、457-0、457-1)中的所述一者包括将选定单元编程到与所述第一下部页Vt分布(450-0、450-1)、所述第二下部页Vt分布(453-0、453-1、457-0、457-1)和所述第三下部页Vt分布(456-0、456-1)相关联的共用编程检验电压电平(461)。
11.根据权利要求8所述的方法，其中所述方法包括：
在耦合到所述第一子组(232-1、232-2、232-3、432-1)的单元(202)中每单元存储第一非整数数目的数字；以及
在耦合到所述第二子组(236-1、236-2、436-1)的单元(206)中每单元存储第二非整数数目的数字。
12.根据权利要求11所述的方法，其中所述方法包括：
并行地感测所述第一子组(232-1、232-2、232-3、432-1)的单元(202)所存储的数据和所述第二子组(236-1、236-2、436-1)的所述单元(206)所存储的数据；以及
将从所述第一子组(232-1、232-2、232-3、432-1)的所述单元(202)读取的数据与从所述第二子组(236-1、236-2、436-1)的所述单元(206)读取的数据组合。
13.根据权利要求12所述的方法，其中所述方法包括：将从所述第一子组(232-1、232-2、232-3、432-1)的所述单元(202)和所述第二子组(236-1、236-2、436-1)读取的所述经组合的数据映射到整数数目的二进制数据位。
14.根据权利要求8所述的方法，其中所述方法包括：在进行以下动作之前，并行地将耦合到下一邻近选定行选择线且耦合到所述第一数目的感测线(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的单元编程到所述第一数目的状态(450-0、450-1、456-0、456-1)中的一者：
将耦合到所述选定行选择线(205)且耦合到感测线的所述第一子组(232-1、232-2、232-3、432-1)的单元(202)编程到所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的所述一者；
将耦合到所述选定行选择线(205)且耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)编程到所述第四数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的所述一者；以及
在将耦合到所述选定行选择线(205)且耦合到感测线的所述第二子组(236-1、236-2、436-1)的单元(206)编程到所述第五数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的所述一者之前。
15.根据权利要求14所述的方法，其中所述方法包括：
将耦合到所述第一子组(232-1、232-2、232-3、432-1)且耦合到所述下一邻近选定行选择线的单元编程到所述第三数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的一者；以及
随后在将耦合到所述第二子组(236-1、236-2、436-1)且耦合到所述下一邻近选定行选择线的单元编程到所述第五数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，将耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)且耦合到所述下一邻近选定行选择线的单元编程到所述第四数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者。
16.根据权利要求8所述的方法，其中感测线的所述第一子组(232-1、232-2、232-3、432-1)和感测线的所述第二子组(236-1、236-2、436-1)为交替的偶数编号感测线，且所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)为奇数编号感测线，且其中所述方法包括：对多个选定行选择线(105-1、…、105-N、205)执行下部页编程过程和上部页编程过程。
17.一种存储器装置(520)，其包含：
存储器单元阵列(100、530)；以及
控制电路(560)，其耦合到所述阵列(100、530)，以编程耦合到选定行选择线(205)的单元，所述控制电路(560)经配置以：
将耦合到第一感测线(232-1、432-1)的第一单元(202)编程到第一数目的状态(450-0、450-1)中的一者，所述第一单元(202)具有第一数目的可存储数字；
将耦合到邻近所述第一感测线(232-1、432-1)的第二感测线(233-1、433-1)的第二单元(203)编程到第二数目的状态(453-0、453-1)中的一者，所述第二单元(203)具有第二数目的可存储数字，所述第二数目的可存储数字大于所述第一数目的可存储数字；
与将所述第一单元(202)编程到所述第一数目的状态(450-0、450-1)中的所述一者并行地将耦合到邻近所述第二感测线(233-1、433-1)的第三感测线(236-1、436-1)的第三单元(206)编程到第三数目的状态(456-0、456-1)中的一者，所述第三单元(206)具有第三数目的可存储数字，所述第三数目的可存储数字大于所述第二数目的可存储数字；且
在分开的时间，将所述第一单元(202)从所述第一数目的状态(450-0、450-1)中的所述一者编程到第四数目的状态(234-1、452-0、452-1、452-2)中的一者，且将所述第三单元(206)从所述第三数目的状态(456-0、456-1)中的所述一者编程到第五数目的状态(238-1、458-0、458-1、458-2、458-3、458-4、458-5)中的一者。
18.根据权利要求17所述的装置，其中所述第一数目的状态(450-0、450-1)、所述第二数目的状态(453-0、453-1)和所述第三数目的状态(456-0、456-1)是相同的，且其中所述第四数目的状态(234-1、452-0、452-1、452-2)和所述第五数目的状态(238-1、458-0、458-1、458-2、458-3、458-4、458-5)大于所述第一数目的状态(450-0、450-1)、所述第二数目的状态(453-0、453-1)和所述第三数目的状态(456-0、456-1)，所述第五数目的状态(238-1、458-0、458-1、458-2、458-3、458-4、458-5)大于所述第四数目的状态(234-1、452-0、452-1、452-2)。
19.根据权利要求17所述的装置，其中所述控制电路(560)经配置以与将所述第二单元(203)编程到所述第二数目的状态(453-0、453-1)中的所述一者并行地将耦合到邻近所述第三感测线(236-1、436-1)的第四感测线(233-2、433-2)的第四单元(203)编程到第六数目的状态(457-0、457-1)中的一者。
20.根据权利要求19所述的装置，其中所述第六数目的状态(457-0、457-1)与所述第二数目的状态(453-0、453-1)相同，且其中所述第四单元(203)具有所述第二数目的可存储数字。
21.根据权利要求17所述的装置，其中所述控制电路(560)经配置以在将所述第一单元(202)编程到所述第四数目的状态(234-1、452-0、452-1、452-2)中的所述一者之后，且在将所述第三单元(206)编程到所述第五数目的状态(238-1、458-0、458-1、458-2、458-3、458-4、458-5)中的所述一者之前，将所述第二单元(203)从所述第二数目的状态(453-0、453-1)中的所述一者编程到第七数目的状态(235-1、455-0、455-1、455-2、455-3)中的一者。
22.根据权利要求17所述的装置，其中所述第一数目的可存储数字为非整数，且所述第三数目的可存储数字为非整数。
23.一种存储器装置(520)，其包含：
存储器单元的NAND阵列(100、530)，其布置在由行选择线(105-1、…、105-N、205)耦合的行和由感测线(107-1、107-2、107-3、…、107-M、232-1、232-2、232-3、233-1、233-2、233-3、233-4、236-1、236-2、432-1、433-1、436-1、433-2)耦合的列中；以及
控制.电路(560)，其耦合到所述阵列(100、530)，以编程耦合到选定行选择线(205)的单元，所述控制电路(560)经配置以：
并行地将耦合到第一数目的感测线(232-1、232-2、232-3、236-1、236-2、432-1、436-1)的单元(202、206)编程到第一数目的状态(450-0、450-1、456-0、456-1)中的一者，其中耦合到所述第一数目的感测线的第一子组(232-1、232-2、232-3、432-1)的单元(202)经配置以每单元比耦合到所述第一数目的感测线的第二子组(236-1、236-2、436-1)的单元(206)存储较少数目的数字；
随后并行地将耦合到第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)编程到第二数目的状态(453-0、453-1、457-0、457-1)中的一者，其中耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)经配置以每单元比耦合到所述第二子组(236-1、236-2、436-1)的单元存储较少数目的数字；且
随后在将耦合到所述第二子组(236-1、236-2、436-1)的单元(206)从所述第一数目的状态(456-0、456-1)中的所述一者编程到第四数目的状态(238-1、238-2、458-0、458-1、458-2、458-3、458-4、458-5)中的一者之前，且在将耦合到所述第一子组(232-1、232-2、232-3、432-1)的单元(202)从所述第一数目的状态(450-0、450-1)中的所述一者编程到第五数目的状态(234-1、234-2、234-3、452-0、452-1、452-2)中的一者之后，将耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)从所述第二数目的状态(453-0、453-1、457-0、457-1)中的所述一者编程到第三数目的状态(235-1、235-2、235-3、235-4、455-0、455-1、455-2、455-3、459-0、459-1、459-2、459-3)中的一者。
24.根据权利要求23所述的装置，其中对应于所述第一数目的状态(450-0、450-1、456-0、456-1)和所述第二数目的状态(453-0、453-1、457-0、457-1)的编程检验电压电平(461)由耦合到所述第一数目的感测线的所述第一子组(232-1、232-2、232-3、432-1)的单元(202)、由耦合到所述第一数目的感测线的所述第二子组(236-1、236-2、436-1)的单元(206)且由耦合到所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)的单元(203)共享。
25.根据权利要求23所述的装置，其中所述第一数目的感测线(232-1、232-2、232-3、236-1、236-2、432-1、436-1)与所述第二数目的感测线(233-1、233-2、233-3、233-4、433-1、433-2)在交替感测线基础上是邻近的。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106155576A (zh) * 2015-02-17 2016-11-23 群联电子股份有限公司 存储器管理方法、存储器存储装置和存储器控制电路单元
CN107077400A (zh) * 2014-06-05 2017-08-18 美光科技公司 使用感测电路进行奇偶确定的设备及方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8239735B2 (en) * 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
US7911835B2 (en) * 2006-10-04 2011-03-22 Samsung Electronics Co., Ltd. Programming and reading five bits of data in two non-volatile memory cells
US7668012B2 (en) * 2007-10-31 2010-02-23 Micron Technology, Inc. Memory cell programming
US7848142B2 (en) 2007-10-31 2010-12-07 Micron Technology, Inc. Fractional bits in memory cells
US7742335B2 (en) 2007-10-31 2010-06-22 Micron Technology, Inc. Non-volatile multilevel memory cells
DE102008057681B3 (de) * 2008-11-17 2009-12-10 Giesecke & Devrient Gmbh Verfahren zum sicheren Speichern von Daten in einem Speicher eines tragbaren Datenträgers
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8243521B2 (en) * 2009-12-04 2012-08-14 Micron Technology, Inc. Method for kink compensation in a memory
US8767459B1 (en) * 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US9240240B2 (en) 2011-11-29 2016-01-19 Micron Technology, Inc. Apparatus having indications of memory cell density and methods of their determination and use
US8773902B2 (en) 2012-05-09 2014-07-08 Sandisk Technologies Inc. Channel boosting using secondary neighbor channel coupling in non-volatile memory
TWI498893B (zh) * 2013-10-31 2015-09-01 Innostor Technology Corp MLC memory write method in multiple environments
US10290346B2 (en) 2016-12-22 2019-05-14 Western Digital Technologies, Inc. Method and apparatus for low-latency read of flash storage devices using fractional bits per cell
US10068656B2 (en) 2016-12-27 2018-09-04 Sandisk Technologies Llc Non-volatile memory with multi-pass programming
JP2019040655A (ja) * 2017-08-28 2019-03-14 東芝メモリ株式会社 メモリシステム
US10964390B1 (en) * 2019-12-10 2021-03-30 Western Digital Technologies, Inc. Skip coding for fractional bit-per-cell NAND memories
US20230410898A1 (en) * 2020-10-19 2023-12-21 Rambus Inc. Flash memory device with photon assisted programming
US11456044B1 (en) 2021-03-11 2022-09-27 Sandisk Technologies Llc Reverse VT-state operation and optimized BiCS device structure

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587372B2 (en) 2001-01-11 2003-07-01 Micron Technology, Inc. Memory device with multi-level storage cells and apparatuses, systems and methods including same
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
DE60127125D1 (de) * 2001-09-28 2007-04-19 St Microelectronics Srl Verfahren zum Speichern und Lesen von Daten in einem nichtflüchtigen Mehrpegelspeicher mit einer nichtbinären Anzahl von Pegeln und dazugehörige Schaltungsarchitektur
US6967872B2 (en) 2001-12-18 2005-11-22 Sandisk Corporation Method and system for programming and inhibiting multi-level, non-volatile memory cells
US6781877B2 (en) * 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US6807610B2 (en) 2002-11-01 2004-10-19 Silicon Storage Technology, Inc. Method and apparatus for virtually partitioning an integrated multilevel nonvolatile memory circuit
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US20050213393A1 (en) 2004-03-14 2005-09-29 M-Systems Flash Disk Pioneers, Ltd. States encoding in multi-bit flash cells for optimizing error rate
US7057939B2 (en) 2004-04-23 2006-06-06 Sandisk Corporation Non-volatile memory and control with improved partial page program capability
US7180775B2 (en) 2004-08-05 2007-02-20 Msystems Ltd. Different numbers of bits per cell in non-volatile memory devices
US7212436B2 (en) 2005-02-28 2007-05-01 Micron Technology, Inc. Multiple level programming in a non-volatile memory device
US7457178B2 (en) 2006-01-12 2008-11-25 Sandisk Corporation Trimming of analog voltages in flash memory devices
KR100666223B1 (ko) * 2006-02-22 2007-01-09 삼성전자주식회사 메모리셀 사이의 커플링 노이즈를 저감시키는 3-레벨불휘발성 반도체 메모리 장치 및 이에 대한 구동방법
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
JP4886434B2 (ja) * 2006-09-04 2012-02-29 株式会社東芝 不揮発性半導体記憶装置
US7518923B2 (en) * 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
CN100541664C (zh) * 2007-01-25 2009-09-16 林殷茵 一种电阻随机存储器及其存储操作方法
JP5111882B2 (ja) * 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
US7742335B2 (en) * 2007-10-31 2010-06-22 Micron Technology, Inc. Non-volatile multilevel memory cells
US7668012B2 (en) * 2007-10-31 2010-02-23 Micron Technology, Inc. Memory cell programming

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107077400A (zh) * 2014-06-05 2017-08-18 美光科技公司 使用感测电路进行奇偶确定的设备及方法
CN107077400B (zh) * 2014-06-05 2020-04-07 美光科技公司 使用感测电路进行奇偶确定的设备及方法
US10839867B2 (en) 2014-06-05 2020-11-17 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
CN106155576A (zh) * 2015-02-17 2016-11-23 群联电子股份有限公司 存储器管理方法、存储器存储装置和存储器控制电路单元
CN106155576B (zh) * 2015-02-17 2019-05-21 群联电子股份有限公司 存储器管理方法、存储器存储装置和存储器控制电路单元

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