TW201007462A - Memory controller, memory system, and control method for memory system - Google Patents

Description

201007462 六、發明說明： 【發明所屬之技術領域】 本發明係關於-種用於以記憶體交織方式存取—能夠在 1己憶體早疋中儲存多位元資料的半導體記憶體部分的記 憶體控制器、-種具有該記憶體控制器的記憶體系統及一 種用於該記憶體系統的控制方法。 • 本中請案主張雇8年7月14日在日本巾請的日本申請案 第譲刪24號的權利，其全部内容以5|用的方式併入 φ 本文中。 【先前技術】 今天’快閃記憶體裝置（其等是非揮發性記憶體系統）被 廣^用作數位相機等的外部儲存裝置，作為電腦系統等的 主機、啟動記憶趙系統，因為快閃記憶體裝置允許資料的 重新寫入並且即使在斷電狀態下亦能夠保持資料。 在這些快閃記憶體裝置中，細D型快閃 :為非揮發性記憶體系統，它們實現大容量和低成本破 D㈣閃記憶體使用電荷料數位位元資訊，電荷經 絕緣膜被注入到一半導體記憶體部分的記憶體單元的一 • 累積層中，量測在由大量電荷決定的電晶體的臨限電 壓中的—差，並且讀出資訊。 為了進—步實現增加容量和降低成本，已經進行積極研 九和開發NAND型快閃記憶體裝置，它們 個記愔期^ _ 但你 皁 ,"早几中儲存兩個或更多位元的資料的多位準技 術亦即所謂的多值快間記憶體裝置（以下也稱為「多值 141553.doc 201007462 記憶艘」）〇例如，日本專利牲耸八 并寻+ A開申請案第2001-93288 號揭露一種能夠以一記憶體單元的 平兀的四種不同臨限電壓的方 式儲存二位元資料的記憶體系統。 同時’記憶體交織已知為—種婵 勺裡增加δ己憶體系統的存取速 度的技術。記憶體交織經由同睹| & 田丨J時千仃存取許多記憶體晶片 而增加資料傳輸率。例如，日本專利特許公開中請案第 2007-334863號揭露一種NAND型快閃記憶體裝置其以交 織方式存取兩個記憶體晶片。 【發明内容】 根據本發明的-態樣’可提供一包含一模組的記憶體控 制器，該模組被組態成控制—具有—半導體記憶體部分的 介面，該半導體記憶體部分是由複數個晶片組成該等晶 片是由能夠在N種頁的單元中的一記憶體單元中儲存^^位 元資料（N是一 22的整數）的大量記憶體單元組成，以及一 控制部分被組態成以交織方式重複地為在屬於該等晶片其 中之一的一記憶體單元中的該>|種頁之全部上執行寫入程 式；以及之後為在屬於該等晶片之另—晶片的一記憶體單 元中的該N種頁之全部上執行寫入程式。 根據本發明的另一態樣，可提供一種包含一半導體記憶 體部分的記憶體系統，該半導體記憶體部分是由複數個晶 片乡且成，該等晶片是由能夠在N種頁的單元中的一記憶艘 單元中儲存N位元資料（N是一 ^2的整數）的大量記憶體單元 組成，以及一具有一控制部分的記憶體控制器，該控制部 分被組態成當實施以交織方式將資料寫入到該半導體記憶 14l553.doc -4- 201007462 體部分中的處理時，為在屬於該等晶片其中之一的一記憶 體單元中的該N種頁重複執行寫入程式；以及之後為在屬 於該等晶片之另一晶片的一記憶體單元中的該1^種頁執行 寫入程式。 根據本發明的又一態樣，可提供一種用於記憶體系統的 控制方法，該控制方法包含：為在屬於一半導體記憶體部 分的晶片其中之一的一記憶體單元中的N種頁執行寫入程 式，該半導體記憶體部分是由複數個晶片組成，該等晶片 是由能夠在N種頁的單元t的一記憶體單元中儲存N位元 資料（N是一U的整數）的大量記憶體單元組成；以及進一 步為在屬於該等晶片之另一晶片的該等記憶體單元其中之 一的一記憶體單元中的該N種頁執行寫入程式。 【實施方式】 在下文中，將參考圖式描述一根據本發明之一第一實施 例的記憶體系統1。 如圖1中所示，該記憶體系統丨包含一半導體記憶體部分 (以下也稱為「記憶體部分」）20，該半導體記憶體部分經 組態以儲存一連接主機3和一記憶體控制器2的資料，該記 憶體控制器2經組態以控制用於將資料寫入到該記憶體部 分20的程式。該記憶體部分2〇有兩個晶片，一晶片〇 和一晶片1 (22)。該等晶片21和22均具有能夠在NAND型快 閃記憶體之一記憶體單元中儲存]^位元資料（N是一大於或 等於2的整數）的大量記憶體單元。 14、一經 該記憶體控制器2包含一用於總體控制的cpu 141553.doc 201007462 組態以控制一具有該主機3之介面的主機I/F模組（l5)、一 經組態以控制一具有該記憶體部分之介面的NAND I/F模組 (19)、一時鐘控制模組（CLCK) u、一重置控制模組 (RSTC) 12、一匯流排控制模組（BUSC) 13、一糾錯碼 (ECC) 17、一緩衝記憶體（緩衝器）18和一 memmOD 16, s亥MEMMOD 16既作為一記憶體控制模組又作為RAM。 該s己憶體控制器2經由一記憶體資料匯流排23、一選擇 k號線25和一準備/忙碌信號線26被連接到該記憶體部分 20之該晶片0 (21)。該記憶體控制器2經由一記憶體資料匯 流排24、一選擇信號線27和一準備/忙碌信號線28亦被連 接到該記憶體部分20之該晶片1 (22)。因此該記憶體控制 器支援記憶體交織以同時平行存取該晶片〇 (2〇和該晶片1 (22) ’換言之’平行程式化該等晶片。在這裏，該等選擇 信號線25和27在基於記憶體交織方式的該記憶體系統1中 是基本的，用於該CPU 14分別發送一選擇信號（晶片啟用） 到該晶片0和該晶片1。同樣地，由該CPU 14用於監視各自 晶片是忙碌或準備的該等準備/忙碌信號線26和28對於該 記憶體系統1也是基本的。 雖然圖1顯示該兩個晶片21和22經由使用它們的各自記 憶體資料匯流排23和24被連接到NAND I/F (19)，但是可 使用一公共資料匯流排連接該等晶片。 現在，將使用圖2描述在多值記憶體中寫入資料與臨限 電壓之間的關係》圖2說明在多值記憶體中寫入資料與臨 限電壓之間的關係，其中橫轴代表臨限電壓Vt以及縱軸代 141553.doc 201007462 表一記憶體單元的發生頻率。在圖2中所示的該記憶體單 元中，二位元資料對應四種狀態，「〇」、「1」、「2」和 「3」’以及該圖顯示一實例，其中以該記憶體單元的臨限 電壓的遞升順序界定該等狀態。資料（χγ)意為第一頁的資 料是（Υ)以及第二頁的資料是（X)。也就是說，狀態r 〇」 — 對應資料（11)、狀態「1」對應資料（10)、狀態「2」對應 * 資料（〇〇)以及狀態「3」對應資料（01)。在沒有儲存資料的 擦除狀態中，該記憶體單元是處於狀態「〇」。 ® 為了將二位元資料寫入到該記憶體系統1中的一記憶體 單元中’將儲存的該資料被分成第一頁資料和第二頁資 料，它們是寫入的單元，以及該第一頁資料和第二頁資料 隨後被寫入到該單個單元中。換言之，首先由該CPU 14執 行一第一頁寫入程式’以及接著執行一第二頁寫入程式， 使該記憶體單元的該臨限電壓偏移到一更高位準。在下文 中’該第一頁也可被稱為一「較低頁」以及該第二頁可被 稱為一「較高頁」。 當寫入到該較低或較高頁的資料是「1」時，該記憶髏 單元的該臨限電壓不會隨著一寫入程式的執行而改變。然 - 而’當寫入到該較低或較高頁的資料是「〇」時，該記憶 . 體單元的該臨限電壓隨著一寫入程式的執行而改變。 在下文中，將使用圖2更詳細地描述由該CPU 14執行二 位元資料的寫入程式。如已描述者，該記憶體單元在擦除 狀態中是處於狀態「〇」。首先，寫入該較低頁的資料。在 這裏’如在圖2中的S0所示，即使在該較低頁資料（其是 141553.doc 201007462 (υ)被寫入到該記憶體單元之後，該記憶體單元仍然處於 狀態〇」。另一方面，如在圖的S1所示，當該較低頁 資料是（0)時，該記憶體在寫入該資料之後變為狀態「1」。 接著’寫入該較高頁的資料。如在圖2中的S2所示，當 資料（0)由於寫入到該較低頁而被外部供應給該記憶體單元 (其疋處於狀態「1」）時，也就是說，如果資料（〇)被寫入 到該記憶體單元，該記憶體單元變為狀態「3」^此外，如 在圖2中的S3所示，當資料（0)在寫入到該較低頁之後被外 部供應給該記憶體單元（其仍然是處於狀態「〇」）時該記 隐體單元變為狀態「2」。以及如在圖2中的S4所示，當資 料（1)在寫入到該較低頁之後被外部供應給該記憶體單元 (其是處於狀態「1」）時，該記憶體單元仍然處於狀態 「1」。此外，如在圖2中的S5所示，當資料（1)在寫入到該 較低頁之後被外部供應給該記憶體單元（其仍然是處於狀 態「〇」）時，該記憶體單元仍然處於狀態「〇」並且不會 改變。 在這裏，對於多值記憶體，該CPU 14需要精確控制該記 憶體單元的臨限電壓俾適於供寫入資料之用。也就是說， 由於考慮過程式化（over_programming)，這意味著該臨限 電壓超過一預定位準，故採用一遞升（step-up)寫入方法。 基於該遞升寫入方法的一較低頁寫入程式重複將一電壓 施加到一記憶體單元的一電壓施加作業同時逐漸增加以 一低寫入電壓開始的該電壓，以及重複檢查該記憶體單元 是否是一預定臨限電壓的一驗證讀取作業。 141553.doc 201007462 + ’一較高頁程式實施内部資料載入以便在寫入 較南頁資料> + 竹之前檢查和記憶該記憶體單元是處於狀態 厂0」β 广 ^ lj°隨後，由於該較低頁寫入程式，重複施 加一電壓的一雷蔽 更壓施加作業，同時逐漸增加該電壓，以及 檢查該記慢I*留-β -祖早70疋否是一正確臨限電壓的一驗證讀取作 業。 就疋說’因為該較高頁寫入程式的作業比該較低頁寫 ❹ 程式的作業更複雜，如上所示所以該較高頁寫入程式 有更長程式時間。例如，假設該較低頁寫入程式時間是 〇2L則*亥較尚頁寫入程式時間是大約三倍，例如 3xTd2l。 在這裏’當在該記憶體系統中的處理速度就該主機的資 料傳輸率而言為低時，與潛時相關的一時間差發展成降低 寫入性此。一種解決該問題的方式是該記憶體交織方式。 』但如已經提到者，在—具有能夠儲存二位元資料的多值 6己憶體早几的記憶體系統中，由該CPU 14執行用於將資料 寫入到該記憶體部分的一程式是由具有不同程式時間的兩 ^窝入程式Μ ’亦即短程式時間的該較低頁程式和長程 式時間的該較高頁程式。換言之， 一 在具有能夠儲存Ν位 几資料（Ν是一 22的整數）的多值 .隐體卓兀的記憶體系統 中，由該CPU 14執行的該程式是由

種寫入程式組成。 ^具有不_式時間的N 在這裏，使用圖3和4將描述_種用於_已知的 儲存二位元資料的多值記憶體單元 b 匕隐體系統中的基於 14I553.doc 201007462 記憶體交織方式的寫入程式。注意，纟以下所示的圖4等 中所示的時序圖中，為了易於說明’橫軸在大小上被部分 放大或減小。此外，圖3和其他圖中所示的一平面是—組 串聯的多&己憶艘單元，並且該記憶體部分是由許多平面組 成。 如由圖3中的箭頭所示，在一具有一由兩個晶片（晶片〇

和晶月1)組成的記憶體部分的已知記憶體系統_，_cPU 在逐頁的基礎上交替地在該晶片〇和該晶片丨上執行一寫入 處理。也就是說，如圖4中所示，該㈣在们㈣所示的 晶片〇上的該較低頁上實施一資料傳輸（Data in)處理在 T2到T3所*的晶片〗上的該較低頁上實施—資料傳輸處 理，在丁3到丁4所示的晶片〇上的該較高頁上實施一資料傳 輸處理以及在T4$】T5所示的晶片i上的該較高頁上實施— 資料傳輸處理，並且在完成該等資料傳輸處理之後執行寫 入程式。 也就是說，當該晶片〇是忙碌時，該cpu處理“到 該晶片1，並為該晶片1開始一寫入程式，且接著當該晶片 1是忙碌時’處理Data _該晶片〇,並為該晶片〇開始— 寫入程式。換言之，在該已知記憶體系統中，該cpu在— 晶片之-記憶體單元上執行-種類型的頁寫人程式，以及 然後在另-晶片之-記憶體上執行同一類型的頁寫入程 式，並且接者執行一不同類型的頁寫入程式。 如圖4中所說明’在上述該已知記憶體系統中當同時 Ml I㈣高頁寫人程式時發生一損失時間 141553.doc •10· 201007462 WTO。這是由於該較高頁程式時間比該較低頁程式時間更 長所致，如已經描述者。 接著’使用圖5和6,將描述一基於記憶體交織方式的寫 入程式’該記憶體交織方式是由根據本發明之該記憶體控 制器2的該CPU 14執行。如由圖5中的箭頭所示，在該記憶 ' 體系統1中，該CPU Μ以記憶體交織方式在該晶片〇之广記 ‘ 憶體單兀上執行兩種類型的寫入程式，以及在該晶 一記憶體單元上執行兩種類型的寫入程式。也就是說，在 • 該記憶體系統1中，該CPU 14以記憶體交織方式重複地執 行兩種類型的寫入程式，即該晶片〇之該較低頁寫入程式 和該晶片0之該較高頁寫入程式，以及然後執行兩種類型 的寫入程式，即該晶片丨之該較低頁寫入程式和該晶片1之 該較高頁寫入程式。為了進一步區分，根據本發明之該記 憶體控制器2之該CPU 14執行該N種頁寫入程式之全部到 屬於一晶片之一記憶體單元中；以及之後執行該N種頁寫 入程式之全部到屬於另一晶片之一記憶體單元中。 • 在圖6中之T1和T2對晶片〇之該較低頁Data In處理之 後，該記憶體系統1之該CPU 14在T2為該較低頁開始一寫 入程式’以及在忙碌狀態纾解之後’在T3為該晶片〇之該 較高頁開始Data In處理，以及在T4為晶片〇開始該較高頁 寫入程式。與該晶片〇之該寫入程式並行，該CPU 14在T4 對該晶片1之該較低頁開始Data In處理，以及在T5為該晶 片1開始該較低頁寫入程式❶接著，該CPU 14重複地在T6 對該晶片1之該較高頁開始Data In處理，以及在T7為該晶 I41553.doc 201007462 片1開始該較高頁寫入程式。 如已經描述者，該記憶體控制器2是一具有該cpu 14的 §己憶體控制器，該記憶體控制器被組態成控制用於將資料 寫入到一半導體記憶體部分的程式，該半導體記憶體部分 是由兩個晶片組成，該等晶片是由能夠在一記憶體單元中 儲存二位元資料的大量記憶體單元組成，其中一由該cpu 14執行的一位元資料寫入程式是由具有不同程式時間的兩 種頁寫入程式組成’以及該CPU 14以記憶體交織方式重複 地在屬於一晶片的一記憶體單元中的兩種頁之全部上執行 該寫入程式；以及在屬於另一晶片的一記憶體單元中的兩 種頁之全部上執行該寫入程式。 因為該記憶體系統1的該CPU 14在一晶片的該較高頁的 程式時間期間可在該較低頁上執行Data In處理、一寫入程 式以及在另一晶片的該較高頁上執行Data In處理，所以縮 短了損失時間WT3。在圖6中，由於T2與T3之間（WT1)及 T5與T6之間（WT2)的該等時間也是損失時間，所以該記憶 體系統1中的損失時間是WT1到WT3的和。 然而’當與在該已知記憶體系統中的損失時間（WT0)相 比時’該實施例的該記憶體系統1的損失時間（WT1+WT2+ WT3)較短❶因此，該實施例的該記憶體控制器2提供一高 寫入速度。此外，該實施例的具有該記憶體控制器2的該 記憶體系統1及一種用於該記憶體系統1的控制方法提供一 1¾寫入速度。 如已經描述者，一種用於一記憶體系統1的控制方法是 141553.doc • 12· 201007462 其包Γ:之方法:為屬於一半導趙記憶體部分的晶片 :之-的-記憶體單元中的Ν種頁之全部執行寫入程式 步，，該半導體記憶體部分是由複數個晶片組 中儲存Ν位元資料(Ν是一 >2的整數：二的了體單元 —J正双）的大I記憶體單元組 成；以及為屬於該等晶片之另一晶片的一記憶體單元中的 該N種頁之全部執行寫人程式的第二寫人步驟，其中交替 地執行該第一寫入步驟和該第二寫入步驟。

在下文中，將參考圖式描述根據本發明的一第二實施例 的一 δ己憶體系統1 〇 1和一記憶體控制器丨〇2。 圖7顯示根據该第二實施例的該記憶體系統i 〇丨的一組 態。由於該實施例的該記憶體系統1〇1和記憶體控制器1〇2 是類似於該第一實施例的該記憶體系統丨和記憶體控制器 2 ’所以相同元件被給予相同參考數字並且省略了此等元 件的描述。在圖7中，沒有顯示選擇信號線和準備/忙碌信 號線。

如圖7中所示’構成該實施例的該記憶體系統ι〇1的一記 憶體部分120的兩個晶片121和122具有能夠在一記憶體單 元中儲存三位元資料的8值記憶體單元。 在該記憶體系統1 〇 1中’為了將三位元資料寫入到一記 憶體單元中，將儲存的該資料被分成第一頁資料、第二頁 資料和第三頁資料，它們是寫入的單元，以及第一頁資 料、第二頁資料和第三頁資料相繼被寫入到該單個單元 中。也就是說，在該記憶體控制器102中，該CPU 114首先 141553.doc -13· 201007462 第-頁寫入程式，接著執行一第二頁寫入程式以 ^後執行-第三頁寫入程式’使該記憶體軍元的該臨限 電m偏移或改變到一更高位準。在下文中該第一頁也可 被稱為-「較低頁」、冑第二頁被稱為一「中間頁」以及 該第二頁被稱為一「較高頁」。 例如’假設該較低頁的一寫入程式時間是、，該中間 頁的-寫入程式時間τ_是大約4xlw以及該較高頁的— 寫入程式時間τ_是大約15xlw。也就是說在該記憶 體系統101中，該客百^^哲·立上 較间頁的寫入程式時間是明顯長於其他 頁的寫入程式時間。 現在，使用圖8描述由該實施例的該記憶體控制器1〇2實 施的處理。 如由圖8中的箭頭所示，該記憶體控制器1〇2的該 U4首先執行該晶片〇的該較低頁寫入程式，接著該晶片〇 的該中間頁寫入程式以及接著該晶片〇的該較高頁寫入程 式’該較咼頁寫入程式具有最長程式時間。此後，該 114將作為寫入目標的該晶片改變為該晶片i以及重複地執 行"亥片1的該較低頁寫入程式、該晶片1的該中間頁寫入 程式以及接著該晶片丨的該較高頁寫入程式。 也就是說，該記憶體控制器102是具有該cpu 114的該記 憶體控制器102，該記憶體控制器控制用於將資料寫入到 由兩個晶片121和122組成的該記憶體部分12〇的程式，該 等晶片是由能夠在一記憶體單元中儲存三位元資料的大量 記憶體單元組成，其中一三位元資料寫入程式是由不同程 141553.doc -14- 201007462 式時間的二種頁寫人程式組成’以及該程式是用於以記恃 體交織方式重複地在屬於一晶片的一記憶體單元中的三^ 頁之全部上執行該寫入程式；以及在屬於另一晶片的一記 憶體單元中的三種頁之全部上執行該寫入程式。

因為該記憶體控制器102在另一晶片的該較高頁程式時 間期間可執行一晶片的寫入程式，所以縮短了損失時間。 因此’該實施例的該記憶體控制器1 〇2提供一高寫入速 度。此外’該實施例的具有該記憶體控制器1 〇2的該記情 體系統101及一種用於該記憶體系統1〇1的控制方法提供— 高寫入速度。 雖然已經參考所附圖式描述本發明的該等較佳實施例， 但是應明白’本發明並不限於這些確切實施例，以及在不 偏離在所附請求項中所界定的本發明的精神或範圍下可由 熟習此項技術者對其做各種改變和修飾。 【圖式簡單說明】 圖1顯示根據一第一實施例的一記憶體系統的一組態； 圖2是用於說明在交織記憶體中寫入資料與臨限電壓之 間的關係的圖； 圖3是用於說明在一已知記憶體系統中以記憶體交織方 式寫入處理的圖； 圖4是在一已知記憶體系統中以記憶體交織方式在一記 憶體中寫入程式的時序圖； 圖5是用於說明由該第一實施例的一記憶體控制器以記 憶體交織方式寫入處理的圖； 141553.doc 201007462 圖6是在由該第一實施例的該記憶體控制器以記憶體交 織方式寫入的時間的時序圖； 圖7顯示根據一第二實施例的一記憶體系統的一組態； 以及 圖8是用於說明由該第二實施例的該記憶體控制器以記 憶體交織方式寫入處理的圖。 【主要元件符號說明】 1 記憶體系統 2 記憶體控制器 3 主機 11 時鐘控制模組 12 重置控制模組 13 匯流排控制模組 14 CPU 15 主機I/F模組 16 MEMMOD 17 糾錯瑪 18 緩衝記憶體 19 NAND I/F模組 20 半導體記憶體部分 21 晶片 22 晶片 23 記憶體資料匯流排 24 記憶體資料匯流排 141553.doc - 16- 201007462 25 選擇信號線 26 準備/忙碌信號線 27 選擇信號線 28 準備/忙碌信號線 101 記憶體系統 102 記憶體控制器 120 記憶體部分 121 晶片 122 晶片 ❿ 141553.doc -17-

Claims (1)

1. 201007462 七、申請專利範面： 1. 一種記憶體控制器，其包括： 八模組’其經組態以控制—具有一半導體記憶體部分 ::面’該半導體記憶體部分是由複數個晶片組成，該 曰日片疋由能夠在N種頁之單元中之一記憶體單元中儲 存N位元資料（N是— -數）的大量記憶體單元組成； 以及 曰一控制部分’其經組態以交織方式重複地為屬於該等 ® 片其中之之—記憶體單元中之該N種頁的全部執行 寫入程^以及然後為屬於該等晶片 <另一晶片之一記 憶體單元中之錢種頁的全部執行寫入程式。 2.如請求…之記憶體控制器，其中該複數個晶片是兩個 晶片。 3. 如請求項2之s己憶體控制器，其中該Ns2或3。 4. 如請求項3之記憶體控冑器，#中料記憶體單元是 NAND型快閃記憶體單元。 • 5. —種記憶體系統，其包括： -半導體記憶體部分’其是由複數個晶片組成，該等 晶片疋由能夠在N種頁之單元中之一記憶體單元中儲 存N位兀資料（N是一>2之整數）的大量記憶體單元組成； 以及 一具有一控制部分之記憶體控制器，該控制部分經組 態以當實施用於以交織方式將資料寫入到該半導體記憶 體部分中的處理時，重複地為屬於該等晶片其中之一之 141553.doc 201007462 該等記憶體單兀其中之一之一記憶體單元中之該n種頁 的全部執行寫入程式；以及然後為屬於該等晶片之另一 晶片之一記憶體單元中之該!^種頁的全部執行寫入程 式。 6·如請求項5之記憶髏系統，其中該複數個晶片是兩個晶 片。 M 7. 如清求項6之記憶體系統，其中該n是2或3。 8. 如請求項7之記憶體系統，其中該等記憶體單元是nand 型快閃記憶體單元。 9. 一種用於一記憶體系統之控制方法，談方法包括： 為屬於一半導體記憶體部分之晶片其中之一之一記憶 體單元中之N種頁的全部執行寫入程式，該半導體記憶 體部分是由複數個晶片組成，該等晶片是由能夠在N種 頁之單元中之一記憶體單元中儲存N位元資料（]^是一 a 之整數）的大量記憶體單元組成；以及 進一步為屬於該等晶片之另一晶片之一記憶體單元中 之該N種頁的全部執行寫入程式。 I 〇·如凊求項9之用於一記憶體系統之控制方法，其中該複 數個晶片是兩個晶片。 II ·如4求項10之用於一記憶體系統之控制方法，其中該N 是2或3。 12.如°青求項11之用於一記憶體系統之控制方法，其中該等 記憶體單元是NAND型快閃記憶體單元。 141553.doc