CN110825657B - 用于读取对应于与读取命令相关联的多个地址的数据的存储器 - Google Patents

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Abstract

本申请涉及用于读取对应于与读取命令相关联的多个地址的数据的存储器。本发明涉及存储器和并入有类似存储器的系统以及其操作，其中所述存储器可包含存储器单元阵列、状态寄存器和经配置以存取所述存储器单元阵列的控制器。所述控制器可经进一步配置以响应于与多个地址相关联的读取命令而对所述存储器单元阵列执行多个读取操作，响应于对应于所述多个地址中的特定地址的特定读取操作的数据可用于由外部装置读出，将特定值存储到所述状态寄存器，并响应于对应于所述多个地址中的不同地址的不同读取操作的数据可用于由所述外部装置读出，将不同值存储到所述状态寄存器。

Description

用于读取对应于与读取命令相关联的多个地址的数据的存 储器
技术领域
本公开大体上涉及存储器，且具体地说，在一或多个实施例中，本公开涉及用于读取对应于与读取命令相关联的多个地址的存储器，以及操作所述存储器并将其并入到电子系统中。
背景技术
存储器(例如，存储器装置)通常在计算机或其它电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(random-access memory，RAM)、只读存储器(read only memory，ROM)、动态随机存取存储器(dynamic randomaccess memory，DRAM)、同步动态随机存取存储器(synchronous dynamic random accessmemory，SDRAM)和快闪存储器。
快闪存储器已发展成用于广泛范围的电子应用的一种广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的临限电压(Vt)改变决定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩张。
NAND快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于在其中布置有基础存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列被布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的多于一个选择栅极的变型是已知的。
随着使用存储器的系统的性能标准变得越来越苛刻，可能需要更快地存取存储器。
发明内容
在一个方面中，本申请提供一种存储器，其包括：存储器单元阵列；状态寄存器；以及控制器，其经配置以存取所述存储器单元阵列；其中所述控制器经进一步配置以：响应于与多个地址相关联的读取命令而对所述存储器单元阵列执行多个读取操作，所述多个读取操作中的每个读取操作对应于所述多个地址中的相应地址；响应于所述多个读取操作中对应于所述多个地址中的特定地址的特定读取操作的数据可用于由外部装置读出，将特定值存储到所述状态寄存器；以及响应于所述多个读取操作中对应于所述多个地址中的不同地址的不同读取操作的数据可用于由所述外部装置读出，将不同值存储到所述状态寄存器。
在另一方面中，本申请提供一种操作存储器的方法，其包括：接收与多个地址相关联的读取命令；读取对应于所述多个地址中的特定地址的数据；提供对应于所述特定地址的读取数据可用于读出的指示；读取对应于所述多个地址中的下一个地址的数据；以及提供对应于所述下一个地址的读取数据可用于读出的指示；其中对应于所述特定地址的读取数据可用于读出的所述指示不同于对应于所述下一个地址的读取数据可用于读出的所述指示。
在另一方面中，本申请提供一种操作存储器的方法，其包括：接收与N个地址相关联的读取命令，其中N是大于一的整数值；将所述N个地址存储到队列；读取对应于队列中的特定地址的数据；提供对应于所述特定地址的所述数据可用于读出的指示；读取对应于所述队列中的下一个地址的数据；以及提供对应于所述下一个地址的所述数据可用于读出的指示；其中对应于所述特定地址的所述数据可用于读出的所述指示不同于对应于所述下一个地址的所述数据可用于读出的所述指示。
在另一方面中，本申请提供一种电子系统，其包括：处理器；以及存储器，其与所述处理器通信；其中所述处理器经配置以：向所述存储器发布读取命令，其中所述读取命令与N个地址相关联，且其中N是大于一的整数值；读取所述存储器的状态寄存器，直到所述状态寄存器指示对应于所述N个地址中的特定地址的数据可用于读出为止；在所述状态寄存器指示对应于所述特定地址的所述数据可用于读出时，从所述存储器读出所述数据；确定所述N个地址中的下一个地址；读取所述存储器的所述状态寄存器，直到所述状态寄存器指示对应于所述下一个地址的数据可用于读出为止；以及在所述状态寄存器指示对应于所述下一个地址的所述数据可用于读出时，从所述存储器读出所述数据；且其中所述存储器经配置以：将特定值存储到所述状态寄存器，以指示对应于所述特定地址的所述数据可用于读出；以及将不同值存储到所述状态寄存器，以指示对应于所述下一个地址的所述数据可用于读出。
附图说明
图1是根据实施例的存储器的简化框图，所述存储器作为电子系统的部分与处理器通信。
图2A到2C是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3A是根据背景技术的读取来自存储器的不同地址的数据的时序图。
图3B描绘与图3A中的数据读取相关联的某些事件的概念化。
图4A是根据实施例的读取来自存储器的不同地址的数据的时序图。
图4B描绘与图4A中的数据读取相关联的某些事件的概念化。
图5根据实施例的操作存储器的方法的流程图。
图6是根据另一实施例的操作存储器的方法的流程图。
图7描绘根据实施例的地址队列的结构。
图8是根据实施例的操作含有存储器的系统的方法的流程图。
具体实施方式
在以下具体实施方式中，参考形成其一部分且其中借助于说明展示特定实施例的附图。在图式中，遍及若干视图，相同的附图标记描述大体上相似的组件。在不脱离本发明的范围的情况下可以利用其它实施例，且可以做出结构、逻辑和电改变。因此，以下详细描述不应被视为具有限制性意义。
举例来说，本文所使用的术语“半导体”可以指一层材料、晶圆或基板，并包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层、以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤以在基底半导体结构中形成区/接面，且术语半导体可包含含有此类区域/接面的底层。除非从上下文以其它方式显而易见，否则如本文所使用的术语导电以及其各种相关形式，例如导电(conduct/conducting/conduction)、以导电方式、导电性等是指导电。类似地，从上下文以其它方式显而易见，否则如本文所使用的术语连接以及其各种相关形式，例如连接(connect/connected/connection)等是指电连接。
图1是根据实施例的呈存储器(例如，存储器装置)100形式的第一设备的简化框图，所述第一设备作为呈电子系统形式的第三设备的部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、蜂窝电话等。处理器130，例如存储器装置100外部的控制器，可以是存储器控制器或其它外部主机装置。处理器130可经配置以存取根据实施例的存储器100。
存储器装置100包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够编程成至少两个数据状态中的一个。
提供行解码电路108和列解码电路110以对地址信号进行解码。接收并对地址信号进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112以管理向存储器装置100输入命令、地址和数据以及从存储器装置100输出数据和状态信息。地址寄存器114与I/O控制电路系统112以及行解码电路108和列解码电路110通信，以在解码之前锁存地址信号。指令寄存器124与I/O控制电路系统112和控制逻辑116通信以锁存传入命令。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取并产生外部处理器130的状态信息，即，控制逻辑116经配置以执行根据本文中所描述的实施例的存取操作(例如，读取操作、编程操作和/或抹除操作)。控制逻辑116与行解码电路108和列解码电路110通信，以响应于地址而控制行解码电路108和列解码电路110。
控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120来传送到存储器单元阵列104；接着可从I/O控制电路系统112在高速缓冲寄存器118中锁存新数据。在读取操作期间，可将数据从高速缓冲寄存器118传递到I/O控制电路系统112以用于输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(未展示)以感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122可与I/O控制电路系统112和控制逻辑116通信来锁存状态信息来以用于输出到处理器130。
存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写保护WP#。取决于存储器装置100的性质可通过控制链路132进一步接收额外或替代性控制信号(未展示)。存储器装置100通过多路复用输入/输出(I/O)总线134从处理器130接收命令信号(表示命令)、地址信号(表示地址)和数据信号(表示数据)，并通过I/O总线134将数据输出到处理器130。
举例来说，可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且可接着将命令写入到命令寄存器124中。可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且可接着将地址写入到地址寄存器114中。可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于I/O控制电路系统112处的16位装置的输入/输出(I/O)引脚[15:0]接收数据，且可接着将数据写入到高速缓冲寄存器118中。可随后将数据写入到数据寄存器120中来对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。
本领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可不能一定与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可经调适以执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。
此外，尽管根据各种信号的接收和输出的流行惯例而描述具体I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚(或其它I/O节点结构)的组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A是存储器单元阵列200A的一部分的示意图，所述存储器单元阵列如例如可作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中。存储器阵列200A包含例如字线2020到202N等存取线和例如位线204等数据线。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型例如以形成p阱，或n型导电性例如以形成n阱。
存储器阵列200A可以行(每行对应于字线202)和以列(每列对应于位线204)布置。每列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一个。每个NAND串206可连接(例如，选择性地连接)到共用源极216(SRC)并可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每个NAND串206中的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管与选择栅极212(例如，场效应晶体管)之间，所述选择栅极例如是选择栅极2100到210M中的一个(例如，可以是通常被称为选择栅极源极的源极选择晶体管)，所述选择栅极例如是选择栅极2120到212M中的一个(例如，可以是通常被称为选择栅极漏极的漏极选择晶体管)。选择栅极2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管被描绘为传统场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的多个选择栅极，每个选择栅极串联地经配置以接收相同或独立控制信号。
每个选择栅极210的源极可连接到共用源极216。每个选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每个选择栅极210可经配置以选择性地将对应NAND串206连接到共用源极216。每个选择栅极210的控制栅极可连接到选择线214。
每个选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每个选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每个选择栅极212可经配置以选择性地将对应NAND串206连接到共用位线204。每个选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可以是三维存储器阵列，例如其中NAND串206可大体上垂直于含有共用源极216的平面和含有多个位线204的平面延伸，所述位线可大体上平行于含有共用源极216的平面。
存储器单元208的典型构造包含可确定存储器单元(例如，通过临限电压改变)确定数据状态的数据存储结构234(例如，浮动栅极、电荷陷阱等)以及控制栅极236，如图2A中所展示。数据存储结构234可包含导电和/或介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些状况下，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230和经界定源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(并在一些状况下形成)字线202。
存储器单元208的列可以是选择性地连接到给定位线204的一或多个NAND串206。存储器单元208的行可以是共同地连接到给定字线202的存储器单元208。一行存储器单元208可包含但无需包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行可常常划分成物理存储器页单元208的一或多个群组，且物理存储器页单元208常常包含共同地连接到给定字线202的每个其它存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管早图2A中未明确地描绘位线2043到2045，但从图中显而易见，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同地连接到给定字线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可被视为存储器单元的物理页。存储器单元的物理页(其在在一些实施例中，可能仍然是整个行)的在单读取操作期间被读取的部分或在单个编程操作期间被编程的部分(例如，MLC存储器的上或下存储器页单元)可被视为逻辑存储器页单元。存储器单元的块可包含经配置以一起被抹除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共用字线202的所有NAND串206)。除非明确地区分，否则对存储器页单元的参考在本文中是指逻辑存储器页单元的存储器单元。
图2B是存储器单元阵列200B的一部分的另一示意图，所述存储器单元阵列如例如可作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中。图2B中的相同带编号元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040到204M，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共用源极216。多个NAND串206可选择性地连接到同一位线204。通过使选择线2150到215K偏置以选择性地激活各自位于NAND串206与位线204之间的选择晶体管212，NAND串206的子集可连接到其相应位线204。可通过使选择线214偏置来激活选择晶体管210。每个字线202可连接到存储器阵列200B中的多行存储器单元。通过特定字线202共同地彼此连接的存储器单元行可被统称作层。
图2C是存储器单元阵列200C的一部分的另一示意图，所述存储器单元阵列如例如可作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中。图2C中的相同带编号元件对应于如关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)与源极216。举例来说，存储器单元阵列200A可以是存储器单元阵列200C的部分。图2C描绘将NAND串206分组成存储器单元250的块。存储器单元250的块可以是可在单个擦除操作中一起被抹除的存储器单元208的分组，有时被称作抹除块。存储器单元250的每个块可表示共同地与单个选择线215，例如选择线2150，相关联的那些NAND串206。存储器单元2500的块的源极216可以与存储器单元250K的块的源极216是相同源极。举例来说，存储器单元2500到250K的每个块可共同地选择性地连接到源极216。共同地共享(例如，共同地选择性地连接到)数据线集204，例如数据线2040到204M，且共同地共享(例如，共同地选择性地连接到)源极216的存储器单元250的块集，例如存储器单元250的两个或更多个块，可被称作存储器平面。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可以是存储器的页缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元2500到250K的块集)。缓冲器部分240可包含用于感测相应数据线204上指示的数据值的感测装置(未展示)，以及用于从其对应的存储器平面存储感测到的数据值的对应寄存器(未展示)。
图3A是根据背景技术的读取来自存储器的不同地址的数据的时序图。在时间t0之前，存储器可接收读取与第一地址相关联的数据(例如，Data0)的第一命令(未展示)。举例来说，命令可具有例如00h-Address0-20h等格式，其中00h可以是指示需要对存储器执行读取操作的命令码，Address0可以是对应于存储器的存储位置(例如，在其存储器单元阵列)内的地址(例如，逻辑或物理地址)，且20h可以是向存储器指示命令完成且操作可开始的命令确认码。
一般来说，在存储器可开始读取操作之前，可进行某些活动以使存储器准备好读取操作。执行此类活动所需的时间可被称作启动开销。作为数个实例，可激活电压产生装置(例如，电荷泵)以产生读取操作所需的电压电平，且可感测存储器的温度以针对读取操作调整任何温度相依变量。当存储器响应于第一命令而在时间t0开始读取操作时，其可下拉就绪控制信号R/忙碌控制信号B#，从而指示其忙于执行存取操作或以其它方式不可用于额外命令。在在时间t1完成读取操作之后，存储器可即刻释放就绪控制信号R/忙碌控制信号B#，并将对应Data0提供给D/Q线(例如，I/O总线134的线)。存储器可接着执行某些活动以使存储器返回到某一初始化状态(即，开始下一个存取操作的某一状态)。执行此类活动所需的时间可被称作关闭开销。作为数个实例，可去激活电压产生装置和控制器(例如，内部控制器)的执行读取操作的模拟电路系统。时间段360因此可表示用于主动地执行读取操作的时间段且时间段362可表示用于读出Data0(例如，通过外部处理器或其它主机装置)，使存储器准备好后续操作，接收下一个命令并响应于所述下一个命令而启动开销的时间段。
在时间t2，响应于第二命令(例如，00h-Address1-20h)指示需要读取对应于Address1的位置的Data1，存储器可开始第二读取操作，并可在第二读取操作的持续时间内再次下拉就绪控制信号R/忙碌控制信号B#。在时间t3，可释放就绪控制信号R/忙碌控制信号B#，且可将对应Data1提供给D/Q线。
在时间t4，响应于指示需要读取对应于Address2的位置的Data2的第三命令(例如，00h-Address2-20h)，存储器可开始第三读取操作，并可在第三读取操作的持续时间内再次下拉就绪控制信号R/忙碌控制信号B#。在时间t5，可释放就绪控制信号R/忙碌控制信号B#，且可将对应Data2提供给D/Q线。
图3B描绘与图3A中的数据读取相关联的某些事件的概念化。举例来说，块364可表示用于执行图3A的每个读取操作的启动开销的时间，块366可表示用于执行图3A的相应读取操作的时间，且块368可表示用于执行图3A的每个读取操作的关闭开销的时间。
相比于参考图3A到3B论述的读取操作的类型，各种实施例可实现从存储器的多个经定址位置读取数据，无需在读取操作之间执行关闭开销活动或启动开销活动。
图4A是根据实施例的读取来自存储器的不同地址的数据的时序图。在时间t0之前，存储器可接收读取与一或多个地址相关联的数据的第一命令(未展示)。举例来说，命令可具有例如xxh-Address0，Address1，…AddressN-1-yyh等格式，其中xxh可以是指示需要对根据实施例的存储器执行读取操作的命令码，Address0到AddressN-1可以是对应于存储器的存储位置(例如，在其存储器单元阵列)内的地址(例如，逻辑或物理地址)，且yyh可以是向存储器指示命令完成且操作可开始的命令确认码。对于图4A的论述，实例命令可呈形式xxh-Address0，Address1，Address2-yyh，即，与三个地址相关联的命令，例如N＝3。尽管此实例利用与命令相关联的三个地址，但其它数目个地址还可与各种实施例一起使用。
当存储器响应于命令而在时间t0开始读取操作时，其可例如通过下拉就绪控制信号R/忙碌控制信号B#来指示其忙于执行存取操作或以其它方式不可用于额外命令。对于一些实施例，存储器可在状态寄存器中存储值(例如，在所描绘实例中，00h)，所述值指示没有与读取命令相关联的数据可用于(例如，尚可用于)读出。
在时间t1完成读取操作之后，存储器可即刻提供其是可用的以接收额外命令的指示，例如，存储器可释放就绪控制信号R/忙碌控制信号B#。存储器可进一步在时间t1将对应Data0提供到D/Q线(例如，I/O总线134的线)。结合地说，存储器可在状态寄存器中存储值(例如，在所描绘实例中，01h)，以指示与命令的特定(例如，第一)地址(例如，Address0)相关联的数据(例如，Data0)可用于读出。尽管存储器可在开始读取操作之前执行启动开销活动，但可消除关闭开销活动，使得存储器可在时间t1开始执行下一个(例如，第二)读取操作，以读取与命令的下一个地址(例如，Address1)相关联的数据(例如，Data1)。另外，通过消除关闭开销活动，可开始第二读取操作，无需针对所述读取操作执行启动开销活动。举例来说，存储器可响应于将数据值锁存到页缓冲器中而开始下一个读取操作。
因为实施例可开始下一个读取操作，无需确认已读出数据，所以外部装置(例如，外部处理器)可经配置以定期读取状态寄存器以确定何时数据可用和哪一数据可用。执行读出的定时通常极少受关注，这是因为通过外部装置读出数据所需的时间相比于内部地读取数据所需的所述通常较小，可能小了一个数量级。举例来说，通过外部装置读出数据可能花费少于5μs，但在存储器可提供下一个数据以用于输出之前可能花费多于50μs，因此在可覆写数据之前提供相当大的容限。
当执行在时间t1开始的第二读取操作时，存储器可能不相对于第一读取操作下拉如所展示的就绪控制信号R/忙碌控制信号B#，例如替代地继续指示其是可用的以接收额外命令。这可允许外部装置取消读取操作或执行其它活动，例如读取状态寄存器或键入待读取的额外地址。在时间t2完成第二读取操作之后，存储器可即刻将对应Data1提供到D/Q线。结合地说，存储器可在状态寄存器中存储值(例如，在所描绘实例中，02h)，以指示与命令的特定(例如，第二)地址(例如，Address1)相关联的数据(例如，Data1)可用于读出。同样，可开始下一个(例如，第三)读取操作，无需执行关闭开销活动或启动开销活动。因而，存储器可开始在时间t2执行下一个(例如，第三)读取操作，以读取与命令的下一个(例如，第三)地址(例如，Address2)相关联的数据(例如，Data2)。
在时间t3完成第三读取操作之后，存储器可即刻将对应Data2提供到D/Q线。结合地说，存储器可在状态寄存器中存储值(例如，在所描绘实例中，03h)，以指示与命令的特定(例如，第三)地址(例如，Address2)相关联的数据(例如，Data2)可用于读出。
图4B描绘与图4A中的数据读取相关联的某些事件的概念化。举例来说，块464可表示用于执行启动开销(例如，每命令一次)的时间，块466可表示用于执行图4A的相应读取操作(例如，每个相关联地址一次)的时间，且块468可表示用于执行关闭开销(例如，每命令一次)的时间。
应注意，与读取命令相关联的地址可以是到相连地址空间的地址。但是，与根据实施例的读取命令相关联的地址可能不相连。举例来说，存储器可经配置以通过将不同临限电压范围分配到不同数字模式而在存储器单元中存储多于一个位的数据。MLC存储器可使用四个临限电压范围以表示两个位的位模式，包含第一数字，例如最低有效位(LSB)或下页(LP)数据；和第二数字，例如最高有效位(MSB)或上页(UP)数据。类似地，TLC存储器使用八个临限电压范围以表示三个位的位模式，包含第一数字，例如最低有效位元(LSB)或下页(LP)数据；第二数字，例如上页(UP)数据；以及第三数字，例如最高有效位(MSB)或额外页(XP)数据。与读取命令相关联的地址可全部对应于特定类型的数据页，例如所有下页数据，或所述地址可包含多于一种类型的数据页，例如下页数据、上页数据和/或额外页数据的某一组合。另外，与读取命令相关联的地址可全部对应于单个存储器单元块的地址，或可对应于多于一个存储器平面的多于一个存储器单元块的地址等。
从前述描述，应显而易见的是，操作存储器的此方法区别于可输出对应于多个地址的数据的现有技术读取操作。举例来说，同步DRAM共同地利用突发读，其中读取操作可以起始地址开始，且可通过递增开始或先前地址来进行额外读取操作。但是，此类读取操作依赖于在已知时延之后提供第一数据，并在连续时钟循环上提供连续数据。具体地说，主机装置知晓何时预期在DQ线上出现第一数据，并知晓预期在每个后续时钟循环上出现新数据。此方案通常因为存取时间通常过长而对非易失性存储器不可用，并可视待读取存储器单元的数据值或存储到例如MLC或TLC等那些存储器单元的数据状态的数目而变化。此类方案还通常受限于相连地址空间。类似地，尽管非易失性存储器中的非相连地址空间的读取操作可能已知，但其可能依赖于存储器与其主机之间的交握，因此存储器知晓其在何时可开始读取对应于后续地址的数据，无需覆写尚未被读出的数据。
为了实现操作例如参考图4A到4B所描述的存储器的方法，状态寄存器可包含寄存器以指示数据是否可用和数据何时可用，以指示哪一数据可用。如常见做法，状态寄存器可包含用于可能与主机装置相关的其它信息的额外寄存器。根据实施例，表1表示用以提供根据实施例的指示的一个实施方案。
考虑读取命令可包含16个地址，例如Address0到Address15，的实例。可利用五位数(例如，五位)寄存器以提供16个地址的各种指示和无数据指示。表1可表示五位数寄存器的一位数(例如，一位)寄存器的数据值例如更大状态寄存器的一部分。举例来说，值“00000”可用以指示无数据可用，例如DQ线上的任何数据无效，值“00001”可指示对应于Address0的数据可用，值“00010”可指示对应于Address1的数据可用，值“00011”可指示对应于Address2的数据可用，等等。
表1
表2可表示替代实施方案中的五位数(五位)寄存器的个别一位数(例如，一位)寄存器的数据值。在此实例中，一个寄存器可用作旗标位。举例来说，此寄存器可存储逻辑1以提供无数据指示，并可存储逻辑0以提供数据有效的指示。举例来说，值“1XXXX”可用以指示无数据可用，例如用以DQ线上的任何数据无效。值X可指示寄存器的无关值。所述旗标位可指示数据无效，所以其余寄存器的值变得未决议。应注意，尽管逻辑1在此实例中用以提供无数据指示，但可替代地使用逻辑0。
表2
继续表2的此实例，值“00000”可接着指示对应于Address0的数据可用，值“00001”可指示对应于Address1的数据可用，值“00010”可指示对应于Address2的数据可用，等等。还可使用用于提供相关指示的其它方案。
图5根据实施例的操作存储器的方法的流程图。在501处，可通过存储器从例如存储器控制器或其它处理器等外部装置接收读取命令。读取命令可与多个地址相关联。
在503处，例如响应于读取命令，存储器可读取对应于所述多个地址中的特定地址数据。在505处，存储器可提供对应于特定地址的读取数据可用于读出的指示(例如，第一指示)。举例来说，存储器可改变状态寄存器的值以指示对应于特定地址的读取数据可用于读出。
在507处，例如响应于读取命令，存储器可读取对应于所述多个地址中的下一个地址的数据。举例来说，下一个地址可以是接收到的多个地址的序列中的在接收到特定地址之后(例如，紧接着接收到特定地址)接收到的地址。替代地，下一个地址可以是接收到的多个地址的序列中的在接收到特定地址之前(例如，紧接在接收到特定地址之前)接收到的地址。地址的其它次序同样地可行。在509处，存储器可提供对应于下一个地址的读取数据可用于读出的指示(例如，第二指示)。举例来说，存储器可改变状态寄存器的值以指示对应于下一个地址的读取数据可用于读出。对应于下一个地址的读取数据可用于读出的指示与对应于特定地址的读取数据可用于读出的指示不同(例如，具有不同值)。通过提供不同指示，存储器不仅可指示数据可用于读出，而且可指示哪一数据可用于读出。
图6根据实施例的操作存储器的方法的流程图。在601处，可从例如存储器控制器或其它处理器等外部装置接收读取命令以及N个地址。N可以是大于一的任何整数值。
在603处，可将接收到的地址存储到存储器的地址队列。将参考图7描述根据各种实施例的地址队列。在605处，存储器可视情况指示与读取命令相关联的数据尚未可用。举例来说，可将值存储到可用于由外部装置读出的状态寄存器。
在607处，存储器可从一或多个位置读取对应于N个地址中的特定地址的数据。举例来说，当N个地址以接收次序对应于地址Address0-AddressN-1(Address0到AddressN-1)时，特定地址可对应于第一接收到的地址Address0(Address0)。替代地，特定地址可对应于最后接收到的地址AddressN-1(AddressN-1)。当存储器执行逻辑到物理转译时，接收到的地址可表示逻辑地址，且对应于特定逻辑地址的一或多个存储位置可对应于由存储器在转译之后即刻确定的一或多个物理存储位置。当存储器不执行逻辑到物理转译时，接收到的地址可表示对应于存储器的一或多个物理存储位置的物理地址。
在609处，在读取数据之后，提供数据可用于读出的指示。如所论述，这可以是寄存器的特定值，例如状态寄存器的一部分的特定值，所述特定值可用于由外部装置读出。指示可进一步指示可用数据对应于接收到的地址中的哪一个地址。在611处，存储器可接着确定对应于读取数据的地址是否是接收到的地址中的最后一个地址，例如，存储器可确定是否已读取对应于每个接收到的地址的数据。如果是，那么方法可在613处结束。否则，可在615处确定下一个地址。为继续实例，当原始地址是Address0时，下一个地址可以是Address1。类似地，当原始地址是AddressN-1时，下一个地址可以是AddressN-2。过程可接着返回到607以读取对应于下一个地址的数据。可接着针对接收到的地址中的每个后续地址重复此过程。
对于一些实施例，可回应于读取命令而在操作期间在617处接收额外地址。还可在603处将这些额外地址存储到地址队列。
图7描绘根据实施例的地址队列770的结构。地址队列770可包含对应于与读取命令一起接收到的数个(例如，最大数目个)地址的数个地址寄存器772(例如，地址寄存器7720到77215)。地址队列770可对应于经配置以存储与读取命令一起接收到的16个地址的实施例。可使用其它数目个地址寄存器772。
根据实施例，当与读取命令一起接收地址时，可将那些接收到的地址依序存储到个别地址寄存器772。箭头776可在概念上对应于地址指标，所述地址指标指示应将地址存储到哪一个地址寄存器772，和/或指示哪一个地址寄存器772对应于待用于执行读取操作，例如下一个或当前读取操作，的地址。地址指标776可递增或递减，以在接收到地址时和/或在将针对接收到的地址执行下一个读取操作时指示下一个地址寄存器772。作为一个实例，地址指标776可以是计数器。举例来说，四位数(例如，四位)计数器可用以依序行进穿过十六个实例地址寄存器772。
对于允许接收额外地址的实施例，计数器可以是环绕计数器，例如在到达“1111”值之后，计数器可即刻针对下一个计数返回到“0000”。以此方式，可在读取对应于首先接收到的地址的数据之后键入额外地址，且对应于那些读取地址的地址寄存器772可用以存储新接收到的地址。作为实例，考虑接收16个地址，将所述地址存储到地址寄存器7720到77215。在读取对应于地址寄存器7720到7727的数据之后，可接收八个额外地址并将其存储到地址寄存器7720到7727，而存储器继续读取对应于地址寄存器7728到77215的数据。使用环绕计数器，在读取对应于地址寄存器77215的数据之后，可即刻将计数返回到0以读取对应于地址寄存器7720中的新地址的数据。
为了辅助确定是否应再次循环穿过地址寄存器7720到77215的至少一部分，可视情况包含一组额外旗标寄存器774(例如，旗标寄存器7740到77415)。这些旗标寄存器774可以是用于存储旗标位的一位数(例如，一位)寄存器，所述旗标位指示其对应的地址寄存器772是否含有有效地址。旗标寄存器774可设定成指示其对应地址寄存器772不含有效地址的初始值(例如，逻辑1)。当接收到地址时，旗标寄存器774的值可对应地切换到不同值(例如，逻辑0)，以指示对应地址寄存器772含有有效地址。
当执行(例如，已完成或可能起始)地址寄存器772的地址的读取操作时，对应旗标寄存器774可切换回到其初始值。因而，在返回到地址寄存器7720之后，旗标寄存器7740即刻可用以指示地址寄存器7720是否含有下一个读取操作的有效地址，或地址寄存器77215是否含有读取命令的最后一个地址。此外，当读取命令可能支持某一数目个相关联地址时，此类旗标寄存器774可用以指示何时与命令一起接收某一更少数目个相关联地址。在图7的实例中，如果与在此实例中可能的少于16个地址一起接收读取命令，那么不接收地址的地址寄存器772可能具有指示在那些地址寄存器772中不存在有效地址的对应旗标寄存器774，因此便于确定是否已到达最后一个地址。作为旗标寄存器774的替代方案，可在地址寄存器772中存储指示未存储有效地址的值，例如将不对应于存储器内的任何有效地址的值。举例来说，如果所有逻辑0的值将不对存储器的任何有效存储位置进行定址，那么地址寄存器内的所有逻辑0的值可指示地址寄存器772中未存储地址。
图8是根据实施例的操作含有存储器的系统的方法的流程图。在801处，系统的控制器可向系统的存储器发布读取命令，其中读取命令与N个地址相关联。N可以是大于一的任何整数值。
在发布读取命令和其相关联地址之后，控制器在803处可读取存储器的状态寄存器。如果状态寄存器在805处不指示数据可用于特定地址，那么控制器可在803处再次读取状态寄存器。如先前所提及，读出来自存储器的数据的时间通常比存储器需要以读取来自其存储位置的数据的时间短得多。因而，可在803处再次读取状态寄存器之前在807处引入延迟。举例来说，如果已知存储器花费至少50μs以执行读取操作和当前新数据以用于读出，且读出数据所需的时间少于5μs，那么可在再次读取状态寄存器之前使用少于50μs的延迟，例如可使用30μs的延迟，同时仍提供容限以在用新数据覆写之前执行读出。亦可在首次读取状态寄存器之前引入延迟。替代地，响应于就绪/忙碌控制信号RB#转变，控制器可在第一情形下读取状态寄存器，从而指示存储器完成了第一读取操作。
如果状态寄存器在805处的确指示数据可用于特定地址，那么控制器可在809处执行所述地址的对应数据的读出。控制器可接着在811处确定所述地址是否是读取命令的最后一个地址。如果是，那么方法可在813处结束。否则，控制器可在815处改变地址，并在803处返回以读取状态寄存器，不管是否有延迟817。可针对与读取命令相关联的每个其余地址重复所述过程。
视情况，控制器可在819处向存储器提供额外地址，而存储器响应于读取命令而开始执行读取操作。举例来说，控制器可提供额外地址，如参考图7所论述。
结论
尽管本文中已说明且描述具体实施例，但本领域普通技术人员将了解，计算出实现相同目的的任何布置可以取代所示的具体实施例。本领域普通技术人员将对实施例的许多修改显而易见。因此，本申请意图涵盖实施例的任何修改或变型。

Claims (27)

1.一种存储器，其包括：
存储器单元阵列；
状态寄存器；
输入/输出I/O线；以及
控制器，其经配置以存取所述存储器单元阵列；
其中所述控制器经进一步配置以：
响应于与多个地址相关联的读取命令而对所述存储器单元阵列执行多个读取操作，所述多个读取操作中的每个读取操作对应于所述多个地址中的相应地址；
响应于完成所述多个读取操作中对应于所述多个地址中的特定地址的特定读取操作，将所述特定读取操作的数据提供给所述I/O线以用于由外部装置读出，并且将多个状态值中的特定值存储到所述状态寄存器；以及
响应于完成所述多个读取操作中对应于所述多个地址中的不同地址的不同读取操作，将所述不同读取操作的数据提供给所述I/O线以用于由所述外部装置读出，并且将所述多个状态值中的不同值存储到所述状态寄存器；
其中所述多个地址中的每个地址以一对一的关系对应于所述多个状态值中的相应值；以及
其中所述多个状态值中的每个值指示可用于由所述外部装置读出的数据仅对应于所述多个地址中的其相应地址。
2.根据权利要求1所述的存储器，其中所述控制器经进一步配置以：
针对所述多个读取操作中的每个读取操作：
响应于完成所述读取操作，将所述读取操作的数据提供给所述I/O线以用于由所述外部装置读出，并且将所述多个状态值中的相应值存储到所述状态寄存器，从而指示可用于由所述外部装置读出的所述数据对应于所述多个地址中的哪个地址。
3.根据权利要求1所述的存储器，其进一步包括：
地址队列，其包括多个地址寄存器；
其中所述控制器经进一步配置以将所述多个地址中的每个地址存储到所述多个地址寄存器中的相应地址寄存器。
4.根据权利要求3所述的存储器，其中所述地址队列进一步包括多个旗标寄存器，所述多个旗标寄存器中的每个旗标寄存器对应于所述多个地址寄存器中的相应地址寄存器，且经配置以指示其相应地址寄存器是否含有有效地址。
5.根据权利要求4所述的存储器，其中所述控制器经进一步配置以当所述多个地址中的地址存储到其在所述多个地址寄存器中的相应地址寄存器时，将特定值存储到所述多个旗标寄存器中的每个旗标寄存器。
6.根据权利要求5所述的存储器，其中所述控制器经进一步配置以响应于为存储在所述多个地址寄存器中的相应地址寄存器中的所述地址执行读取操作，将不同值存储到所述多个旗标寄存器中的每个旗标寄存器。
7.根据权利要求1所述的存储器，其中所述控制器经进一步配置以将与所述多个状态值互斥的替代状态值存储到所述状态寄存器，以指示所述多个读取操作没有可用于由所述外部装置读出的数据。
8.一种操作存储器的方法，其包括：
接收与多个地址相关联的读取命令；
读取对应于所述多个地址中的特定地址的数据；
连同将对应于所述特定地址的所述数据提供到所述存储器的输入/输出I/O线一起提供对应于所述特定地址的读取数据可用于读出的指示；
读取对应于所述多个地址中的下一个地址的数据；以及
连同将对应于所述下一个地址的所述数据提供到所述存储器的所述I/O线一起提供对应于所述下一个地址的读取数据可用于读出的指示；
其中对应于所述特定地址的读取数据可用于读出的所述指示不同于对应于所述下一个地址的读取数据可用于读出的所述指示。
9.根据权利要求8所述的方法，其进一步包括：
对于所述多个地址中的每个地址：
读取对应于所述地址的数据；以及
连同将对应于所述地址的所述数据提供到所述存储器的所述I/O线一起提供对应于所述地址的读取数据可用于读出的指示；
其中对应于所述地址的读取数据可用于读出的所述指示的值不同于对应于所述多个地址中的任何其它地址的读取数据可用于读出的所述指示的值。
10.根据权利要求8所述的方法，其进一步包括在提供对应于所述特定地址的读取数据可用于读出的所述指示之前提供没有有效数据可用于读出的指示，其中没有有效数据可用于读出的所述指示的值不同于对应于所述多个地址中的任何地址的读取数据可用于读出的所述指示的值。
11.根据权利要求8所述的方法，其进一步包括：
读取对应于所述多个地址中的所述下一个地址的所述数据，无需在读取对应于所述多个地址中的所述特定地址的所述数据之后执行关闭或启动开销活动。
12.根据权利要求11所述的方法，其进一步包括在读取对应于所述多个地址中的第一地址的数据之前响应于所述读取命令而执行启动开销活动。
13.根据权利要求12所述的方法，其进一步包括在读取对应于所述多个地址中的最后一个地址的数据之后响应于所述读取命令而执行关闭开销活动。
14.根据权利要求12所述的方法，其进一步包括仅在读取对应于所述多个地址中的所述第一地址的所述数据之前响应于所述读取命令而执行所述启动开销活动。
15.根据权利要求13所述的方法，其进一步包括仅在读取对应于所述多个地址中的所述最后一个地址的所述数据之后响应于所述读取命令而执行所述关闭开销活动。
16.一种操作存储器的方法，其包括：
接收与N个地址相关联的读取命令，其中N是大于一的整数值；
将所述N个地址存储到队列；
读取对应于队列中的特定地址的数据；
连同将对应于所述特定地址的所述数据提供到所述存储器的输入/输出I/O线一起提供对应于所述特定地址的所述数据可用于读出的指示；
读取对应于所述队列中的下一个地址的数据；以及
连同将对应于所述下一个地址的所述数据提供到所述存储器的所述I/O线一起提供对应于所述下一个地址的所述数据可用于读出的指示；
其中对应于所述特定地址的所述数据可用于读出的所述指示不同于对应于所述下一个地址的所述数据可用于读出的所述指示。
17.根据权利要求16所述的方法，其中将所述N个地址存储到所述队列包括将所述N个地址存储到地址寄存器数目大于或等于N的队列。
18.根据权利要求17所述的方法，其进一步包括：
将所述N个地址中的每个地址存储到所述队列中的对应地址寄存器；以及
针对所述队列中的每个地址寄存器接收到所述N个地址中的地址，将特定值存储到多个旗标寄存器中的对应旗标寄存器。
19.根据权利要求18所述的方法，其中读取对应于队列中的所述特定地址的所述数据进一步包括将不同值存储到所述多个旗标寄存器中对应于所述多个地址寄存器中的存储所述特定地址的所述地址寄存器的旗标寄存器。
20.根据权利要求18所述的方法，其进一步包括：
在读取对应于所述多个地址中的存储于所述特定地址寄存器中的所述地址的数据之后，将额外地址存储到所述多个地址寄存器中的特定地址寄存器。
21.根据权利要求16所述的方法，其进一步包括：
将所述N个地址中的每个地址存储到所述队列中的对应地址寄存器，其中所述队列包括大于N的数目个地址寄存器；以及
将特定值存储到所述队列中的不存储所述N个地址中的地址的地址寄存器，其中所述特定值不对应于所述存储器的任何有效存储位置。
22.一种电子系统，其包括：
处理器；以及
存储器，其与所述处理器通信；
其中所述处理器经配置以：
向所述存储器发布读取命令，其中所述读取命令与N个地址相关联，且其中N是大于一的整数值；
读取所述存储器的状态寄存器，直到所述状态寄存器指示对应于所述N个地址中的特定地址的数据可用于读出为止；
响应于所述状态寄存器指示对应于所述特定地址的所述数据可用于读出，从所述存储器读出所述数据；
确定所述N个地址中的下一个地址；
读取所述存储器的所述状态寄存器，直到所述状态寄存器指示对应于所述下一个地址的数据可用于读出为止；以及
响应于所述状态寄存器指示对应于所述下一个地址的所述数据可用于读出，从所述存储器读出所述数据；且
其中所述存储器经配置以：
将特定值存储到所述状态寄存器，以指示对应于所述特定地址的所述数据已经被提供给所述存储器的输入/输出I/O线且可用于读出；以及
将不同值存储到所述状态寄存器，以指示对应于所述下一个地址的所述数据已经被提供给所述存储器的所述I/O线且可用于读出。
23.根据权利要求22所述的电子系统，其中所述处理器经进一步配置以在读取所述状态寄存器的特定情形之后和在读取所述状态寄存器的随后情形之前实施延迟。
24.根据权利要求22所述的电子系统，其中对于所述N个地址中的每个地址，所述存储器经进一步配置以将相应值存储到所述状态寄存器，以指示对应于所述地址的数据已经被提供给所述存储器的所述I/O线且可用于读出，其中对应于所述地址的所述相应值不同于对应于所述N个地址中的任何其余地址的所述相应值。
25.根据权利要求24所述的电子系统，其中所述存储器经进一步配置以将值存储到所述状态寄存器，所述值在没有有效数据可用于读出时不同于对应于所述N个地址中的任何地址的相应值。
26.根据权利要求22所述的电子系统，其中所述处理器经进一步配置以在对应于所述N个地址中的每个地址的数据可用于读出之前向所述存储器提供额外地址。
27.根据权利要求22所述的电子系统，其中所述存储器进一步经配置以在不从所述处理器确认对应于所述特定地址的所述数据已由所述处理器读出的情况下，用对应于所述下一个地址的所述数据覆写对应于所述特定地址的所述数据。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018120448A (ja) * 2017-01-26 2018-08-02 ソニーセミコンダクタソリューションズ株式会社 演算処理装置および情報処理システム
KR20200095130A (ko) * 2019-01-31 2020-08-10 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11231879B2 (en) * 2020-02-28 2022-01-25 Micron Technology, Inc. Dedicated design for testability paths for memory sub-system controller
KR20210155228A (ko) * 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11756594B2 (en) 2020-12-16 2023-09-12 Micron Technology, Inc. Memory devices for multiple read operations

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6044429A (en) * 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
CN106575259A (zh) * 2014-08-15 2017-04-19 美光科技公司 用于同时存取存储器的不同存储器平面的设备及方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070470B1 (en) 2013-12-11 2015-06-30 Micron Technology, Inc. Sensing memory cells coupled to different access lines in different blocks of memory cells
US9502125B2 (en) 2014-09-08 2016-11-22 Micron Technology, Inc. Concurrently reading first and second pages of memory cells having different page addresses
US9430417B2 (en) 2014-09-08 2016-08-30 Micron Technology, Inc. Sequential memory access operations
US10019158B2 (en) * 2016-03-15 2018-07-10 Toshiba Memory Corporation Determination of a read voltage to be applied to a page based on read voltages of other pages
US9792995B1 (en) * 2016-04-26 2017-10-17 Sandisk Technologies Llc Independent multi-plane read and low latency hybrid read
US10310942B2 (en) * 2016-09-20 2019-06-04 Toshiba Memory Corporation Memory system
JP2018156696A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10191812B2 (en) * 2017-03-30 2019-01-29 Pavilion Data Systems, Inc. Recovery mechanism for low latency metadata log

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6044429A (en) * 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
CN106575259A (zh) * 2014-08-15 2017-04-19 美光科技公司 用于同时存取存储器的不同存储器平面的设备及方法

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