CN115731997A - 用于多面读取操作的精简命令序列 - Google Patents

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Abstract

系统、装置和方法可以提供生成NAND存储器中的多个面的地址信息、从地址信息中排除列信息、以及向NAND存储器发送读取命令序列的技术，其中，读取命令序列包括地址信息。在一个示例中，该技术还从读取命令序列中排除面确认命令和忙周期。

Description

用于多面读取操作的精简命令序列
技术领域
实施例总体上涉及存储器结构。更特别地，实施例涉及用于存储器结构中的多面(multi-plane)读取操作的精简命令序列。
背景技术
NAND型闪存存储器(“NAND存储器”)可以被组织成多个单元，其中每个单元包含一位或多位数据，并且可通过位线(列)和字线(行)的阵列来访问。另外，NAND存储器单元可以分布在多个管芯上，其中每个管芯包含可独立访问的多个面(plane)。从多个面读取数据通常涉及向NAND存储器发出命令序列，其中该命令序列包括若干“伪”忙周期(例如，与面确认命令相关联)，并且该命令序列标识正被访问的列。伪忙周期和列数据的传输所花费的时间可能增加等待时间，并且对性能具有不利影响。
附图说明
通过阅读下面的说明书和所附的权利要求书，并且参考下面的附图，实施例的各种优点对于本领域的技术人员将变得显而易见，其中：
图1是根据实施例的读取命令序列的示例的信令图；
图2是根据实施例的操作性能增强的控制器的方法的示例的流程图；
图3A是根据实施例的其他适用场景的表的示例的图示；
图3B是根据实施例的读取恢复特征的能力图表的示例的图示；并且
图4是根据实施例的性能增强的计算系统的示例的框图。
具体实施方式
随着NAND存储器设备中输入/输出(IO)速度逐代增加，命令开销可能不会相应地缩小。实际上，命令和地址周期在较高的IO速度下会增加显著的开销。实施例提供了“超精简”读取命令序列，其通过消除对列地址周期、多面确认命令和多个伪忙周期(例如tDBSY，每个可以消耗大约1微秒/μs)的任何需要来提高用于顺序读取操作的通道效率。实施例还可扩展到编程操作命令协议。
更特别地，NAND存储器可以假设每面正在读取固定量的数据(例如，16KB)。另外，NAND提供去除多面确认命令的能力，因此消除了相关联的等待时间(tDBSY)。此外，还优化了读出操作(从NAND缓冲器到主机的数据传递)。本文描述的读取命令序列可以被认为是“超精简的”，因为该序列提供实现多面/单面读取操作的最快命令协议。
现在转到图l，示出了多面增强的读取命令序列10(10a-10d)。在实施例中，当NAND存储器中的管芯/逻辑单元号(LUN)就绪信号(RDY_LUN)为高时，由存储器芯片控制器装置执行增强的读取命令序列10。例如，第一序列分量10a触发从第一面的读取，第二序列分量10b触发从第二面的读取，第三序列分量10c触发从第三面的读取，并且第四序列分量10d触发从第四面的读取。尽管出于讨论的目的在所示示例中示出了四个面，但是读取命令序列可以容易地扩展到任何数量的面。
读取命令序列10包括多个第一命令(“CMD1”)和第二命令(“CMD2”)，第一命令以信号通知从多个面中的一个面读取NAND存储器中的多个面中的每个面的地址信息(“4Addr”或四个地址)，第二命令以信号通知读取命令序列10的结束。在实施例中，地址信息根据NAND存储器的管芯、面、块和页来标识行。特别注意的是，地址信息不包括列地址。相反，读取命令序列10使用固定数量的列(例如，16KB)。例如，NAND存储器可以在内部迫使列地址为“0”并且启用16K页读取。
相反，传统的四面(QP)读取命令序列可以是：
CMDA-6addr-CMDB-(tDBSY)-CMDA-6addr-CMDB-(tDBSY)-CMDA-6addr-CMDB-(tDBSY)-CMDA-6addr-CMD2
其中命令“CDMA”以信号通知每个传统的面访问的开始，“6addr”标识正被访问的列和行，命令“CMDB”是面确认命令(例如，指示NAND存储器在返回所请求的数据之前等待直到序列完成)，tDBSY是伪忙周期，并且“CMD2”以信号通知读取命令序列的结束。因此，增强的读命令序列10消除了八个地址锁存使能(ALE)周期(例如，对应于八个列地址)、三个命令(例如，对应于面确认命令)和三个伪忙周期。
一旦发出第二命令CMD2，控制器可以在发出多面读出命令序列之前等待多面读取时间(tR_MP)。在实施例中，读出命令序列是：
CMD3-laddr(Pl:5:4,LUN:2:0)+CMD4-2addr(Col)-CMD5
因此，第三命令“CMD3”伴随有面地址(例如，位5:4)和管芯地址(例如，位2:0)，第四命令“CMD4”伴随有多个列地址(“2addr”)，并且第五命令“CMD5”以信号通知增强的读出命令序列的结束。
对比之下，传统的读出命令序列可以是：
CMDC-6addr-CMD5(每面)
其中，命令“CMDC”以信号通知传统的读出命令序列的开始，“6addr”标识正被访问的列和行，并且第五命令“CMD5”以信号通知传统的读出命令序列的结束。
因此，增强的读出命令序列消除了八个ALE周期(例如，对应于八个列地址)。该组合影响节省了用于QP读取操作的3.3μs，并且提供了读取操作的命令等待时间的实质性改进。实际上，命令协议优化与要读取的面的数量成比例。
图2示出了操作性能增强的控制器的方法20。方法20可以在一个或多个模块中实施为存储在机器或计算机可读存储介质中(例如，随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、固件、闪存存储器等)的逻辑指令集，在可配置硬件(例如，可编程逻辑阵列(PLA)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD))中实施，在使用电路技术的固定功能硬件(例如，专用集成电路(ASIC)、互补金属氧化物半导体(CMOS)或晶体管-晶体管逻辑(TTL)技术)中实施，或者在其任何组合中实施。
所示的处理框22生成NAND存储器中的多个面的地址信息，其中框24从地址信息中排除列地址信息。另外，框26向NAND存储器发送读取命令序列，其中读取命令序列包括地址信息。在实施例中，框26从读取命令序列中排除面确认命令和忙周期。如已经指出的，读取命令序列可以包括多个第一命令(例如，CMD1)，第一命令具有与多个面中的每个面相对应的行地址，其中每个第一命令以信号通知从多个面中的一个面的读取。在一个示例中，读取命令序列还包括第二命令(例如，CMD2)，其中，第二命令以信号通知读取命令序列的结束。此外，每个行地址可以标识NAND存储器中的页、面、块和管芯。
控制器可以使用读取状态增强的过程来跟踪读取操作的状态，其中，框28向NAND存储器发送读出命令序列(例如，当管芯/LUN就绪信号为高时)。在实施例中，读出命令序列包括具有面地址和管芯地址的第三命令(例如，CMD3)、具有多个列地址的第四命令(例如，CMD4)、以及第五命令(例如，CMD5)。第五命令以信号通知读出命令序列的结束。因此，方法20至少就从读取命令序列中排除列地址信息、面确认命令和/或忙周期来加速读取操作而言增强了性能。通过从读出命令序列中消除ALE周期来进一步提高性能。
如本文所述的超精简读取还适用于使用前缀操作码(例如，“CMDD”)技术的快速(OTF)单级单元(SLC)操作：
CMDD+CMDE-4Addr-CMDB/CMD2。
图3A示出了其他适用场景的表30，并且图3B示出了读取恢复特征的能力图表32。在所示的示例中，实施例可以用于校正读取、经由多级位(MLBi)移动读取参考(MRR)、地址周期读取(ACR)偏移、读取重试特征(Ftr)、自动读取校准(ARC，例如，在特定级的多个读取)持久偏移等。例如，在正常读取操作不提供错误校正码(ECC)限制内的预期数据的情况下，校正读取功能用于读出校正数据。校正读取功能不仅读取正被读取的(一个或多个)页的字线(WLn)，而且还读取WLn+l。进行此额外读取以检查经编程的电平并且理解下一WL的浮动栅极干扰。因此，经由本文所述的技术加速读取操作可以实质上改进读取恢复特征。
现在转到图4，示出了性能增强的计算系统140。在所示的示例中，固态驱动器(SSD，例如存储器设备)142包括耦接到NAND存储器146的设备控制器装置144。所示NAND存储器146包括NVM单元148的集合(例如，具有多个NAND子块/SB)和芯片控制器装置150，该芯片控制器装置包括衬底152(例如，硅、蓝宝石、砷化镓)和耦接到衬底152的逻辑单元154(例如，晶体管阵列和其他集成电路/IC部件)。至少部分地包括一个或多个可配置硬件或固定功能硬件的逻辑单元154被配置为执行已经讨论的方法20(图2)的一个或多个方面。
因此，逻辑单元154生成NAND存储器146中的多个面的地址信息并且从地址信息中排除所有列地址。逻辑单元154还向NAND存储器146发送读取命令序列，其中读取命令序列包括地址信息。在实施例中，逻辑单元154还从读取命令序列中排除面确认命令和忙周期。因此，SSD 142和/或计算系统140被认为至少就从读取命令序列中排除列地址信息、面确认命令和/或忙周期来加速读取操作而言是性能增强的。通过从读出命令序列中消除ALE周期来进一步增强性能。
所示系统140还包括具有主处理器158(例如，中央处理单元/CPU)和输入/输出(IO)模块160的片上系统(SoC)156。主处理器158可以包括与系统存储器164(例如，RAM双列直插存储器模块/DlMM)通信的集成存储器控制器(IMC)162。所示IO模块160耦接到SSD 142以及诸如网络控制器166的其他系统部件。
在一个示例中，逻辑单元154包括位于(例如嵌入)衬底152内的晶体管沟道区域。因此，逻辑单元154与衬底152之间的界面可以不是突变结。逻辑单元154也可以被认为包括在衬底152的初始晶圆上生长的外延层。
其他注解和示例：
示例1包括一种半导体装置，该半导体装置包括一个或多个衬底和耦接到一个或多个衬底的逻辑单元，其中，逻辑单元至少部分地在可配置硬件或固定功能硬件中的一个或多个中实施，逻辑单元用于：生成NAND存储器中的多个面的地址信息、从地址信息中排除列地址、以及向NAND存储器发送读取命令序列，其中，读取命令序列包括地址信息。
示例2包括示例1的半导体装置，其中，逻辑单元从读取命令序列中排除面确认命令和忙周期。
示例3包括示例1的半导体装置，其中，读取命令序列包括多个第一命令，第一命令具有与多个面中的每个面相对应的行地址，并且其中，每个第一命令以信号通知从多个面中的一个面进行读取。
示例4包括示例3的半导体装置，其中，读取命令序列还包括第二命令，并且其中，第二命令以信号通知读取命令序列的结束。
示例5包括示例3的半导体装置，其中，每个行地址标识NAND存储器中的页、面、块和管芯。
示例6包括示例1至5中任一项的半导体装置，其中，逻辑单元向NAND存储器发送读出命令序列，其中，读出命令序列包括具有面地址和管芯地址的第三命令、具有多个列地址的第四命令、以及第五命令，并且其中，第五命令以信号通知读出命令序列的结束。
示例7包括一种性能增强的存储器设备，该存储器设备包括NAND存储器和耦接到NAND存储器的控制器，其中，控制器包括耦接到一个或多个衬底的逻辑单元，逻辑单元用于：生成NAND存储器中的多个面的地址信息，从地址信息中排除列地址、以及向NAND存储器发送读取命令序列，其中，读取命令序列包括地址信息。
示例8包括示例7的存储器设备，其中，逻辑单元从读取命令序列中排除面确认命令和忙周期。
示例9包括示例7的存储器设备，其中，读取命令序列包括多个第一命令，第一命令具有与多个面中的每个面相对应的行地址，并且其中，每个第一命令以信号通知从多个面中的一个面进行读取。
示例10包括示例9的存储器设备，其中，读取命令序列还包括第二命令，并且其中，第二命令以信号通知读取命令序列的结束。
示例11包括示例9的存储器设备，其中，每个行地址标识NAND存储器中的页、面、块和管芯。
示例12包括示例7至11中任一项的存储器设备，其中，逻辑单元向NAND存储器发送读出命令序列，其中，读出命令序列包括具有面地址和管芯地址的第三命令、具有多个列地址的第四命令、以及第五命令，并且其中，第五命令以信号通知读出命令序列的结束。
示例13包括至少一种计算机可读存储介质，该计算机可读存储介质包括指令集，当指令集由控制器执行时，使控制器：生成NAND存储器中的多个面的地址信息、从地址信息中排除列地址、以及向NAND存储器发送读取命令序列，其中，读取命令序列包括地址信息。
示例14包括示例13的至少一种计算机可读存储介质，其中，指令在被执行时还使控制器从读取命令序列中排除面确认命令和忙周期。
示例15包括示例13的至少一种计算机可读存储介质，其中，读取命令序列包括多个第一命令，第一命令具有与多个面中的每个面相对应的行地址，并且其中，每个第一命令以信号通知从多个面中的一个面进行读取。
示例16包括示例15的至少一种计算机可读存储介质，其中，读取命令序列还包括第二命令，并且其中，第二命令以信号通知读取命令序列的结束。
示例17包括示例15的至少一种计算机可读存储介质，其中，每个行地址标识NAND存储器中的页、面、块和管芯。
示例18包括示例13至17中任一项的至少一种计算机可读存储介质，其中，指令在被执行时还使控制器向NAND存储器发送读出命令序列，其中，读出命令序列包括具有面地址和管芯地址的第三命令、具有多个列地址的第四命令、以及第五命令，并且其中，第五命令以信号通知读出命令序列的结束。
示例19包括一种操作控制器的方法，方法包括：生成NAND存储器中的多个面的地址信息，从地址信息中排除列地址，以及向NAND存储器发送读取命令序列，其中，读取命令序列包括地址信息。
示例20包括示例19的方法，还包括从读取命令序列中排除面确认命令和忙周期。
示例21包括用于执行示例19至20中任一项的方法的模块。
实施例适用于与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组部件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片、片上系统(SoC)、SSD/NAND控制器ASIC等。另外，在一些附图中，信号导体线用线表示。一些线可以是不同的，以指示更多的组成信号路径；可以具有数字标签，以指示组成信号路径的数量；和/或可以在一个或多个端部处具有箭头，以指示主要信息流方向。然而，这不应以限制性方式来解释。相反，这些增加的细节可以与一个或多个示例性实施例结合使用，以便于更容易地理解电路。任何表示的信号线，无论是否具有附加信息，实际上可以包括可以在多个方向上行进的一个或多个信号，并且可以利用任何适当类型的信号方案来实施，例如，利用差分对实施的数字线或模拟线、光纤线和/或单端线。
可能已经给出示例尺寸/模型/值/范围，但是实施例不限于此。随着制造技术(例如，光刻)随着时间的推移而成熟，预期可以制造更小尺寸的设备。另外，为了说明和讨论的简单，并且为了不使实施例的某些方面难以理解，可以在附图内示出或者可以不在附图内示出到IC芯片和其他部件的公知的电源/接地连接。此外，可以以框图形式示出布置，以避免使实施例难以理解，并且还鉴于关于这样的框图布置的实施方式的细节高度依赖于实施例将在其中实施的平台的事实，即这样的细节应当完全在本领域技术人员的知识范围内。在阐述具体细节(例如电路)以便描述示例实施例的情况下，对于本领域技术人员而言应当显而易见的是，可以在没有这些具体细节的情况下或者利用这些具体细节的变型来实践实施例。因此，本说明书应被认为是说明性的而非限制性的。
本文可以使用术语“耦接”来指代所讨论的部件之间的任何类型的直接或间接的关系，并且可以应用于电、机械、流体、光、电磁、机电或其他连接。另外，术语“第一”、“第二”等在本文中仅用于方便讨论，并且除非另外指出，否则不带有特定的时间或时间先后顺序意义。
如在本申请和权利要求中使用的，由术语“…中的一个或多个”结合的项目列表可以表示列出的项目的任何组合，例如，短语“A、B或C中的一个或多个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C
本领域技术人员从前面的描述中将理解，实施例的广泛技术可以以各种形式实施。因此，虽然已经结合其特定示例描述了实施例，但是实施例的真实范围不应如此限制，因为在研究附图、说明书和所附权利要求书之后，其他修改对于本领域技术人员将变得显而易见。

Claims (21)

1.一种半导体装置，包括：
一个或多个衬底；以及
逻辑单元，耦接到所述一个或多个衬底，其中，所述逻辑单元至少部分地在可配置硬件或固定功能硬件中的一个或多个中实施，所述逻辑单元用于：
生成NAND存储器中的多个面的地址信息；
从所述地址信息中排除列地址；以及
向所述NAND存储器发送读取命令序列，其中，所述读取命令序列包括所述地址信息。
2.根据权利要求1所述的半导体装置，其中，所述逻辑单元从所述读取命令序列中排除面确认命令和忙周期。
3.根据权利要求1所述的半导体装置，其中，所述读取命令序列包括多个第一命令，所述第一命令具有与所述多个面中的每个面相对应的行地址，并且其中，每个第一命令以信号通知从所述多个面中的一个面进行读取。
4.根据权利要求3所述的半导体装置，其中，所述读取命令序列还包括第二命令，并且其中，所述第二命令以信号通知所述读取命令序列的结束。
5.根据权利要求3所述的半导体装置，其中，每个行地址标识所述NAND存储器中的页、面、块和管芯。
6.根据权利要求1-5中任一项所述的半导体装置，其中，所述逻辑单元向所述NAND存储器发送读出命令序列，其中，所述读出命令序列包括具有面地址和管芯地址的第三命令、具有多个列地址的第四命令、以及第五命令，并且其中，所述第五命令以信号通知所述读出命令序列的结束。
7.一种存储器设备，包括：
NAND存储器；以及
控制器，耦接到所述NAND存储器，其中，所述控制器包括耦接到一个或多个衬底的逻辑单元，所述逻辑单元用于：
生成所述NAND存储器中的多个面的地址信息；
从所述地址信息中排除列地址；以及
向所述NAND存储器发送读取命令序列，其中，所述读取命令序列包括所述地址信息。
8.根据权利要求7所述的存储器设备，其中，所述逻辑单元从所述读取命令序列中排除面确认命令和忙周期。
9.根据权利要求7所述的存储器设备，其中，所述读取命令序列包括多个第一命令，所述第一命令具有与所述多个面中的每个面相对应的行地址，并且其中，每个第一命令以信号通知从所述多个面中的一个面进行读取。
10.根据权利要求9所述的存储器设备，其中，所述读取命令序列还包括第二命令，其中，所述第二命令以信号通知所述读取命令序列的结束。
11.根据权利要求9所述的存储器设备，其中，每个行地址标识所述NAND存储器中的页、面、块和管芯。
12.根据权利要求7-11中任一项所述的存储器设备，其中，所述逻辑单元向所述NAND存储器发送读出命令序列，其中，所述读出命令序列包括具有面地址和管芯地址的第三命令、具有多个列地址的第四命令、以及第五命令，并且其中，所述第五命令以信号通知所述读出命令序列的结束。
13.至少一种计算机可读存储介质，包括指令集，当所述指令集由控制器执行时，使所述控制器：
生成NAND存储器中的多个面的地址信息；
从所述地址信息中排除列地址；以及
向所述NAND存储器发送读取命令序列，其中，所述读取命令序列包括所述地址信息。
14.根据权利要求13所述的至少一种计算机可读存储介质，其中，所述指令在被执行时，还使所述控制器：从所述读取命令序列中排除面确认命令和忙周期。
15.根据权利要求13所述的至少一种计算机可读存储介质，其中，所述读取命令序列包括多个第一命令，所述第一命令具有与所述多个面中的每个面相对应的行地址，并且其中，每个第一命令以信号通知从所述多个面中的一个面进行读取。
16.根据权利要求15所述的至少一种计算机可读存储介质，其中，所述读取命令序列还包括第二命令，并且其中，所述第二命令以信号通知所述读取命令序列的结束。
17.根据权利要求15所述的至少一种计算机可读存储介质，其中，每个行地址标识所述NAND存储器中的页、面、块和管芯。
18.根据权利要求13-17中任一项所述的至少一种计算机可读存储介质，其中，所述指令在被执行时，还使所述控制器：向所述NAND存储器发送读出命令序列，其中，所述读出命令序列包括具有面地址和管芯地址的第三命令、具有多个列地址的第四命令、以及第五命令，并且其中，所述第五命令以信号通知所述读出命令序列的结束。
19.一种方法，包括：
生成NAND存储器中的多个面的地址信息；
从所述地址信息中排除列地址；以及
向所述NAND存储器发送读取命令序列，其中，所述读取命令序列包括所述地址信息。
20.根据权利要求19所述的方法，还包括：从所述读取命令序列中排除面确认命令和忙周期。
21.一种装置，包括：
用于执行根据权利要求19-20中任一项所述的方法的模块。
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