JP2010066946A - メモリシステム、メモリ装置、メモリアクセス方法 - Google Patents

Abstract

【課題】メモリセルアレイがビジー状態のときでもアクセスが可能なメモリシステムを提供する。
【解決手段】メモリセルアレイ１００を有する第１メモリ装置１０に、第１メモリ装置１０を活性化するための第１制御信号CS1、メモリセルアレイ１００にアクセスするためのコマンド信号CMD、アドレス信号ADD、及びデータ信号DATを入力する。第１メモリ装置１０は、メモリセルアレイ１００がビジー状態であるか否かを検知する状態検知部１７、ビジー状態のときにコマンド信号CMDを一時記憶する第１バッファ１４、ビジー状態のときにアドレス信号ADDを一時記憶する第２バッファ１５、及びビジー状態のときにデータ信号DATを一時記憶する第１バッファ１６を備える。第１〜第３バッファ１４〜１６により、ビジー状態であっても第１メモリ装置１０に必要なデータを入力可能になる。
【選択図】図２

Description

本発明は、ビジー状態にあるメモリ装置へのデータの書き込み処理及び読み出し処理に関する。

多数のメモリセルを含んだメモリセルアレイを有するメモリ装置は、メモリコントローラによりアクセスされて、メモリセルへのデータの書き込み及びメモリセルからのデータの読み出しが行われる。アクセスが頻繁になるとメモリセルアレイがビジー状態になる。

メモリセルアレイがビジー状態であれば、従来、例えば、メモリコントローラ側でメモリ装置のビジー状態が解除されるのを待って、ビジー状態解除後に再アクセスを行う。メモリコントローラは、ビジー状態が解除されるのを待つ間、アクセスに必要な情報（アドレス、データなど、）を保持する必要がある。メモリ装置は、ビジー状態であることをメモリコントローラに報知するための機能が必要になる。
また、メモリ装置がコマンドに優先順位を付ける機能を備える場合には、メモリ装置は、複数のコマンドが入力されると、これらのコマンドの優先順位に応じて処理を実行する。これによりメモリセルアレイがビジー状態であっても、メモリコントローラからのアクセスが許容される。

特許文献１には、連続的な書き込み動作のときに、書き込み時間の短縮が図られ、外部ホストの負荷を低減できる不揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置は、連続書き込みを行う際に、書き込み動作に並行して次に書き込むデータが順次レジスタに蓄積されて、先の書き込みが終了すると、レジスタに蓄積されたデータについての書き込み動作を行うようになっている。
特開２００１−３４４９８１号公報

特許文献１では、先のデータの書き込みが終了して次のデータの書き込みを行う際に、当該次のデータの書き込みを指示するコマンドが、メモリコントローラからメモリ装置に入力される。そのために、メモリコントローラ側に、例えばメモリ装置の状態を知るための機能が必要になる。

本発明は、上記の問題に鑑み、メモリセルアレイがビジー状態のときでもアクセスが可能なメモリシステムを提供することを主たる課題とする。

以上の課題を解決する本発明のメモリシステムは、書き込みモードのときにデータの書き込み可能であるとともに読み出しモードのときにデータを読み出し可能であるメモリセルアレイを各々が有しており、前記メモリセルアレイに書き込み或いは読み出しが行われているときに当該メモリセルアレイがビジー状態になる１以上のメモリ装置と、前記メモリ装置に、前記メモリ装置を活性化するための制御信号、及び前記メモリセルアレイにデータを書き込むために用いられる信号或いは前記メモリセルアレイからデータを読み出すための信号であるアクセス信号を入力可能なメモリコントローラと、を備えている。前記メモリ装置は、前記メモリセルアレイがビジー状態であるか否かを検知する状態検知部と、読み出しモードのときに、前記状態検知部がビジー状態を検知すると前記アクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知するとビジー状態の解除を検知した後に入力される制御信号を契機に一時記憶する当該アクセス信号を出力するとともに、書き込みモードのときに、前記状態検知部がビジー状態を検知すると前記アクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知すると当該アクセス信号を出力するバッファと、を備える。

本発明のメモリシステムは、このように、メモリセルアレイがビジー状態であるときにメモリ装置がアクセス信号をバッファに一時記憶する構成である。また、ビジー状態が解除されたときに、読み出しのときには制御信号によりメモリ装置を活性化するだけで、当該メモリ装置が読み出しを行う。書き込み動作のときには、ビジー状態の解除に応じてメモリ装置が書き込みを行う。このように、メモリセルアレイがビジー状態であってもメモリ装置へのアクセスが可能になる。また、メモリ装置がビジー状態であってもビジー状態の解除後に再びアクセス信号を入力する必要がないために、アクセス速度の高速化が図れる。

本発明のメモリシステムは、例えば、前記メモリ装置が、読み出しモードのときに前記状態検知部がビジー状態を検知すると、前記メモリコントローラに前記メモリセルアレイがビジー状態であることを表すビジーコードを出力するビジーコード生成部を備えていてもよい。この場合、前記メモリコントローラは、前記ビジーコードが入力されると、前記１以上のメモリ装置のすべてに前記制御信号を順次入力した後に、前記ビジーコードを出力したメモリ装置に対して再度前記制御信号を入力する。
また、例えば、前記メモリコントローラが、前記１以上のメモリ装置のすべてに前記制御信号を、順次、複数回入力するものであってもよい。このような構成では、メモリコントローラは制御信号を再度入力するためにメモリ装置側からビジーコードを受け取る必要がなくなる。

本発明のメモリ装置は、書き込みモードのときにデータの書き込み可能であるとともに読み出しモードのときにデータを読み出し可能であり、書き込み或いは読み出しが行われているときにビジー状態になるメモリセルアレイを備えるメモリ装置であって、前記メモリセルアレイがビジー状態であるか否かを検知する状態検知部と、読み出しモードのときに、前記状態検知部がビジー状態を検知すると、前記メモリセルアレイにデータを書き込むために用いられる信号或いは前記メモリセルアレイからデータを読み出すための信号であるアクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知するとビジー状態の解除を検知した後に、外部から入力される当該メモリ装置を活性化するための制御信号を契機に一時記憶する当該アクセス信号を出力するとともに、書き込みモードのときに、前記状態検知部がビジー状態を検知すると前記アクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知すると当該アクセス信号を前記メモリセルアレイ又は前記状態検知部に入力するバッファと、を備える。

本発明のメモリ装置は、例えば、前記状態検知部によりビジー状態が検知されるとビジー信号を出力し、ビジー状態の解除が検出されるとレディ信号を出力する状態レジスタと、前記ビジー信号が入力されると前記アクセス信号を前記バッファに入力するための経路を形成する第１スイッチと、前記レディ信号が入力されると前記バッファに一時記憶された前記アクセス信号を前記メモリセルアレイ又は前記状態検知部に入力するための経路を形成する第２スイッチと、を備える。
このような構成では、ビジー状態のときには第１スイッチによりアクセス信号がバッファに入力され、ビジー状態が解除されると第２スイッチによりアクセス信号がメモリセルアレイ又は状態検知部に入力される。

また、本発明のメモリ装置は、例えば、読み出しモードで且つ前記メモリセルアレイがビジー状態のときに、ビジーコードを生成するビジーコード生成部を備えていてもよい。このような構成では、例えばビジーコードをメモリコントローラのような外部装置に出力することで、メモリセルアレイがビジー状態であることを外部装置に報知することができる。

前記アクセス信号が、例えば、当該メモリ装置を書き込みモード或いは読み出しモードで動作させるためのコマンド信号、前記メモリセルアレイから読み出すデータのアドレス或いは前記メモリセルアレイに書き込むデータのアドレスを表すアドレス信号、及び書き込みモードのときに前記メモリセルアレイに書き込まれるデータであるデータ信号を含んでいる場合には、本発明のメモリ装置は、前記バッファとして、例えば、前記メモリセルアレイがビジー状態のときに、デコードされた前記コマンド信号を前記メモリセルアレイがレディ状態になるまで保持する第１バッファと、前記メモリセルアレイがビジー状態のときに、デコードされた前記アドレス信号を前記メモリセルアレイがレディ状態になるまで保持する第２バッファと、書き込みモードで前記メモリセルアレイがビジー状態のときに、前記データ信号を前記メモリセルアレイがレディ状態になるまで保持する第３バッファと、を備える。

本発明のメモリへのアクセス方法は、書き込みモードのときにデータの書き込み可能であるとともに読み出しモードのときにデータを読み出し可能であるメモリセルアレイ及びバッファを有しており、前記メモリセルアレイに書き込み或いは読み出しが行われているときに当該メモリセルアレイがビジー状態になるメモリ装置の前記メモリセルアレイにアクセスする方法であって、読み出しモードのときにビジー状態を検知すると、前記メモリセルアレイにデータを書き込むために用いられる信号或いは前記メモリセルアレイからデータを読み出すための信号であるアクセス信号を前記バッファに記憶して、その後ビジー状態の解除を検知すると、外部から入力される当該メモリ装置を活性化するための制御信号を契機に前記バッファに記憶された当該アクセス信号を出力するとともに、書き込みモードのときにビジー状態を検知すると前記アクセス信号を前記バッファに記憶して、その後ビジー状態の解除を検知すると、前記バッファに記憶した前記アクセス信号を前記メモリセルアレイに入力する。

以上のような本発明は、メモリセルアレイがビジー状態であるときにメモリ装置がアクセス信号をバッファに一時記憶するために、メモリセルアレイがビジー状態であってもメモリ装置へのアクセスが可能になる。また、メモリ装置がビジー状態であってもビジー状態の解除後に再びアクセス信号を入力する必要がないために、アクセス速度の高速化が図れる。

以下、図面を参照して本発明の実施形態を説明する。

図１は、本発明のメモリ装置を備えたメモリシステムの構成図である。
本実施形態のメモリシステム１は、第１〜第４メモリ装置１０〜４０と、第１〜第４メモリ装置１０〜４０にアクセスするためのメモリコントローラ５０とを備えている。第１〜第４メモリ装置１０〜４０は、それぞれデータが記憶されるメモリセルアレイを備えている。この実施形態のメモリシステム１は、メモリ装置を４つ備えた構成であるが、更に多くのメモリ装置を備えていてもよく、また、４つ未満の構成であってもよい。

メモリコントローラ５０は、第１〜第４メモリ装置１０〜４０にアクセスして、第１〜第４メモリ装置１０〜４０にデータを書き込み可能であるとともに、第１〜第４メモリ装置１０〜４０からデータの読み出しが可能である。メモリコントローラ５０は、第１〜第４メモリ装置１０〜４０が備えるメモリセルアレイがビジー状態であっても各種信号を第１〜第４メモリ装置１０〜４０に入力可能な構成である。第１〜第４メモリ装置１０〜４０は、メモリコントローラ５０から供給されるクロック信号CLKにより同期して動作する。

第１制御信号CS1により第１メモリ装置１０が活性化し、第２制御信号CS2により第２メモリ装置２０が活性化し、第３制御信号CS3により第３メモリ装置３０が活性化し、第４制御信号CS4により第４メモリ装置４０が活性化する。
活性化後に、メモリコントローラ５０から、アクセスが書き込みと読み出しとのいずれであるかを表すコマンド信号CMD及びアクセス先のアドレスを表すアドレス信号ADDが、第１〜第４メモリ装置１０〜４０のうち活性化されたものに入力される。また、メモリコントローラ５０と第１〜第４メモリ装置１０〜４０のうち活性化されたものとの間で、書き込みに用いるデータ或いは読み出されたデータを表すデータ信号DATが送受信される。

第１〜第４メモリ装置１０〜４０は、メモリコントローラ５０から入力されたコマンド信号CMDに応じて、書き込みモード或いは読み出しモードのいずれかのモード状態になる。第１〜第４メモリ装置１０〜４０は、書き込みモードのときにメモリコントローラ５０から入力されたアドレス信号ADDが表すアドレスにデータ信号DATを書き込み可能になり、読み出しモードのときにメモリコントローラ５０から入力されたアドレス信号ADDが表すアドレスからデータ信号DATを読み出し可能になる。
第１〜第４メモリ装置１０〜４０はそれぞれバッファを備えており、メモリセルアレイがビジー状態のときに、コマンド信号CMD、アドレス信号ADD、及びデータ信号DATを一時記憶可能になっている。

図２は、第１メモリ装置１０の詳細な回路構成図である。第２〜第４メモリ装置２０〜４０は、第１メモリ装置１０と同じ回路構成であるので、その構成及び動作の説明を省略する。
第１メモリ装置１０は、コマンド信号CMDが入力されるコマンドデコーダ１１と、アドレス信号ADDが入力されるアドレスデコーダ１２と、データ信号DATを一時記憶するＩ／Ｏバッファ１３と、第１〜第３バッファ１４〜１６と、状態検知部１７と、状態レジスタ１８と、ビジーコード生成部１９と、メモリセルアレイ１００と、第１〜第７スイッチSW1〜SW7と、を備えている。各構成要素は、メモリコントローラ５０から入力されるクロック信号CLKにより動作する。

コマンドデコーダ１１は、メモリコントローラ５０から入力されるコマンド信号CMDをデコードずる。コマンド信号CMDには、メモリコントローラ５０から第１メモリ装置１０へのデータの書き込みを指示するための信号と、第１メモリ装置１０からメモリコントローラ５０へのデータの読み出しを指示するための信号と、の２種類がある。コマンドデコーダ１１でデコードされたコマンド信号CMDに応じて、第１メモリ装置１０は、メモリセルアレイ１００にデータを書き込む書き込みモード或いはメモリセルアレイ１００からデータを読み出す読み出しモードで動作する。
アドレスデコーダ１２は、メモリコントローラ５０から入力されるアドレス信号ADDをデコードする。アドレス信号ADDは、データが書き込まれるアドレス或いはデータが読み出されるアドレスを表している。
Ｉ／Ｏバッファ１３は、コマンド信号CMDがデータの書き込みを指示するときには、メモリセルアレイ１００に書き込まれるデータを一時記憶し、コマンドCMDがデータの読み出しを指示するときには、メモリセルアレイ１００から読み出されたデータを一時記憶する。Ｉ／Ｏバッファ１３に一時記憶されるデータは、メモリセルアレイ１００に書き込まれるもの、メモリセルアレイ１００から読み出されたもの、いずれもデータ信号DATと記載する。

第１バッファ１４は、コマンドデコーダ１１でデコードされたコマンド信号CMDを一時記憶するためのバッファである。
第２バッファ１５は、アドレスデコーダ１２でデコードされたアドレス信号ADDを一時記憶するためのバッファである。
第３バッファ１６は、Ｉ／Ｏバッファとメモリセルアレイ１００との間で送受信されるデータ信号DATを一時記憶するためのバッファである。
第１〜第３バッファ１４〜１６は、前述のメモリセルアレイ１００が既にアクセスされてビジー状態にあるときに、それぞれ信号を一時記憶するためのバッファの一例である。コマンド信号CMD、アドレス信号ADD、及びメモリセルアレイ１００に書き込まれるデータ信号DATは、本発明のアクセス信号の一例である。

状態検知部１７は、メモリセルアレイ１００の状態を監視しており、メモリセルアレイ１００がビジー状態か或いはレディ状態かを検知可能になっている。状態検知部１７は、コマンドデコーダ１１でデコードされたコマンド信号CMDが入力されると、メモリセルアレイ１００がビジー状態か或いはレディ状態かを検知し、ビジー状態であれば、状態レジスタ１８にメモリセルアレイ１００がビジー状態であることを通知し、レディ状態であれば、状態レジスタ１８にメモリセルアレイ１００がレディ状態であることを通知する。

状態レジスタ１８は、第１制御信号CS1が入力され且つ状態検知部１７からメモリセルアレイ１００がビジー状態であることが通知されるとビジー信号BUSYを出力し、第１制御信号CS1が入力され且つ状態検知部１７からメモリセル１００がレディ状態であることが通知されるとレディ信号READYを出力する。状態レジスタ１８は、ビジー信号BUSYを出力する際に、第１メモリ装置１０が読み出しモードであれば、ビジーコード生成部１９にビジーコード生成信号BSGを出力する。レディ信号READYは、第１メモリ装置１０が書き込みモードであるか、読み出しモードであるかによって出力されるタイミングが異なる。レディ信号READYは、書き込みモードのときにビジー信号BUSYの出力が終了した直後に出力される。レディ信号READYは、読み出しモードのときにビジー信号BUSYの出力が終了した後の最初の第１制御信号CS1の入力を契機に出力される。
ビジーコード生成部１９は、状態レジスタ１８からビジーコード生成信号BSGが入力されると、メモリコントローラ５０にメモリセルアレイ１００がビジー状態であることを通知するためのビジーコードBCを出力する。つまり、ビジーコード生成部１９は、メモリセルアレイ１００がビジー状態にあると、ビジーコードBCを出力する。

メモリセルアレイ１００は、揮発性或いは不揮発性のメモリセルがアレイ状に配置されて構成される。図示を省略しているが、メモリセルアレイ１００は、メモリセルにデータを書き込むための書込回路及び読み出すための読出回路などの周辺回路も備えている。メモリセルアレイ１００は、周辺回路により、メモリコントローラ５０から入力されるアドレス信号ADDが表すアドレスのメモリセルに、メモリコントローラ５０から入力されるデータ信号DATが書き込み可能であり、また、メモリコントローラ５０から入力されるアドレス信号ADDが表すアドレスのメモリセルに書き込まれたデータが読み出し可能になっている。メモリセルアレイ１００は、データの書き込みが行われているとき、或いはデータの読み出しが行われているときにビジー状態になる。

第１〜第７スイッチSW1〜SW7は、それぞれ、２つの経路の切り替えを行う。第１、第２スイッチSW1、SW2は、状態レジスタ１８から出力されるビジー信号BUSYに応じて切り替えが制御され、第４、第５スイッチSW4、SW5は、状態レジスタ１８から出力されるレディ信号READYに応じて切り替えが制御される。第３、第７スイッチSW3、SW7は、第１メモリ装置１０のモード状態及びビジー信号BUSYに応じて切り替えが制御され、第６スイッチSW6は、第１メモリ装置１０のモード状態及びレディ信号READYに応じて切り替えが制御される。

第１スイッチSW1は、ビジー信号BUSYが入力されるとコマンドデコーダ１１と第１バッファ１４との間の経路を接続状態にし、ビジー信号BUSYが入力されないとコマンドデコーダ１１と第４スイッチSW4との間の経路を接続状態にする。
第２スイッチSW2は、ビジー信号BUSYが入力されるとアドレスデコーダ１２と第２バッファ１５との間の経路を接続状態にし、ビジー信号BUSYが入力されないとアドレスデコーダ１２と第５スイッチSW5との間の経路を接続状態にする。
第３スイッチSW3は、第１メモリ装置１０が書き込みモードのときにビジー信号BUSYが入力されるとＩ／Ｏバッファ１３と第３バッファ１６との間の経路を接続状態にし、第１メモリ装置１０が読み出しモード或いは書き込みモードであってもビジー信号BUSYが入力されないときにＩ／Ｏバッファ１３と第６、第７スイッチSW6、SW7との間の経路を接続状態にする。
第４スイッチSW4は、レディ信号READYが入力されると第１バッファ１４と状態検知部１７との間の経路を接続状態にし、レディ信号READYが入力されないと第１スイッチSW1と状態検知部１７との間の経路を接続状態にする。
第５スイッチSW5は、レディ信号READYが入力されると第２バッファ１５とメモリセルアレイ１００との間の経路を接続状態にし、レディ信号READYが入力されないと第２スイッチSW2とメモリセルアレイ１００との間の経路を接続状態にする。
第６スイッチSW6は、第１メモリ装置１０が書き込みモードのときにレディ信号READYが入力されると第３バッファ１６とメモリセルアレイ１００との間の経路を接続状態にし、第１メモリ装置１０が読み出しモード或いは書き込みモードであってもレディ信号READYが入力されないときにメモリセルアレイ１００と第３スイッチSW3との間の経路を接続状態にする。
第７スイッチSW7は、第１メモリ装置１０が読み出しモードのときにビジー信号BUSYが入力されるとビジーコード生成部１９と第３スイッチSW3との間の経路を接続状態にし、第１メモリ装置１０が読み出しモード或いは書き込みモードであってもビジー信号BUSYが入力されないときにメモリセルアレイ１００と第３スイッチSW3との間の経路を接続状態にする。

このような構成の第１メモリ装置１０のメモリセルアレイ１００にデータを書き込むときには、データの書き込みを指示するコマンド信号CMD、書き込み先のアドレスを表すアドレス信号ADD、及びメモリセルアレイ１００に書き込まれるデータ信号DATが、メモリコントローラ５０から第１メモリ装置１０に入力される。

メモリセルアレイ１００がビジー状態にないときには、第１、第４スイッチSW1、SW4により、コマンドデコーダ１１と状態検知部１７とが導通状態にある。また、第２、第５スイッチSW2、SW5により、アドレスデコーダ１２とメモリセルアレイ１００とが導通状態にある。第３、第６、第７スイッチSW3、SW6、SW7により、Ｉ／Ｏバッファ１３とメモリセルアレイ１００とが導通状態にある。
デコードされたコマンド信号CMDにより、第１メモリ装置１０は書き込みモードになる。その後、第１メモリ装置１０は、メモリセルアレイ１００の、アドレスデコーダ１２でデコードされたアドレス信号ADDが表すアドレスに、メモリコントローラ５０から入力されてＩ／Ｏバッファ１３で一時記憶されるデータ信号ADDが書き込む。

メモリセルアレイ１００がビジー状態にあるときには、第１スイッチSW1により、コマンドデコーダ１１と第１バッファ１４とが導通状態にある。第２スイッチSW2により、アドレスデコーダ１２と第２バッファ１５とが導通状態にある。第３スイッチSW3により、Ｉ／Ｏバッファ１３と第３バッファ１６とが導通状態にある。これにより、デコードされたコマンド信号CMDは、第１バッファ１４に記憶され、デコードされたアドレス信号ADDは、第２バッファ１５に記憶され、データ信号DATは、第３バッファ１６に記憶される。

その後、メモリセルアレイ１００のビジー状態が解消されると、第１メモリ装置１０は、状態検知部１７から状態レジスタ１８にメモリセルアレイ１００がレディ状態にあることを通知する。状態レジスタ１８は、ビジー信号BUSYに代えてレディ信号READYを出力する。これにより、第４スイッチSW4により第１バッファ１４と状態検知部１７とが導通状態になり、第５スイッチSW5により第２バッファ１５とメモリセルアレイ１００とが導通状態になり、第６スイッチSW6により第３バッファ１６とメモリセルアレイとが導通状態になる。第１メモリ装置１０は、メモリセルアレイ１００の、第２バッファ１５に一時記憶されたアドレス信号ADDが表すアドレスに、第３バッファ１６に一時記憶されたデータ信号ADDを書き込む。

第１メモリ装置１０のメモリセルアレイ１００からデータを読み出すときには、データの読み出しを指示するコマンド信号CMD、読み出すアドレスを表すアドレス信号ADDが、メモリコントローラ５０から第１メモリ装置１０に入力される。

メモリセルアレイ１００がビジー状態にないときには、第１、第４スイッチSW1、SW4により、コマンドデコーダ１１と状態検知部１７とが導通状態にある。第２、第５スイッチSW2、SW5により、アドレスデコーダ１２とメモリセルアレイ１００とが導通状態にある。第３、第６、第７スイッチSW3、SW6、SW7により、Ｉ／Ｏバッファ１３とメモリセルアレイ１００とが導通状態にある。
デコードされたコマンド信号CMDにより、第１メモリ装置１０は読み出しモードになる。その後、第１メモリ装置１０は、メモリセルアレイ１００の、アドレスデコーダ１２でデコードされたアドレス信号ADDが表すアドレスからデータを読み出す。読み出されたデータは、メモリセルアレイ１００からＩ／Ｏバッファ１３に一時記憶された後に、メモリコントローラ５０に出力される。

メモリセルアレイ１００がビジー状態にあるときは、第１スイッチSW1により、コマンドデコーダ１１と第１バッファ１４とが導通状態にある。第２スイッチSW2により、アドレスデコーダ１２と第２バッファ１５とが導通状態にある。第３スイッチSW3及び第７スイッチSW7により、ビジーコード生成部１９とＩ／Ｏバッファ１３とが導通状態にある。これにより、デコードされたコマンド信号CMDは、第１バッファ１４に記憶され、デコードされたアドレス信号ADDは、第２バッファ１５に記憶される。また、ビジーコード生成部１９から出力されたビジーコードBCが、Ｉ／Ｏバッファ１３に一時記憶された後に、データ信号DATとしてメモリコントローラ５０に出力される。

その後、メモリセルアレイ１００のビジー状態が解消されると、状態検知部１７は、状態レジスタ１８にメモリセルアレイ１００がレディ状態にあることを通知する。状態レジスタ１８は、これによりビジー信号BUSYに代えてレディ信号READYを出力する。これにより、第４スイッチSW4により第１バッファ１４と状態検知部１７とが導通状態になり、第５スイッチSW5により第２バッファ１５とメモリセルアレイ１００とが導通状態になる。また、第３、第６、第７スイッチSW3、SW6、SW7によりメモリセルアレイ１００とＩ／Ｏバッファ１３とメモリセルアレイとが導通状態になる。これにより、状態検知部１７は、第１メモリ装置１０を読み出しモードにする。その後、メモリセルアレイ１００の、アドレスデコーダ１２でデコードされたアドレス信号ADDが表すアドレスからデータを読み出す。読み出されたデータは、メモリセルアレイ１００からＩ／Ｏバッファ１３に一時記憶された後に、メモリコントローラ５０に出力される。

図３は、上記のような第１メモリ装置１０の動作により、第１〜第３バッファ１４〜１６に一時記憶される信号をまとめた表である。書き込みモード及び読み出しモードのいずれも、メモリセルアレイ１００がレディ状態にあるときには、第１〜第３バッファ１４〜１６には、何も記憶されない。
書き込みモード及び読み出しモードのいずれも、メモリセルアレイ１００がビジー状態にあるときには、第１バッファ１４にコマンド信号CMDが一時記憶され、第２バッファ１５には、アドレス信号ADDが一時記憶される。第３バッファ１６には、書き込みモードで且つメモリセルアレイ１００がビジー状態にあるときに、データ信号DATが一時記憶される。第３バッファ１６には。メモリセルアレイ１００がビジー状態であっても、読み出しモードであれば、何も記憶されない。

＜全体動作＞
図４は、メモリシステム１の具体的な動作を説明するためのタイミングチャートである。図４は、メモリコントローラ５０が第１〜第４メモリ装置１０〜４０にバーストアクセスを行う場合のタイミングチャートである。
メモリコントローラ５０から、クロック信号CLKが第１〜第４メモリ装置１０〜４０に入力されており、第１〜第４メモリ装置１０〜４０は、クロック信号CLKに同期して動作する。第１〜第４制御信号CS1〜CS4は、異なるタイミングで入力されており第１〜第４メモリ装置１０〜４０が、同じタイミングで活性化されることはない。

第１制御信号CS1が論理「０」になると第１メモリ装置１０が活性化する。第２〜第４メモリ装置２０〜４０も、それぞれ第２〜第４制御信号CS2〜CS4が論理「０」になることで活性化する。
第１〜第４メモリ装置１０〜４０には、第１〜第４制御信号CS1〜CS4が論理「０」のときに、コマンド信号CMDが入力される。例えば、第１メモリ装置１０には、第１制御信号CS1が論理「０」のときに、読み出しを指示するコマンド信号CMDである「RD1」又は書き込みを指示するコマンド信号CMDである「WT1」が入力される。図示はしていないが、第１〜第４メモリ装置１０〜４０には、コマンド信号CMDと同時にアドレス信号ADDが入力される。第１〜第４メモリ装置１０〜４０には、コマンド信号CMDが書き込みを指示するときには、コマンド信号CMDと同時にデータ信号DATが入力される。例えば、第１メモリ装置には、書き込みを指示するコマンド信号CMDである「WT1」と同時に、データ信号DATとして、メモリセルアレイ１００に書き込まれる「WT1-1」及び「WT1-2」が入力される。

＜読み出しモード：レディ状態＞
第１〜第４メモリ装置１０〜４０の各メモリセルアレイ１００がレディ状態にあるときに、読み出しモードでは、通常の読み出し動作が行われる。その結果、第１〜第４メモリ装置１０〜４０から読み出されたデータ信号DATが、メモリコントローラ５０に順次送られる。図４では、第１メモリ装置１０から読み出されたデータ信号DATとして「RD1-1」及び「RD1-2」がメモリコントローラ５０に送られ、その後、第２メモリ装置２０から読み出されたデータ信号DATとして「RD2-1」及び「RD2-2」、第３メモリ装置３０から読み出されたデータ信号DATとして「RD3-1」及び「RD3-2」、第４メモリ装置４０から読み出されたデータ信号DATとして「RD4-1」及び「RD4-2」の順に、メモリコントローラ５０に送られる。

＜読み出しモード：第１メモリ装置１０がビジー状態＞
第１メモリ装置１０のメモリセルアレイ１００がビジー状態にあり、第２〜第４メモリ装置２０〜４０のメモリセルアレイ１００がレディ状態にあるときに、読み出しモードでは、以下のような読み出し動作が行われる。
第１メモリ装置１０は、メモリセルアレイ１００がビジー状態にあるために、コマンド信号CMDである「RD１」の入力を受けて、Ｉ／Ｏバッファ１３からビジーコードBCを出力する。ビジーコードは、データ信号DATとしてメモリコントローラ５０に送られる。その後、第２メモリ装置２０から読み出されたデータ信号DATとして「RD2-1」及び「RD2-2」、第３メモリ装置３０から読み出されたデータ信号DATとして「RD3-1」及び「RD3-2」、第４メモリ装置４０から読み出されたデータ信号DATとして「RD4-1」及び「RD4-2」の順に、メモリコントローラ５０に送られる。

メモリコントローラ５０は、ビジーコードBCが入力されると、所定時間後にビジーコードBCが送られた第１メモリ装置１０に対して、第１制御信号CS1を入力する。例えば、第１制御信号CS1は、第２〜第４制御信号CS2〜CS4が出力された後に出力される。メモリコントローラ５０は、例えば、ビジーコードBCが出力されたメモリ装置を把握しておき、当該メモリ装置に制御信号を入力する。
なお、メモリコントローラ５０は、第１〜第４制御信号CS1〜CS4を、例えば第１制御信号CS1から順に第４制御信号CS4まで出力した後に、再び第１制御信号CS1から順に出力してもよい。このようにすると、メモリコントローラ５０は、第１〜第４制御信号CS1〜CS4を、順次、所定回数（例えば２回）出力すればよく、ビジーコードBCによりどのメモリ装置がビジー状態にあるかを把握しておく必要はない。

第１メモリ装置１０は、２度目の第１制御信号CS1に応じてメモリセルアレイ１００からデータの読み出しを行う。その結果、第４メモリ装置４０からの「RD4-1」及び「RD4-2」に続いて、第１メモリ装置１０から「RD1-1」及び「RD1-2」がメモリコントローラ５０に送られる。２度目の第１制御信号CS1の入力時に、第１メモリ装置１０がまだビジー状態であれば、第１メモリ装置１０から再びビジーコードBCがメモリコントローラ５０に送られる。メモリコントローラ５０は、所定時間後に、次の第１制御信号CS1を出力することになる。
メモリコントローラ５０は、第１〜第４メモリ装置１０〜４０から、データ信号を「RD2-1」、「RD2-2」、「RD3-1」、「RD3-2」、「RD4-1」、「RD4-2」、「RD1-1」、「RD1-2」の順に取得するが、メモリコントローラ５０からメモリシステム１の外部に出力するときには、順序をただして、「RD1-1」、「RD1-2」、「RD2-1」、「RD2-2」、「RD3-1」、「RD3-2」、「RD4-1」、「RD4-2」の順に出力する。

このように、第１メモリ装置１０がビジー状態のときには、第１制御信号CS1が再び送られるが、コマンド信号CMDやアドレス信号ADDは送られることがない。これらは、第１メモリ装置１０に内蔵される第１バッファ１４、第２バッファ１５に記憶されるからである。そのために、再度の読み出しのための指示を行う必要はなくなり、第１メモリ装置１０を活性化するための第１制御信号CS1を出力するだけでよい。

＜書き込みモード：レディ状態＞
第１〜第４メモリ装置１０〜４０の各メモリセルアレイ１００がレディ状態にあるときに、書き込みモードでは、通常の書き込み動作が行われる。その結果、第１メモリ装置１０のメモリセルアレイ１００には、「WT1-1」及び「WT1-2」が書き込まれ、その後、第２メモリ装置２０のメモリセルアレイ１００には「WT2-1」及び「WT2-2」、第３メモリ装置３０のメモリセルアレイ１００には「WT3-1」及び「WT3-2」、第４メモリ装置４０のメモリセルアレイ１００には「WT4-1」及び「WT4-2」が、順に書き込まれる。

＜書き込みモード：第１メモリ装置１０がビジー状態＞
第１メモリ装置１０のメモリセルアレイ１００がビジー状態にあり、第２〜第４メモリ装置２０〜４０のメモリセルアレイ１００がレディ状態にあるときに、書き込みモードでは、以下のような読み出し動作が行われる。
第１メモリ装置１０は、メモリセルアレイ１００がビジー状態にあるために、コマンド信号CMDである「WT１」、アドレス信号ADD、及びデータ信号ADDである「WT1-1」及び「WT1-2」を、それぞれ第１バッファ１４、第２バッファ１５、及び第３バッファ１６に一時記憶する。

第１メモリ装置１０は、メモリセルアレイ１００のビジー状態が解除されてレディ状態になると、第１バッファ１４、第２バッファ１５、及び第３バッファ１６からコマンド信号CMD、アドレス信号ADD、及びデータ信号DATを読み出して、メモリセルアレイ１００のアドレス信号ADDが表すアドレスにデータ信号DATを書き込む。第２〜第４メモリ装置２０〜４０は、各々が第１メモリ装置１０の動作とは無関係に、通常の書き込み動作を行う。
ビジー状態の第１メモリ装置１０があっても、他の第２〜第４メモリ装置２０〜４０には無関係に書き込み動作がなされる。そのために、ビジー状態であっても、書き込み速度が遅くなることはない。

＜他の例＞
図５は、メモリシステム１の具体的な動作を説明するための他のタイミングチャートである。図５も図４と同様に、メモリコントローラ５０が第１〜第４メモリ装置１０〜４０にバーストアクセスを行う場合のタイミングチャートである。
メモリコントローラ５０と第１〜第４メモリ装置１０〜４０との間で送受信される信号については、図４のタイミングチャートと同じであるので説明を省略する。

図５のタイミングチャートでは、ビジーコードBCの例として、データDQSを出力する例を示している。第１メモリ装置１０は、レディ状態で第１制信号CS1が入力されると、ハイインピーダンスから論理「０」に変位し、その後、１クロック分論理「１」に変位してハイインピーダンスに戻る。論理「０」に変位後、ハイインピーダンスに戻るまでは、略２クロックである。
第１メモリ装置１０は、ビジー状態で第１制信号CS1が入力されると、ハイインピーダンスから論理「１」に変位し、その後、１クロック分論理「０」に変位してハイインピーダンスに戻る。論理「１」に変位後、ハイインピーダンスに戻るまでは、略２クロックである。

本発明のメモリ装置を備えたメモリシステムの構成図である。 第１メモリ装置の詳細な回路構成図である。 第１〜第３バッファに一時記憶される信号をまとめた表である。 メモリシステムの動作を説明するためのタイミングチャートである。 メモリシステムの動作を説明するための他のタイミングチャートである。

符号の説明

１…メモリシステム、１０…第１メモリ装置、１１…コマンドデコーダ、１２…アドレスデコーダ、１３…Ｉ／Ｏバッファ、１４…第１バッファ、１５…第２バッファ、１６…第３バッファ、１７…状態検知部、１８…状態レジスタ、１９…ビジーコード生成部、１００…メモリセルアレイ、SW1…第１スイッチ、SW2…第２スイッチ、SW3…第３スイッチ、SW4…第４スイッチ、SW5…第５スイッチ、SW6…第６スイッチ、SW7…第７スイッチ、２０…第２メモリ装置、３０…第３メモリ装置、４０…第４メモリ装置、５０…メモリコントローラ

Claims (8)

1. 書き込みモードのときにデータの書き込み可能であるとともに読み出しモードのときにデータを読み出し可能であるメモリセルアレイを各々が有しており、前記メモリセルアレイに書き込み或いは読み出しが行われているときに当該メモリセルアレイがビジー状態になる１以上のメモリ装置と、
   前記メモリ装置に、前記メモリ装置を活性化するための制御信号、及び前記メモリセルアレイにデータを書き込むために用いられる信号或いは前記メモリセルアレイからデータを読み出すための信号であるアクセス信号を入力可能なメモリコントローラと、を備えており、
   前記メモリ装置は、
   前記メモリセルアレイがビジー状態であるか否かを検知する状態検知部と、
   読み出しモードのときに、前記状態検知部がビジー状態を検知すると前記アクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知するとビジー状態の解除を検知した後に入力される制御信号を契機に一時記憶する当該アクセス信号を出力するとともに、書き込みモードのときに、前記状態検知部がビジー状態を検知すると前記アクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知すると当該アクセス信号を出力するバッファと、を備える、
   メモリシステム。
2. 前記メモリ装置は、読み出しモードのときに前記状態検知部がビジー状態を検知すると、前記メモリコントローラに前記メモリセルアレイがビジー状態であることを表すビジーコードを出力するビジーコード生成部を備えており、
   前記メモリコントローラは、前記ビジーコードが入力されると、前記１以上のメモリ装置のすべてに前記制御信号を順次入力した後に、前記ビジーコードを出力したメモリ装置に対して再度前記制御信号を入力する、
   請求項１記載のメモリシステム。
3. 前記メモリコントローラは、前記１以上のメモリ装置のすべてに前記制御信号を、順次、複数回入力する、
   請求項１記載のメモリシステム。
4. 書き込みモードのときにデータの書き込み可能であるとともに読み出しモードのときにデータを読み出し可能であり、書き込み或いは読み出しが行われているときにビジー状態になるメモリセルアレイを備えるメモリ装置であって、
   前記メモリセルアレイがビジー状態であるか否かを検知する状態検知部と、
   読み出しモードのときに、前記状態検知部がビジー状態を検知すると、前記メモリセルアレイにデータを書き込むために用いられる信号或いは前記メモリセルアレイからデータを読み出すための信号であるアクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知するとビジー状態の解除を検知した後に、外部から入力される当該メモリ装置を活性化するための制御信号を契機に一時記憶する当該アクセス信号を出力するとともに、書き込みモードのときに、前記状態検知部がビジー状態を検知すると前記アクセス信号を一時記憶して、前記状態検知部がビジー状態の解除を検知すると当該アクセス信号を前記メモリセルアレイ又は前記状態検知部に入力するバッファと、を備える、
   メモリ装置。
5. 前記状態検知部によりビジー状態が検知されるとビジー信号を出力し、ビジー状態の解除が検出されるとレディ信号を出力する状態レジスタと、
   前記ビジー信号が入力されると前記アクセス信号を前記バッファに入力するための経路を形成する第１スイッチと、
   前記レディ信号が入力されると前記バッファに一時記憶された前記アクセス信号を前記メモリセルアレイ又は前記状態検知部に入力するための経路を形成する第２スイッチと、
   を備えている、
   請求項４記載のメモリ装置。
6. 読み出しモードで且つ前記メモリセルアレイがビジー状態のときに、ビジーコードを生成するビジーコード生成部を備えている、
   請求項４又は５記載のメモリ装置。
7. 前記アクセス信号は、当該メモリ装置を書き込みモード或いは読み出しモードで動作させるためのコマンド信号、前記メモリセルアレイから読み出すデータのアドレス或いは前記メモリセルアレイに書き込むデータのアドレスを表すアドレス信号、及び書き込みモードのときに前記メモリセルアレイに書き込まれるデータであるデータ信号を含んでおり、
   前記バッファは、
   前記メモリセルアレイがビジー状態のときに、デコードされた前記コマンド信号を前記メモリセルアレイがレディ状態になるまで保持する第１バッファと、
   前記メモリセルアレイがビジー状態のときに、デコードされた前記アドレス信号を前記メモリセルアレイがレディ状態になるまで保持する第２バッファと、
   書き込みモードで前記メモリセルアレイがビジー状態のときに、前記データ信号を前記メモリセルアレイがレディ状態になるまで保持する第３バッファと、を含んでいる、
   請求項４〜６のいずれか１項に記載のメモリ装置。
8. 書き込みモードのときにデータの書き込み可能であるとともに読み出しモードのときにデータを読み出し可能であるメモリセルアレイ及びバッファを有しており、前記メモリセルアレイに書き込み或いは読み出しが行われているときに当該メモリセルアレイがビジー状態になるメモリ装置の前記メモリセルアレイにアクセスする方法であって、
   読み出しモードのときにビジー状態を検知すると、前記メモリセルアレイにデータを書き込むために用いられる信号或いは前記メモリセルアレイからデータを読み出すための信号であるアクセス信号を前記バッファに記憶して、その後ビジー状態の解除を検知すると、外部から入力される当該メモリ装置を活性化するための制御信号を契機に前記バッファに記憶された当該アクセス信号を出力するとともに、書き込みモードのときにビジー状態を検知すると前記アクセス信号を前記バッファに記憶して、その後ビジー状態の解除を検知すると、前記バッファに記憶した前記アクセス信号を前記メモリセルアレイに入力する、
   メモリアクセス方法。

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