JP4720152B2 - 不揮発性メモリシステム - Google Patents
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Description
図1は本発明の実施の形態1に係る不揮発性メモリシステムの一例である。以下、本実施の形態1において、本発明の動作を具体的に説明する。図1では、データの入出力を制御するデータ入出力制御手段1と、CPUでエラー訂正処理を行う複数ビットエラー訂正手段3と、CPUを用いずにハードウェアでエラー訂正処理を行う2値NANDフラッシュメモリ、本実施例では1ビットエラー訂正手段3と、多値NANDフラッシュメモリ制御とエラー訂正処理を行うためのCPU5と、多値NANDフラッシュメモリ3と、データ入出力制御手段1からの信号をCPU5からの信号により1ビットエラー訂正手段3と複数ビットエラー訂正手段4とに切り換えて出力する第1の切換手段と、複数ビットエラー訂正手段3または複数ビットエラー訂正手段4からの信号を多値NANDフラッシュメモリ3に、CPU5からの信号によって切り換えて入出力する第2の切換手段である。
図1は本発明の実施の形態1に係る不揮発性メモリシステムの別の一例である。この構成は本実施の形態においても同一である。以下、本実施の形態において本発明の動作を具体的に説明する。
図1は本発明の実施の形態1に係る不揮発性メモリシステムの一例である。この構成は実施の形態3においても同一である。以下、本実施の形態3において、本発明の動作を具体的に説明する。
2 複数ビットエラー訂正手段(CPU処理)
3 多値NANDフラッシュメモリ
4 1ビットエラー訂正手段(ハードウェア処理)
5 エラー訂正処理用CPU
6 複数ビットエラー訂正手段(ハードウェア処理)
7 エラー訂正手段
Claims (4)
- 2値NANDフラッシュメモリ用アクセス方式により読み出すシステム起動用プログラムデータの領域と多値NANDフラッシュメモリ用アクセス方式により読み出すシステム起動用プログラム以外のデータの領域とを含む多値NANDフラッシュメモリと、
前記多値NANDフラッシュメモリから読み出される前記システム起動用プログラムデータに基づいて起動するCPUと、
前記CPUが起動していない場合には前記多値NANDフラッシュメモリの2値NANDフラッシュメモリ用アクセス方式により読み出した信号を後述する1ビットエラー訂正手段に接続し、前記CPUが起動している場合には前記CPUからの指令に基づいて前記多値NANDフラッシュメモリの多値NANDフラッシュメモリ用アクセス方式により読み出した信号を後述する複数ビットエラー訂正手段に切り換え接続する第2の切換手段と、
前記第2の切換手段からの信号をハードウェア処理のみを用い前記CPUによる処理を用いずに1ビットエラー訂正処理を行う1ビットエラー訂正手段と、
前記第2の切換手段からの信号を前記CPUによる処理を用いて複数ビットエラー訂正処理を行う複数ビットエラー訂正手段と、
前記CPUが起動していない場合には前記1ビットエラー訂正手段の出力を後述するデータ入出力制御手段に接続し、前記CPUが起動している場合には前記CPUからの指令に基づいて前記複数ビットエラー訂正手段の出力を後述するデータ入出力制御手段に接続する第1の切換手段と、
前記第1の切換手段からの信号を外部に出力する様にデータの入出力の極性を切り替えるデータ入出力制御手段と、
を有する不揮発性メモリシステム。 - 前記2値NANDフラッシュメモリ用アクセス方式により読み出すシステム起動用プログラムデータの領域は、前記多値NANDフラッシュメモリの奇数ページのみにデータを書き込むことを特徴とする請求項1記載の不揮発性メモリシステム。
- 前記2値NANDフラッシュメモリ用アクセス方式により読み出すシステム起動用プログラムデータの領域は、前記多値NANDフラッシュメモリの偶数ページのみにデータを書き込むことを特徴とする請求項1記載の不揮発性メモリシステム。
- 前記2値NANDフラッシュメモリ用アクセス方式により読み出すシステム起動用プログラムデータの領域は、前記多値NANDフラッシュメモリの奇数ページおよび偶数ページに同一のデータを書き込むことを特徴とする請求項1記載の不揮発性メモリシステム。
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