JPH04256046A - データ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置等に多用
されているデータ記憶装置に関する。

【０００２】

【従来の技術】情報処理装置には各種のデータを記憶す
るためのデータ記憶装置が広く使用されている。図２に
従来一般のデータ記憶装置ブロック図を示す。図におい
て、この装置には４個の単位記憶領域Ｍ１，Ｍ２，Ｍ３
，Ｍ４が設けられている。この単位記憶領域Ｍ１からＭ
４は、データを記憶するための所定の記憶容量を持つ、
例えば、半導体メモリチップから構成される。この装置
では、これら４つの単位記憶領域Ｍ１からＭ４によって
、記憶部１０が構成される。各単位記憶領域Ｍ１からＭ
４は、それぞれアドレスバス１、データバス２及び制御
線３を介して制御部６に接続されている。制御部５は上
記記憶部１０のアクセス制御をするための回路からなる
。

【０００３】アドレスバス１には、記憶部１０をアクセ
スするためのアドレス信号が供給される。このアドレス
信号は、図示しない上位装置から供給されるアドレス信
号を処理し、アドレスドライバ５を通じて供給される。 記憶部１０で読み出されたデータや記憶部１０に書き込
まれるデータは、データバス２を伝送される。また、制
御線３は、記憶部１０のリードライトを制御するための
信号を供給するラインである。即ち、制御線３にリード
ライト信号が供給され、アドレスバス１から所定の読出
しあるいは書き込みアドレスが記憶部１０に供給される
と、そのアドレスから読み出されたデータがデータバス
２に出力され、あるいは外部回路から供給されたデータ
がデータバス２を介して記憶部１０に書き込まれる。

【０００４】ここで、図２における単位記憶領域Ｍ１は
、例えば、次のような内部構成とされる。図３に単位記
憶領域内部ブロック図を示す。図のように、ここにはア
ドレスバス１、データバス２及び制御線３に接続された
領域制御部１１の他に、アドレスバス１に供給されるア
ドレス信号のうちのチップセレクト信号を分岐して受け
入れる比較器１２と、記憶領域番号設定スイッチ１３が
設けられている。また、領域制御部１１の出力は、実際
にデータを読み書きするための記憶素子部１４に向け出
力されるよう構成されている。ここで、記憶領域番号設
定スイッチ１３は、例えばディップスイッチからなり、
この単位記憶領域Ｍ１のチップセレクトアドレスを設定
するためのスイッチである。

【０００５】即ち、アドレスバス１に供給されるアドレ
ス信号中には、図２に示した記憶部１０を構成する４つ
の単位記憶領域Ｍ１からＭ４のいずれかを選択するチッ
プセレクトアドレスと、選択された単位記憶領域内のメ
モリアドレスを特定する内部アドレスが含まれる。上記
チップセレクトアドレスが比較器１２において、記憶領
域番号設定スイッチ１３の出力するアドレスと一致する
と、領域制御部１１が動作し、メモリアクセス用信号が
記憶素子部１４に供給される。例えば、記憶素子部１４
がダイナミックＲＡＭの場合には、ロウアドレスストロ
ーブ、カラムアドレスストローブ或はライトイネーブル
信号等が生成されて、データアクセスが行われる。

【０００６】

【発明が解決しようとする課題】ところで上記のような
データ記憶装置を用いてデータを格納する場合、通常、
ひとまとまりのデータ、即ち一連のデータは一定の連続
するアドレス中に格納される。ところが、ここで、例え
ば図２に示す単位記憶領域Ｍ３を構成するメモリチップ
に障害が発生したとする。図４に従来の障害発生状態説
明図を示す。図において単位記憶領域Ｍ１，Ｍ２，Ｍ３
，Ｍ４によって形成される連続するアドレスをそれぞれ
、ｋ〜ｋ＋ｊ、ｋ＋ｊ〜ｋ＋２ｊ、ｋ＋２ｊ〜ｋ＋３ｊ
、ｋ＋３ｊ〜ｋ＋４ｊというように設定する。ここに、
ひとまとまりの一連のデータＤが格納されるものとする
と、もし、単位記憶領域Ｍ３に障害が発生した場合、デ
ータＤ′のように図の破線に示す部分のデータが失われ
る。

【０００７】例えば、単位記憶領域に１メガビットダイ
ナミックＲＡＭを使用しているような場合には、アドレ
ス空間に１メガビット分の使用不可能部分が発生する。 従って、単位記憶領域Ｍ３が障害を発生する前に格納さ
れていた一連のデータＤは、通常、全く使用することが
出来ない状態となる。しかしながら、多数の記憶素子で
構成された大容量記憶装置においては、この種の障害は
しばしば発生し得るため、その様な障害が致命的となら
ないような対策を施す要求が生じている。本発明は、以
上の点に着目して成されたもので、記憶領域の一部に障
害が発生した場合にも、データの致命的な欠損を防止す
ることが出来るデータ記憶装置を提供することを目的と
するものである。

【０００８】

【課題を解決するための手段】本発明のデータ記憶装置
は、データを記憶するための所定の記憶容量を持つ単位
記憶領域を集合して形成した記憶部と、前記記憶部をア
クセスするためのアドレス信号を発生するアドレス発生
部とを備え、このアドレス発生部は、前記記憶部の連続
するアドレス中に格納されるべき一連のデータを前記記
憶部に格納するために発生される一連のアドレス信号を
、前記各単位記憶領域を選択するアドレス信号を上位ア
ドレス側にして、前記記憶部に対して出力する第１のア
クセスモードと、前記各単位記憶領域を選択するアドレ
ス信号を下位アドレス側に移したアドレス信号を前記記
憶部に対して出力する第２のアクセスモードの、いずれ
か一方のモードを選択するアクセスモード切替部を備え
たことを特徴とするものである。

【０００９】

【作用】この装置は、複数の単位記憶領域により記憶部
を構成し、アドレス発生部が、そのアクセス用アドレス
信号を出力する。第１のアクセスモードでは、通常通り
、まず単位領域を選択し、かつ、その内部アドレスを決
定するようなアドレス信号を供給する。また、第２のア
クセスモードでは、単位記憶領域を選択するアドレス信
号を、下位アドレス側に移して、アクセスする。１つの
単位記憶領域に障害が発生した場合、第２のアクセスモ
ードでは、一連のデータの中に、一定間隔で１ビットず
つ欠損が生じ、集中的な欠損障害とならないため、音声
や画像データ等の記憶が可能となる。

【００１０】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明のデータ記憶装置実施例を示すブ
ロック図である。この装置は、記憶部１０が４つの単位
記憶領域Ｍ１，Ｍ２，Ｍ３，Ｍ４により構成されている
。各単位記憶領域は、４本のチップセレクト線１０１と
各素子毎に入力する６本の内部アドレス線１０２によっ
てアクセスされるよう構成されている。即ち、各単位記
憶領域は、６ビットでアクセス可能な量のデータが記憶
され、記憶部１０全体としては８ビット分のアドレスで
アクセス出来る記憶領域を構成している。

【００１１】この記憶部１０をアクセス制御するために
、アドレス発生部２０が設けられている。尚、この図に
おいては、図２に示したようなデータバスや制御線の図
示は省略した。アドレス発生部２０は、２つのアドレス
ドライバ２１，２２と、インバータ２３と、切替制御部
２４及びアドレス信号線２５から構成されている。アド
レスドライバ２１，２２は、いずれも切替制御部２４か
ら入力する信号によって、ゲートを開閉するゲート群か
ら構成される。即ち、各アドレスドライバ２１，２２は
、それぞれ、アドレス信号線２５から入力する８ビット
のアドレス信号を、切替制御部２４から入力する制御信
号がハイレベルの場合に、記憶部１０側へ出力するよう
構成されている。

【００１２】ここで、切替制御部２４は、例えば、１ビ
ットのディップスイッチ等からなり、その出力信号はア
ドレスドライバ２１に直接入力し、アドレスドライバ２
２にはインバータ２３を介して反転入力するよう構成さ
れている。従って、切替制御部２４の出力信号がハイレ
ベルの場合、アドレスドライバ２１のみがゲートを開き
、切替制御部２４の出力がロウレベルの場合、インバー
タ２３によりこれが反転されて入力するアドレスドライ
バ２２のみがゲートを開くよう動作する。

【００１３】この実施例においては、アドレスドライバ
２１がゲートを開きアドレスドライバ２２がゲートを閉
じている場合を第１のアクセスモードとし、その逆の場
合を、第２のアクセスモードと呼ぶことにする。アドレ
ス信号線２５は、８ビットのアドレス信号を図示しない
上位装置から受け入れ、アドレスドライバ２１，２２に
供給する回路である。この、アドレス信号線のうち、上
位２ビットが記憶部１０のチップセレクトアドレスとさ
れ、下位６ビットが内部アドレスとされる。アドレスド
ライバ２１には、このアドレス信号がそのまま入力する
よう結線されている。また、アドレスドライバ２２には
、アドレス信号線２５の出力の下位２ビットがチップセ
レクトアドレスとなるように、上位６ビットが内部アド
レスとなるように、結線を組替えて入力するよう構成さ
れている。また、アドレスドライバ２１や２２の出力は
、その上位２ビットがデコーダ２６を介して各チップの
リードライトイネーブル信号とされ、チップセレクト線
１０１に接続される。下位６ビットは内部アドレス線１
０２に接続される。

【００１４】以上の構成の本発明のデータ記憶装置は、
次のように動作する。まず、第１のアクセスモードにお
いては、図４に示したように、記憶部１０を構成する単
位記憶領域Ｍ１からＭ４に対し一連のデータＤを供給し
た場合、従来通りまず、単位記憶領域Ｍ１を選定し、そ
の内部アドレス順にデータを格納し、単位記憶領域Ｍ１
がいっぱいになった場合に、次の単位記憶領域Ｍ２に続
くデータを格納するといった方法が取られる。従って、
ここで単位記憶領域Ｍ３に障害が発生したような場合、
先に図４で説明した通り、このアドレス空間中ｋ＋２ｊ
〜ｋ＋３ｊの連続したデータが消失する。一方、図１に
示した切替制御部２４を切り換え、アドレスドライバ２
２のゲートを開き、アドレスドライバ２１のゲートを閉
じるようにすると、これまで内部アドレスとして使用さ
れていた下位のアドレスのうちの２ビットが単位記憶領
域を選択するチップアドレスとして、使用される。

【００１５】図５に、この場合の動作説明図を示す。第
１のアクセスモードでは、データＤの破線部分が欠損し
ている。一方、第２のモードでは、例えば、単位記憶領
域Ｍ３に障害が発生したような場合、一連のデータは、
４ビットおきに欠損が生じることになる。図示の都合上
、この実施例では、記憶部１０を構成する単位記憶領域
の数が少数の４個となっているが、一般には、多数の単
位記憶領域により記憶部が構成される。そのうちの１つ
の単位記憶領域が障害により使用不能になってもデータ
が飛び飛びに欠損を生じているような場合、音響信号や
、画像信号等においては、欠損を生じた前後の信号によ
って、補完が可能となり、データの決定的な損失は免れ
る。従って、データの種類や使用状況に応じて、アクセ
スモードを切り換えることによって、障害による影響を
回避することが可能になる。

【００１６】本発明は、以上の実施例に限定されない。 上記単位記憶領域は、１つの記憶素子で構成してもよく
、また、複数の記憶素子から構成してもよい。更に、記
憶部を構成する単位記憶領域の数は任意で、先に説明し
たように単位記憶領域の数が多ければ多い程本発明の効
果はより顕著になる。また、アドレス発生部の構成は、
上記の構成に限ることになく、アドレス信号の任意の上
位ビットと、残りの下位ビットとを入れ換えるよう動作
するものであれば、どの様な回路であってもよい。

【００１７】

【発明の効果】以上説明した本発明のデータ記憶装置は
、アドレス発生部が複数の単位記憶領域をアクセスする
場合、各単位記憶領域を選択するためのアドレス信号を
上位側から下位側に移してアクセスするよう、第１のア
クセスモードから第２のアクセスモードへの切替を可能
にしたので、いずれかの単位記憶領域に障害が発生した
ような場合、一連のデータが集中的に欠損するのを防止
することが出来る。これによって、音響データのように
、欠損が散在しているようなときにはその修復が可能な
データ処理を、支障なく行うことが可能となる。

【図面の簡単な説明】

【図１】本発明のデータ記憶装置実施例を示すブロック
図である。

【図２】従来一般のデータ記憶装置ブロック図である。

【図３】単位記憶領域内部構成を示すブロック図である
。

【図４】従来の障害発生状態説明図である。

【図５】本発明の装置の動作説明図である。

【符号の説明】

１０　　記憶部 ２０　　アドレス発生部 ２１，２２　　アドレスドライバ ２３　　インバータ ２４　　切替制御部 ２５　　アドレス信号線 ２６　　デコーダ １０１　　チップセレクト線 １０２　　内部アドレス線 Ｍ１〜Ｍ４　　単位記憶領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データを記憶するための所定の記憶容
   量を持つ単位記憶領域を集合して形成した記憶部と、前
   記記憶部をアクセスするためのアドレス信号を発生する
   アドレス発生部とを備え、このアドレス発生部は、前記
   記憶部の連続するアドレス中に格納されるべき一連のデ
   ータを前記記憶部に格納するために発生される一連のア
   ドレス信号を、前記各単位記憶領域を選択するアドレス
   信号を上位アドレス側にして、前記記憶部に対して出力
   する第１のアクセスモードと、前記各単位記憶領域を選
   択するアドレス信号を下位アドレス側に移したアドレス
   信号を前記記憶部に対して出力する第２のアクセスモー
   ドの、いずれか一方のモードを選択するアクセスモード
   切替部を備えたことを特徴とするデータ記憶装置。