JPH0452739A - 異種メモリ適応型アドレス指定用制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次コ 概要 産業上の利用分野 従来の技術（第６〜９図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作　用（第１図） 実施例（第２〜５図） 発明の効果 ［概　要コ ２５６にビットＤＲＡＭ、ＬＭビットＤＲＡＭのように
異種メモリを使用する場合のアドレス割付方式に関し、 アドレス割付の仕方に工夫を施すことにより、アドレス
セレクタ等の回路の共用化をはかれるようにすることを
目的とし、 コラムアドレス量ビット、ロウアドレスＮビットでアド
レスが指定される読み書き可能な大容量メモリ使用時と
、コラムアドレス（Ｍ−ｍ）ビット、ロウアドレス（Ｎ
−ｎ）ビットでアドレスが指定される読み書き可能な小
容量メモリ使用時とについて、大容量メモリ使用時は、
コラムアドレス量ビットおよびロウアドレスＮビットを
縦列にした（Ｍ＋Ｎ）ビットでアドレスを指定すると共
に、小容量メモリ使用時は、コラムアドレス（Ｍ−ｍ）
ビット、メモリ選択情報ｍビット、ロウアドレス（Ｎ−
ｎ）ビットおよびメモリ選択情報ｎビットを縦列にした
（Ｍ＋Ｎ）ビットでアドレスおよび選゛択すべきメモリ
指定するように構成する。

［産業上の利用分野］ 本発明は、２５６にビットＤＲＡＭ、ＬＭビットＤＲＡ
Ｍのように異種メモリを使用する場合のアドレス割付方
式に関する。

近年、半導体技術の進歩に伴い、メモリの大容量化が進
んでいるが、例えば１ＭビットのＤＲＡＭ（特に２ポ一
トＤＲＡＭ）はまだ普及率が低く、あまり使用されてい
ない。

ところで、メモリの高速アクセス等の要求に応えるには
、メモリ容量としてＩＭビット程度ある方が良いので、
一般には２５６にビットのＤＲＡＭを４個用いて、ＩＭ
ビットＤＲＡＭの代用としている。

しかし、今後１ＭビットＤＲＡＭの普及率が高くなって
くると、２５６にビットのＤＲＡＭを４個使用するとい
うことはしないで、ＩＭビットＤＲＡＭを１個使用する
ようになる可能性が高い。

［従来の技術］ 第６図は画像ワークステーションでの画像データ処理系
のブロック図であるが、この第６図において、１はフレ
ームメモリで、このフレームメモリ１は、Ａ／Ｄ変換器
ＩＡからのディジタル画像データを一旦スドアしておく
もので、このフレームメモリ１として、上記の２５６に
ピッｔ、　Ｄ　ＲＡＭを４個またはＩＭビットＤＲＡＭ
を１個が使用される。

２は制＠ＬＳＩで、この制＠ＬＳＩ２は、ｃｐＵ３から
アドレスＡや制御データＤを受けてフレームメモリ１ヘ
アドレスＡや制御データＤを出力する制御インタフェー
スである。

４は表示部で、この表示部４は、フレームメモリ１から
Ｄ／Ａ変換器ＩＢを経由したアナログ画像データを受け
て画像を表示するもので、ＣＲＴや液晶デイスプレィが
使用される。

このような構成により、入力されてきた画像データは一
旦フレームメモリ１に記憶されるが、このときフレーム
メモリ１へ書き込まれるアドレスは、制御ＬＳＩ２で指
定される。

その後は、画像データがフレームメモリ１から読み出さ
れて、表示部４にて表示されるが、このときフレームメ
モリ１から読み出されるアドレスも、同様にして、制御
ＬＳＩ２で指定される。

ところで、上記したように、フレームメモリ１として、
第９図（ａ）に示すごとく、２５６にビットＤＲＡＭを
４個使用する場合と、第９図（ｂ）に示すごとく、ＩＭ
ビットＤＲＡＭを１個使用する場合とがある。

さらに、２５６にビットＤＲＡＭを４個使用する場合の
アドレス割付を示すと、第７図（ａ）のようになり、Ｉ
ＭビットＤＲＡＭを１個使用する場合のアドレス割付を
示すと、第７図（ｂ）のようになる。

ここで、２５６にビットＤＲＡＭを４個使用する場合の
アドレス割付は、第７図（ａ）のように。

コラムアドレス（Ｃｏｌｕｍｕ　Ａｄｄｒｅｓｓ）Ｃｏ
−Ｃ−ｒ　（８ビット分）、ロウアドレス（Ｒｏｔ＋＋
　Ａｄｄｒｅｓｓ）　Ｒｏ”　Ｒ７（８ビツト分）、バ
ンクセレクト（Ｂａｎｋ　５ｅｌｅｃｔ）Ｂｏ、Ｂ１（
２ビツト分）を縦列にした１８ビツト構成となっている
。

一方、ＩＭビットＤＲＡＭを１個使用する場合のアドレ
ス割付は、第７図（ｂ）のように、コラムアドレス（Ｃ
ｏｌｕｍｕ　Ａｄｄｒｅｓｓ）　Ｃｏ−Ｃ，（９ビツト
分）、ロウアドレス（Ｒｏｗ　Ａｄｄｒｅｓｓ）　Ｒ，
−Ｒ，（９ビツト分）を縦列にした１８ビツト構成とな
っている。

また、２５６にビットＤＲＡＭを４個使用した場合にお
いて、上記のアドレス割付に従った制御ＬＳ　Ｉ　２．
フレームメモリ１間のアドレス指定用制御ブロック図を
示すと、第８図（ａ）のようになる。すなわち、この第
８図（ａ）において、２１はアドレスセレクタで、この
アドレスセレクタ２１は、コラムアドレス線およびロウ
アドレス線に接続されて、コラムアドレスＣ３−Ｃ７ま
たはロウアドレスＲ８−Ｒ７のいずれかを選択して出力
するもので、制御ＬＳｒＺ側に設けられている。

１１Ａ〜１１０はチップイネーブル用ゲート回路で、こ
れらのチップイネーブル用ゲート回路１１Ａ〜１１Ｄは
、バンク切替線（Ｂｏ線、８１線）に接続されることに
より、バンクセ１．／クト２ビット分Ｂ。、Ｂ１を受け
て、４個のうちのどのＤＲＡＭを選択するのかというチ
ップイネーブル信号ＣＥ１〜ＣＥ４を出力するもので、
フレームメモリ１側に設けられている。

なお、第９図（ａ）においては、選択されるＤＲＡＭを
チップイネーブル信号ＣＥＩ〜ＣＥ４と同じ符号を付け
て示している。

また、制御ＬＳＩ２からフレームメモリ１へは、コラム
アドレス選択線（ＣＡＳｇ）を通じてコラムアドレス選
択信号ＣＡＳ　（実際は反転信号。以下、同じ。）が供
給されるとともに、ロウアドレス選択線（ＲＡＳ線）を
通じてロウアドレス選択信号ＲＡＳ　（実際は反転信号
。以下、同じ。）が供給されるようになっている。

このような構成により、バンクセレクトＢ。。

Ｂ１の組合せによって、所要のＤＲＡＭが選択され、更
にコラムアドレス選択信号ＣＡＳとコラムアドレスＣ３
−Ｃ７，ロウアドレス選択信号ＲＡＳとロウアドレスＲ
８−Ｒ７とで、所要のアドレスが選択されて、画像デー
タの書き込みあるいは読み出しが行なわれる。

一方、ＩＭビットＤＲＡＭを１個使用した場合において
、上記のアドレス割付に従った制御ＬＳＩ２．フレーム
メモリ１間のアドレス指定用制御ブロック図を示すと、
第８図（ｂ）のようになる。

すなわち、この第８図（ｂ）において、２２はアドレス
セレクタで、このアドレスセレクタ２２は、コラムアド
レス線、ロウアドレス線＋Ｅ３ａ線、８１線に接続され
ることにより、１〜１８ビツト分を受けて、コラムアド
レスＣ０〜Ｃ８またはロウアドレスＲ８−Ｒ９のいずれ
かを選択して出力するようになっており、制御ＬＳＩ２
側に設けられている。

また、制御ＬＳＩ２からフレームメモリ１へは、コラム
アドレス選択線（ＣＡＳ線）を通じてコラムアドレス選
択信号ＣＡＳが供給されるとともに、ロウアドレス選択
ＩＩ（ＲＡＳｇ）を通じてロウアドレス選択信号ＲＡＳ
が供給されるようになっている。

このような構成により、コラムアドレス選択信号ＣＡＳ
とコラムアドレスＣ３−Ｃ６，ロウアドレス選択信号Ｒ
ＡＳとロウアドレスＲ６−Ｒ８とで、所要のアドレスが
選択されて、画像データの書き込みあるいは読み出しが
行なわれる。

［発明が解決しようとする課題］ しかしながら、このような従来の方式では、２５６にビ
ットＤＲＡＭ使用時とＩＭビットＤＲＡＭ使用時とで共
通に使えるアドレスは、第７図（ａ）、（ｂ）からもわ
かるように、最初の８ビツトだけで、残りの１０ビツト
については１ビツトずつずれてしまう。従って、２５６
にビットＤＲＡＭ使用時のアドレスセレクタ２１とＩＭ
ビットＤＲＡＭ使用時のアドレスセレクタ２２とを共用
することができず、最初に２５６にピッｌ−Ｄ　ＲＡＭ
を使用しており、その後にＩＭビットＤＲＡＭに置き換
える場合などは、共用できない回路を２組分組付けてお
くことになるので、回路規模が大きくなってしまうとい
う問題点がある。

さらに、２ボ一トＤＲＡＭを使用する場合などは、アク
セスの仕方が複数あるため、更にそのためのセレクト回
路が２５６にビットＤＲＡＭ使用時とＩＭビビッＤＲＡ
Ｍ使用時とのそれぞれについて必要となり、上記の不具
合が更に大きくなる。

本発明は、このような問題点に鑑みなされたもので、ア
ドレス割付の仕方に工夫を施すことにより、アドレスセ
レクタ等の回路の共用化をはかれるようにした、異種メ
モリを使用する場合のアドレス割付方式を提供すること
を目的としている。

［Ｗ題を解決するための手段］ 第１図（ａ）、（ｂ）は本発明の原理説明図である。

まず、コラムアドレス量ビットとロウアドレスＮビット
とでアドレスが指定される読み書き可能な大容量メモリ
を使用する場合のアドレス割付は、第１図（ｂ）に示す
ように、コラムアドレス量ビットおよびロウアドレスＮ
ビットを縦列にしたようなアドレス割付とする。

一方、コラムアドレス（Ｍ−ｍ）ビットとロウアドレス
（Ｎ−ｎ）ビットとでアドレスが指定される読み書き可
能な小容量メモリを複数個使用して大容量メモリと同等
にする場合のアドレス割付は、第１図（ａ）に示すよう
に、コラムアドレス（Ｍ−ｍ）ビット、メモリ選択情報
ｍビット、ロウアドレス（Ｎ−ｎ）ビットおよびメモリ
選択情報ｎビットを縦列にしたようなアドレス割付とす
る。

そして、メモリ選択情報ｍビットおよびｎビットで：最
大ｍｎ個の小容量メモリが選択されるように構成されて
いる。

なお、上記のＭ、Ｎ、ｍ、ｎは全て自然数である。

［作　用コ 上述の本発明の異種メモリを使用する場合のアドレス割
付方式では、まず大容量メモリを使用する場合は、コラ
ムアドレス量ビットおよびロウアドレスＮビットを縦列
にした（Ｍ＋Ｎ）ビットでアドレスが指定されており、
これにより、これらのコラムアドレスおよびロウアドレ
スで、所要のアドレスが選択されて、この大容量メモリ
へのデータの書き込みあるいは読み出しが行なわれる。

一方、小容量メモリを複数個使用する場合は、コラムア
ドレス（Ｍ−ｍ）ビット、メモリ選択情報ｍビット、ロ
ウアドレス（Ｎ−ｎ）ビットおよびメモリ選択情報ｎビ
ットを縦列にした（Ｍ＋Ｎ）ビットでアドレスおよび選
択されるべきメモリが指定されているので、上記のメモ
リ選択情報の組合せによって、所要の小容量メモリが選
択され、更にコラムアドレスおよびロウアドレスで、所
要のアドレスが選択されて、選択された小容量メモリへ
のデータの書き込みあるいは読み出しが行なわれる。

［実施例コ 以下、図面を参照して本発明の詳細な説明する。

さて、本実施例も、例えば第６図に示すような画像ワー
クステーションでの画像データ処理系のフレームメモリ
およびその制御用ＬＳＩならびにその周辺部の技術につ
いてのものであるが、この場合でも、上記のフレームメ
モリとして、第３図（ａ）に示すように、２５６にビッ
トＤＲＡＭを４個使用することと、第３図（ｂ）に示す
ように、ＩＭビビッＤＲＡＭを１個使用することを考慮
している。

そして、２５６にビットＤＲＡＭを４個使用する場合の
アドレス割付を示すと、第４図（ａ）のようになり、Ｉ
ＭビビッＤＲＡＭを１個使用する場合のアドレス割付を
示すと、第４図（ｂ）のようになる。

ここで、２５６にビットＤＲＡＭを４個使用する場合の
アドレス割付は、第４図（ａ）のように、コラムアドレ
スＣ８−Ｃ７（８ビット分）、メモリ選択情報としての
横方向のバンク切替情報（ＲＡＳセレクト）Ｒ８（１ビ
ット分）、ロウアドレスＲ０〜Ｒ７（８ビット分）、メ
モリ選択情報とじての縦方向のバンク切替情報（バンク
セレクト）ＢＳ　（１ビット分）を縦列にした１８ビツ
トとなっている。

一方、ＩＭビビッＤＲＡＭを１個使用する場合のアドレ
ス割付は、第４図（ｂ）のように、コラムアドレスＣａ
〜Ｃ，（９ビット分）、ロウアドレスＲ８−Ｒ８（９ビ
ット分）を縦列にした１８ビツトとなっている。

また、２５６にビットＤＲＡＭを４個使用した場合にお
いて、上記のアドレス割付に従った制御ＬＳ　Ｉ　２．
フレームメモリ１間のアドレス指定用制御ブロック図を
示すと、第２図（ａ）のようになる。すなわち、この第
２図（ａ）において、２１はアドレスセレクタで、この
アドレスセレクタ２１は、コラムアドレス線およびロウ
アドレス線に接続されていて、これらの線からコラムア
ドレス００〜Ｃ７またはロウアドレスＲ０〜Ｒ７のいず
れかを選択して出力するもので、制御ＬＳＩ２側に設け
られている。

２３Ａ、２３ＢはＲＡＳ選択用ゲート回路で、これらの
ＲＡＳ選択用ゲート回路２３Ａ、２３Ｂは、バンク切替
情報Ｒ８を供給するＲ８線と、ロウアドレス選択線（Ｒ
ＡＳ線）とに接続されることにより、横方向のバンク切
替信号ＲＡＳＩ、ＲＡＳ２　（実際は反転信号。以下、
同じ。）を出力するもので、制御ＬＳＩＺ側に設けられ
ている。

また、その他、制御ＬＳＩ２からフレームメモリ１へは
、コラムアドレス選択線（ＣＡＳ線）を通じてコラムア
ドレス選択信号ＣＡＳが供給されるとともに、バンク切
替情報ＢＳを供給するＢＳ線を通じてバンク切替情報Ｂ
Ｓが供給されるようになっている。

このような構成により、ロウアドレス選択信号ＲＡＳＩ
、ＲＡＳ２．バンク切替情報ＢＳの組合せによって、所
要のＤＲＡＭが選択されるとともに、更にコラムアドレ
ス選択信号ＣＡＳとコラムアドレス００〜Ｃ７，ロウア
ドレス選択信号ＲＡＳ１、ＲＡＳ２とロウアドレスＲ０
〜Ｒ７とで、所要のアドレスが選択されて、画像データ
の書き込みあるいは読み出しが行なわれる。

一方、ＩＭビビッＤＲＡＭを１個使用した場合において
、上記のアドレス割付に従った制御ＬＳＩ２．フレーム
メモリ１間のアドレス指定用制御ブロック図を示すと、
第２図（ｂ）のようになる。

まず、この第２図（ｂ）かられかるように、前述の２に
ビットＤＲＡＭを４個使用した場合と同様のアドレスセ
レクタ２１が使用されている。すなわち、このアドレス
セレクタ２１は、コラムアドレス線およびロウアドレス
線に接続されていて、これらの線からコラムアドレスＣ
０〜Ｃ７またはロウアドレスＲ８−Ｒ７のいずれかを選
択して出力するもので、制御ＬＳＩ２側に設けられてい
る。

また、この第２図（ｂ）において、２４はアドレスセレ
クタで、このアドレスセレクタ２４は、Ｒ８線とＢＳ線
とに接続されて、Ｒ５線からのコラムアドレスＣ８また
はＢＳ線からのロウアドレスＲ８を選択的に出力するよ
うになっている。なお、このアドレスセレクタ２４は制
御ＬＳＩＺ側に設けられている。

また、制御ＬＳＩ２からフレームメモリ１へは、コラム
アドレス選択線（ＣＡＳ線）を通じてコラムアドレス選
択信号ＣＡＳが供給されるとともに、ロウアドレス選択
線（ＲＡＳ線）を通じてロウアドレス選択信号ＲＡＳが
供給されるようになっている。

このような構成により、ＣＡＳ線を通じて供給されるコ
ラムアドレス選択信号ＣＡＳとコラムアドレス線および
Ｒ５線を通じて供給されるコラムアドレス００〜Ｃ，、
ＲＡＳ線を通じて供給されるロウアドレス選択信号ＲＡ
Ｓとロウアドレス線およびＢＳ線を通じて供給されるロ
ウアドレスＲ０〜Ｒ５とで、所要のアドレスが選択され
て、画像データの書き込みあるいは読み出しが行なわれ
る。

このようにアドレス割付の仕方に工夫を施すことにより
、２５６にビットＤＲＡＭを使用する場合とＩＭビビッ
ＤＲＡＭを使用する場合とで、アドレスセレクタの共用
化をはかることができ、これにより２５６にビット／１
Ｍピット両方のＤＲＡＭを使用する場合でも、小規模の
アドレス指定用制御回路で実現することができる。

なお、２ポ一トＤＲＡＭを用い、アドレスとして、２ポ
一トＤＲＡＭの読み出しアドレス（Ｘ。

Ｙ方向）ＲＸＩ　〜ＲＸ９．ＲＹＯ−ＲＹ８．ＣＰＵア
ドレス（Ｘ、Ｙ方向）ＣＰＩ〜ＣＰ９．ＣＰ１０〜ＣＰ
１５．ＰＡＯ，ＰＡＬ、　　トランスファ時のアドレス
（Ｙ方向）ＴＹＯ〜ＴＹ８を持ち、これらのアドレスを
選択的にＤＲＡＭへ供給する場合の回路図を示すと、第
５図のようになる。

この第５図において、２５は５−１アドレスセレクタで
、この５−１アドレスセレクタ２５は上記の５種のアド
レス群のうち１種のアドレス群を選択して出力するもの
である。そして、この５−１アドレスセレクタ２５で選
択されたアドレスのうち下位８ビツトまではそのまま出
力され、９ビツト目は２−１セレクタ２６へ入力されて
、ＩＭビビッＤＲＡＭ使用時に、９ビツト目のアドレス
として出力されるようになっている。

さらに、２ポ一トＤＲＡＭの読み出しアドレス線および
ＣＰＵアドレス線のうちそれぞれの９ビツト目のアドレ
ス線（ＲＸ９．ＲＹ８．ＣＦ２゜ＰＡ２）は、上記のア
ドレス割付から、ＩＭビビッＤＲＡＭ使用時は、アドレ
ス情報を送っているが、２５６にビットＤＲＡＭ使用時
は、メモリ選択情報を送っているので、上記のアドレス
線のうち８ビツト目のアドレス線は、２−１セレクタ２
７−１．２７−２に接続されている。

ここで、２−１セレクタ２６−１は、Ｙ方向アドレス線
からのＲＹ８．ＰＡ２のうちの１つを選択するもので、
選択されたアドレスは２−１セレクタ２６へ入力されて
、２５６にビットＤＲＡＭ使用時に、Ｙ方向バンクセレ
クト信号として出力されるようになっている。

また、２−１セレクタ２６−２は、Ｘ方向アドレス線か
らのＲＸ９．ＣＦ２のうちの１つを選択するもので、選
択されたアドレスはＸ方向バンクセレクト信号として出
力され、２５６にビットＤＲＡＭ使用時には、ＲＡＳＩ
、ＲＡＳ２の切替信号となる。なお、ＩＭビビッＤＲＡ
Ｍ使用時には、この信号は無視され、ＲＡＳ、１だけが
選択されるようになっている。

従って、２５６にビットＤＲＡＭ使用時には、５−１ア
ドレスセレクタ２５からの上位８ビツトがアドレスとし
て使用され、２−１セレクタ２６゜２７−１．２７−２
からの信号で、所要のＤＲＡＭが選択される。

一方、ＩＭビビッＤＲＡＭ使用時には、５−１アドレス
セレクタ２５からの全９ビツトがアドレスとして使用さ
れる。

このようにアクセスの仕方が複数ある２ボ一トＤＲＡＭ
を使用する場合には、５−１アドレスセレクタ２５を共
用できることで１回路規模の小型化に寄与するところが
特に大きいという利点がある。

なお、上記の実施例では、２５６にビットＤＲＡＭとＩ
ＭビビッＤＲＡＭとを使用する場合について説明したが
、コラムアドレス量ビットとロウアドレスＮビットとで
アドレスが指定される読み書き可能な大容量メモリと、
コラムアドレス（Ｍ−ｍ）ビットとロウアドレス（Ｎ−
ｎ）ビットとでアドレスが指定される読み書き可能な小
容量メモリとを使用する場合についても、前記の実施例
とほぼ同様にして本発明を適用することができる。

すなわち、大容量メモリを使用する場合は、コラムアド
レス量ビットおよびロウアドレスＮビットを縦列にした
（Ｍ＋Ｎ）ビットでアドレスを指定すると共に、小容量
メモリを複数個使用する場合は、コラムアドレス（Ｍ　
−ｍ　）ビット、メモリ選択情報ｍビット、ロウアドレ
ス（Ｎ−ｎ）ビットおよびメモリ選択情報ｎビットを縦
列にした（Ｍ＋Ｎ）ビットでアドレスおよび選択すべき
メモリを指定するのである。そして、この場合、メモリ
選択情報ｍビットおよびｎビットで、最大ｍｎ個の該小
容量メモリを選択しうるように構成される。

［発明の効果コ 以上詳述したように、本発明の異種メモリを使用する場
合のアドレス割付方式によれば、アドレス割付の仕方に
工夫を施すことにより、小容量メモリを使用する場合と
大容量メモリを使用する場合とで、アドレスセレクタの
共用化をはかることができ、これにより両方のメモリを
使用しうるアドレス指定用制御回路の小規模化を実現で
きる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａ）は本発明の一実施例にかかる２５６にビッ
トＤＲＡＭ使用時におけるアドレス指定用制御ブロック
図、 第２図（ｂ）は本発明の一実施例にかかるＩＭビビッＤ
ＲＡＭ使用時におけるアドレス指定用制御ブロック図、 第３図（ａ）は２５６にビットＤＲＡＭ使用時のフレー
ムメモリ説明図、 第３図（ｂ）はＩＭビビッＤＲＡＭ使用時のフレームメ
モリ説明図、 第４図は２５６にビットＤＲＡＭ使用時とＩＭビビッＤ
ＲＡＭ使用時とにおけるアドレス割付を説明する図、 第５図は２ポ一トＤＲＡＭ使用時のアドレス指定用制御
ブロック図、 第６図は画像ワークステーションでの画像データ処理系
のブロック図、 第７図は従来の２５６にビットＤＲＡＭ使用時とＩＭビ
ビッＤＲＡＭ使用時とにおけるアドレス割付を説明する
図、 第８図（ａ）は従来の２５６にビットＤＲＡＭ使用時に
おけるアドレス指定用制御ブロック図、第８図（ｂ）は
従来のＩＭビビッＤＲＡＭ使用時におけるアドレス指定
用制御ブロック図、第９図（ａ）は従来の２５６にビッ
トＤＲＡＭ使用時のフレームメモリ説明図。 第９図（ｂ）は従来のＩＭビビッＤＲＡＭ使用時のフレ
ームメモリ説明図である。 図において、 １はフレームメモリ、 ＩＡはＡ／Ｄ変換器、 ＩＢはＤ／Ａ変換器、 ２は制御ＬＳＩ、 ３はＣＰＵ、 ４は表示部、 １１Ａ〜１１Ｄはゲート回路、 ２．１．．２２はアドレスセレクタ、 ２３Ａ、２３Ｂはゲート回路、 ２４はアドレスセレクタ、 ２５は５−１アドレスセレクタ、 ２６．２７−１．２７−２は２−１セレクタである。

Claims (2)

【特許請求の範囲】
1. （１）コラムアドレスＭビットとロウアドレスＮビット
   とでアドレスが指定される読み書き可能な大容量メモリ
   を使用する場合と、コラムアドレス（Ｍ−ｍ）ビットと
   ロウアドレス（Ｎ−ｎ）ビットとでアドレスが指定され
   る読み書き可能な小容量メモリを複数個使用して該大容
   量メモリと同等にする場合とについて、 該大容量メモリを使用する場合は、コラムアドレスＭビ
   ットおよびロウアドレスＮビットを縦列にした（Ｍ＋Ｎ
   ）ビットでアドレスを指定すると共に、 該小容量メモリを複数個使用する場合は、コラムアドレ
   ス（Ｍ−ｍ）ビット、メモリ選択情報ｍビット，ロウア
   ドレス（Ｎ−ｎ）ビットおよびメモリ選択情報ｎビット
   を縦列にした（Ｍ＋Ｎ）ビットでアドレスおよび選択す
   べきメモリを指定することを 特徴とする、異種メモリを使用する場合のアドレス割付
   方式。
2. （２）該メモリ選択情報ｍビットおよびｎビットで、最
   大ｍｎ個の該小容量メモリを選択しうるように構成され
   たことを特徴とする、請求項１記載の異種メモリを使用
   する場合のアドレス割付方式。