JPS58201165A - デジタルデ−タ並べ換え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、画像処理装置の技術分野に属し、さらに詳
しくは、画像データのデジタル処理の技術分野に属する
。

〔発明の技術的背景とその問題点〕

可変語長マルチアレイプロセッサにおける画像処理にお
いて、画像データは各ユニットプロセッサのメモリに分
割して格納される。そして、格納形態は処理方式によっ
て、以下に説明するように二種に大別することができる
。

先ず、第１図（イ）に示すように、表示される画像は、
６４Ｘ６４ビクセル（画素）よシなるものとする。各ビ
クセルは、第１図（ロ）中の左下隅を原点とする直交座
標Ｃｘ　、ｙ）によシその位置を示すこととする。この
画像を、１ワードＮピツトたとえば１６ビツト構成の、
つまシ、一つの格納欄が１６ビツトよシなるユニットプ
ロセッサを複数備えたマルチアレイプロセッサを用いて
画像処理をする場合、各ビクセルに対応する画像データ
の格納形態により、第１図（ロ）に示すようにヨコ型デ
ータとして格納するものと、第１図（０に示すようにタ
テ型データとして格納するものとに分けることができる
。

第１図＠に示すように、ヨコ型データとして格納する場
合、マルチアレイプロセッサは６４台のユニットプロセ
ッサ１−１．〜．１−６４からな力、たとえは、ユニッ
トプロセッサ１−１の第１の格納欄から第６４の格納欄
に画像中の位置（０，６３）（０，６２）・・・（０、
０）にあるビクセルについての画像データが順次に１６
ビツトのデジタルデータとして格納され、ユニットプロ
セッサ１−２の第１の格納欄から第６゛４の格納欄に画
像中の位置（１、６３）、（１、６２）・・・（１、Ｏ
）にあるビクセルについての画像データが順次に１６ビ
ツトのデジタルデータとして格納され、以下のユニット
プロセッサ１−６〜１−６４についても同様にして画像
データが順次に１６ビツトのデジタルデータとして格納
されている。

第１図０に示すように、タテ型データとして格納する場
合、マルチアレイプロセッサは４台のユニットプロセッ
サ１−１．〜．１−４からなり、友とえば、ユニットプ
ロセッサ１−１の第１の格納欄から第１６の格納欄まで
のそれぞれ１６ビツト目に画像中の位置（０、６３）に
あるビクセルについての画像データがＭＳＢからＬＳＢ
の順に１６ビツトのデジタルデータとして格納され、ユ
ニットプロセッサ１−１の第１の格納欄から第１６の格
納欄までのそれぞれ１５ビツト目に画像中の位置（１゜
６３）にあるビクセルについての画像データがＭＳＢか
らＬＳＢ’の順に１６ビツトのデジタルデータとして格
納され、以下同様にしてユニットプロセッサ１−１の第
１の格納欄から第１６の格納欄までのそれぞれ（１６−
Ａ＞ビット目（ただしＡは０および１から１５までの整
数）に画像中の位置（Ａ、６３）にあるビクセルについ
ての画像データがＭＳＢからＬＳＢの順に１６ビツトの
デジタルデータとして格納されている。ユニットプロセ
ッサ１−２についても、ユニットプロセッサ１−１　、
！：同様に、第１の格納欄から第１６の格納欄までのそ
れぞれＣ１６−Ａ＞ビット目に画像中の位置（Ａ＋１６
．６３）にあるビクセルについての画像データが、また
、ユニットプロセッサ１−６については、第１の格納欄
から第１６の格納欄までのそれぞれ（１６−Ａ）ビット
目に画像中の位置（，４＋３２．６３）Ｋ６るビクセル
についての画像データが、ま几、ユニットプロセッサ１
−４については、第１の格納欄から第１６の格納欄まで
のそれぞれ（１６−／ｆ）ビット目に画像中の位置（Ａ
＋４８．６３）におるビクセルについての画像データが
、それぞれ、ＭＳＢからＬＳＢの順に１６ビツトのデジ
タルデータとして格納されている。このようにし等、画
像中の位置（０、６３）から（６３，，６３）までにあ
るビクセルについての画像データが、４台の−ニットプ
ロセッサ１−１〜１−４に格納される。結局、画像中の
位置ＣＡ、　６３−Ｂ）（ただし、Ｂは０および１〜６
６までの整数）にあるビクセルについての画像データは
、ユニットプロセッサ１−１の第（１６Ｂ±１）の格納
欄から第（１６Ｂ＋１６）の格納欄に、画像中の位置（
Ａ＋１６．１１５３−Ｂ）にあるビクセルについての画
像データは、ユニットプロセッサ１−２の第（１６Ｂ＋
ｉ）の格納欄から第（１６Ｂ＋１６）の格納欄に、画像
中の位置（Ａ＋３２．６３−Ｂ）にあるビクセルについ
ての画像データは、ユニットプロセッサ１−６の第（１
６Ｂ＋１）の格納欄から第（１６Ｂ＋１６）の格納欄に
、画像中の位置（、（＋４８．６３−Ｂ）にあるビクセ
ルについての画像データは、ユニットプロセッサ１−４
の第（１６Ｂ＋１）の格納欄から第（１６Ｂ＋１６）の
格納欄に、それぞれ１６ビツトのデジタルデータとして
ＭＳＢからＬＳＨの順に格納されている。

ヨコ型データ又はタテ型データを転送する従来のコント
ローラは、第２図に示すように構成されている。すなわ
ち、同図において、２で示すのはマルチアレイプロセッ
サであフ、複数のユニットプロセッサ１−１．〜．１−
にとパラレル転送路６−１゜〜、６−にとシリアル転送
路４で直列に接続され九転送レジスタ５−１．〜，５−
Ｋ・と全具備し、・各ユニットプロセッサ１−１．〜，
１−にの格納欄ごとに順次にパラレル転送路６−１．〜
，６−Ｋｋ介してデジタルデータを転送レジスタ５−１
．〜，５−Ｋに転送し、転送レジスタ５−１．〜，５−
Ｋに転送されたデジタルデータを転送レジスタ５−１．
〜，５−Ｋ（Ｄ配列順序に従って順次に出力するように
構成されている。また、６で示すのはコントローラであ
シ、転送レジスタ５−０と、転送されるデジタルデータ
を構成するビット数に等しい数Ｍよシなるシフトレジス
タ７−１．〜，７−Ｍと、マルチプレクサ１０と、ヨコ
型データ転送路９と、Ｍ本のタテ型データ転送路８−１
．〜，８−Ｍとを具備する。

そして、たとえば６４Ｘ６４ビクセルの画像についての
ヨコ型データが６４台のユニットプロセッサ１−１．〜
，１−６４に格納されておシ、画像表示面の各ビクセル
につき水平走査して画像を表示する場合、ヨコ型データ
は、次のようにしてマルチプレクサ１０に転送される。

すなわち、各ユニットプロセッサ１−１．〜，１−６４
の各格納欄に格納されているたとえば１６ビツトのデジ
タルデータが、格納欄の順序に従ってそれ、それパラレ
ル転送路６−１．〜，６−６４を介して転送レジスタ５
−１゜〜、５−６４に転送される。６４台の転送レジス
タ５−１．〜，５−６４に各ユニットプロセッサ１−１
゜〜、１−６４の第１の格納欄に格納されていたデジタ
ルデータが第６図に）の矢印の順で転送されると、転送
レジスタ５−１．〜，５−６４の順に従ってデジタルデ
ータが転送レジスタ５−０に転送され、次いでヨコ型デ
ータ転送路９を介してマルチプレクサ１０にデジタルデ
ータが転送される。転送レジスタ５−〇により、シフト
を＜シがえして各ユニットプロセッサ１−１．〜，１−
６４の第１の格納欄に格納されたデジタルデータが出方
し終ると、転送レジスタ５−１．〜，５−Ｋに各ユニッ
トプロセッサ１−１．〜，１−６４の第２の格納欄に格
納されていたデジタルデータが転送され、前記同様にし
てマルチプレクサ１０に転送されていく。以下同様にし
て各ユニットプロセッサ１−１．〜，１−＜Ｓ４の各格
納欄に格納されていたデジタルデータが転送され、画像
表示面の各ビクセルを水平に走査して画像が表示されて
いく。また、ヨコ型データを転送して、画像表示面の各
ビクセルを垂直に走査して画像を表示する場合は、先ず
、ユニットプロセッサ１−１に格納されているデジタル
データを第６図（ト）の矢印方向のように格納欄の順序
に従って転送レジスタ５−１に転送し、次いでこの転送
された順序に従って、転送レジスタ５−０およびヨコ型
データ転送路９を介してデジタルデータをマルチプレク
サ１０に転送し、以下同様に６６台のユニットプロセッ
サ１−２．〜，１−６４に格納されているデジタルデー
タを転送する。

また、たとえば６４Ｘ６４ビクセルの画像についてのタ
テ型データが４台のユニットプロセッサ１−１．〜，１
−４に格納されておシ、画像表示面の各ビクセルにつき
水平走査して画像を表示する場合、次のようにしてマル
チプレクサ１０にデジタルデータが転送される。４台の
ユニットプロセッサ１−１．〜，１−４の各格納欄に格
納されているデジタルデータを格納欄の順序に従ってパ
ラレル転送路６−１．〜，６−４に介して対応する転送
レジスタ５−１．〜，５−４に転送される。次いで転送
レジスタ５−１．〜，５−４の順序に従って、転送レジ
スタ５−１．〜，５−４に格納されたデジタルデータが
転送レジスタ５−０に転送される。このとき、転送レジ
スタ５−０に転送されたデジタルデータは、たとえば、
ＭＳＢからＬＳＨの順に、ビクセルの位置（０、６３）
についての１６ビツト目のデジタル値、ビクセルの位置
（１，６３）についての１６ビツト目のデジタル値、以
下同様にしてビクセルの位置（１５，６３）についての
１６ビツト目のデジタル値よシなる１６ビツト構成であ
る。そこで、転送レジスタ５−０に転送されたたとえば
１６ビツト構成のデジタルデータは、Ｍ本たとえば１６
本のタテ型データ転送路を介して、１６ビツト構成のデ
ジタルデータのうち１６ビツト目のデジタル値はシフト
レジスタ７−１内の第１欄に転送され、１５ビツト目の
デジタル値はシフトレジスタ７−２内の第１欄に転送さ
れ、以下同様にして１ビツト目のデジタル値はシフ）Ｌ
／ジスタフ−１６内の第１欄に転送される。このように
してユニットプロセッサ１−１の第１の格納欄から第１
６の格納欄に格納されていたデジタルデータが、シフト
レジスタ７−１．〜，７−１６に転送され、格納される
。その結果、たとえばシフトレジスタ７−１には（０，
６３）位置のビクセル忙ついてのデジタルデータが、シ
フトンジスタフ−２には（１、６３）位置のビクセ５ノ ルについてのデジタルデータが、以下同様にしてシフト
ンジスタフ−１６には（１５，６３）位置のビクセルに
ついてのデジタルデータが格納されることになる。次す
で、シフトレジスタ７−１．〜。

７−１６に格納されたデジタルデータをシフトレジスタ
７−１．〜，７−１６の順序に従ってマルチプレクサ１
０に出力される。以下同様に第３図００矢印方向に示す
転送の順序によシ、画像表示面の各ビクセルを上から水
平に走査して画像が表示されていく。また、画像表示面
の各ビクセルを上から垂直に走査して画像を表示する場
合、デジタルデータは次のようにして転送される。第６
図（句に示すように、マルチアレイプロセッサ２からの
デジタルデータの読み出しは、先ず、ユニットプロセッ
サー−１の第１の格納棚から第６４の格納棚までのデジ
タルデータを格納棚ごとにこの順序で転送し、この転送
全１６回く）かえした後に、ユニットプロセッサー−２
のＭｌの格納棚から第６４の格納棚までのデジタルデー
タを格納棚ごとに格納層に転送し、次いでこの転送を１
６回くシがえし、以下同様にして、ユニットプロセッサ
１−３．１−４のデジタルデータ七転送する。各ユニッ
トプロセッサ１−１．〜．１−４におけるデジタルデー
タの毎回の転送において、たとえば、ユニットプロセッ
サ１−１の第１の格納棚から第１６の格納棚に格納され
たデジタルデータを、パラレル転送路６−１および転送
レジスタ５−１を介して転送レジスタ５−０に転送し、
次いで、第１の格納棚に格納されていた１６ビツトのデ
ジタルデータのうち１６ビツト目のデジタル値をシフト
レジスタ７−１に、１５ビツト目のデジタル値をシフト
レジスタ７−２に、以下同様にして１ビツト目のデジタ
ル値をシフトンジスタフ−１に振フ分けて転送し、以下
第２の格納棚から第１６の格納棚に格納されていたデジ
タルデータも同様に振〕分けて転送し、その結果として
、第１の格納棚から第１６の格納棚のデジタルデータの
うち第１６ビツト目のデジタル値全シフトレジスタ７−
１に格納し、第１の格納棚から第１６の格納棚のデジタ
ルデータのうち第１５ビツト目のデジタル値をシフ）Ｌ
／ジスタフ−２に格納し、以下第１の格納棚から第１６
の格納棚のデジタルデータのうち第１４ビツト目から第
１ビツト目のデジタルデータについても同様にして、シ
フトレジスタ７−３．〜，７−１＋Ｓに格納する０格納
後、シフトレジスタ７−１内に格納された１６ビツトの
デジタルデータのみをマルチプレクサ１０に転送し、（
０，６３）位置のビクセルにつき画素表示する。

転送後、シフトレジスタ７−２．〜，７−１６にデジタ
ルデータが未転送で残っているにもかかわらず、前回と
同様にして第１７の格納棚から第６２の格納棚に格納さ
れていたデジタルデータをシフトレジスタ７−１．〜，
７−１６に転送し、書きかえる。

そして、シフトレジスタ７−１に格納されている１６ビ
ツトのデジタルデータのみをマルチプレクサ１０に転送
し、Ｃｏ、６２＞位置のビクセルにつき画像表示する。

このような転送手順をくシかえ丁ことによシ、（０，６
３）、（０、６２）・・・（０゜０）、（１，６３）、
（１，６２）・・・（１、０）、・・・・・・　（６２
，６３）、　Ｃ６２，６２）　　・・・　（６２゜０）
、　（Ｓ３，６３）　　（Ｓ３，６２）　・・・（６３
゜０）位置のビクセルにつきこの順に画素表示され、上
から下への垂直走査による画像表示がなされる。

以上に詳述したような方式の従来のコントローラ６には
次のような問題点がある。すなわち、■ヨコ型データ転
送路９とタテ型転送路８−１．〜。

’ｆ３−Ｍとを必要とし、しかも、タテ型転送路８−１
゜〜、８−Ｍの本数はデジタルデータのビット数に等し
い数でなければならない。■タテ型データ全転送するに
はデジタルデータのビット数に等しい数のシフトレジス
タ７−１．〜，７−Ｍｆ用意しなければならないので、
ハード量が極めて多くなる。■垂直走査によし画像を表
示する場合、タテ型データの転送は非常に効率が悪い。

すなわち、前述のように、たとえば、（０，６３）位置
のビクセルにつめてのデジタルデータを転送する場合、
シフトレジスタ７−２．〜，７−１６に格納されたデジ
タルデータを使わないままに終っている。■シリアル転
送路４によるデジタルデータの転送速度が遅い。転送速
度を高める丸めに、シリアル転送路４をパラレル転送路
にかえたとしても、パラレル転送路のバス本数がユニッ
トプロセッサ１のワード数に等しい数となシ、信号線の
増加が不可避となるＯ 〔発明の目的〕 この発明は前記事情に鑑みてなされたものであシ、マル
チアレイプロセッサ内でデジタルデータがタテ型および
ヨコ型のいずれの形式で格納されていようとも、高速転
送可能なシリアル転送路を用いて、高速でかつ効率的に
デジタルデータを転送することのできるデジタルデータ
並べ換え回路全提供することを目的とするものである。

〔発明の概要〕

前記目的全達成する丸めのこの発明の概要は、並列処理
結果データを格納したメモｌ有する複数のプロセッサ内
のデータを外部周辺装置に転送するための転送レジスタ
が各プロセッサ毎に設けられ、これら各転送レジスタが
直列接続されているマルチアレイプロセッサ内のデータ
全処理する回路において、前記転送レジスタの全内容に
ついて各プロセッサ内のメモリの格納データを各メモリ
のワード方向、深さ方向、プロセッサの順番方向に任意
に格納できるアドレス空間をもつバッファメモリと、こ
のバッファメモリのアドレスについて、入力と出力とを
独立に制御し、入力とは異なる任意の順序で出力アドレ
スを指定するアドレスコントローラとを具備すること全
特挙とするものである。

〔発明の実施例〕

この発明の一実施例について、図面を参照しながら、説
明をする。

先ず、この発明の基本原理について説明する。

従来のコントローラ６の問題点についての原因は、シフ
トレジスタ１−１．〜，１−Ｍが保有する記憶容量がト
ータルで１６×１６ビツトであって、きわめて小さいこ
とにあった。したがって、この発明においては、第４図
に示すようなメモリ空間を有するバッファメモリをシフ
トレジスタ１−１．〜。

１−Ｍのかわりに用い、このバッファメモリに一定の規
則性をもってデジタルデータを書き込み、書き込みの規
則に対応してデジタルデータを読み出すことを基本原理
とするものである。第４図におけるメモリ空間は、Ｘ、
Ｙ、Ｚ方向に広がる三次元のアドレス空間であシ、たと
えば、６４×６４ビクセルよシなる画像を１６ビツトの
デジタルデータで表示する場合、６４×６４×１６＝６
４にビットの容量を有するアドレス空間となる。

次に、前記バッファメモリヲ用いたこの発明の構成およ
びバッファメモリへの書き込みと読み出しとをこの発明
の作用と共に説明する。

第５図に示すように、この発明に係るデータ並べ換え回
路１２は、第１図（ハ）および（ｑに示すようにデジタ
ルデータを配列し、格納した複数の二ニットプロセッサ
よりなるマルチプレイプロセッサ２から、シリアル転送
路４全介して出力されたデジタルデータを入力し、デジ
タルデータの並べ換えを行なった後、たとえば画像表示
装置２２等に、画像表示に要する画面走査の順に従って
転送路１１を介してデジタルデータを出力するものであ
る〇データ並べ換え回路１２は、第６図に示すブロック
構成を有している。なお、便宜上、以下においては、６
４×６４ビクセルよシなる画像をビクセルあ′！ｃ＃）
１６ビツト構成のデジタルデータで表示する場合につい
て、説明する〇 第６図において、１４−１および１４−２で示すのはそ
れぞれバッファメモリでアシ、それぞれ＋５４Ｘ／Ｓ４
Ｘ　１６＝６４にビットのアドレス空間を有している０
２基のバッファメモリを有するのは、たとえばバッファ
メモ！７１４−１でデジタルデータの書き込みを行なっ
ているときには、バッファメモリ１４−２でデジタルデ
ータの読み出しを行なうように、一方のバッファメモリ
で書き込みを行ない、他方のバッファメモリで読み出し
を行なうことによって、転送速度の向上を図るためであ
る。なお、デジタルデータの書き込みおよび読み出しに
ついては、後述する。１３−１および１３−２で示すの
はそれぞれメモリコントローラであり、メモリコントロ
ーラ１３−１　（１３−２）　はバッファメモ！ｊ　１
４−１　（１４−２）の書き込み／読み出しの切刃換え
を行なうと共に書き込み手順および読み出し手順を指令
する。１５で示すのはセレクタであシ、２基のバッファ
メモリ１４−１．１４−２の出　・力を選択して、出力
レジスタ１７に出力する。１６で示すのはシステムコン
トローラであシ、バッファメモリ１４−１　（１４−２
）に書き込み／読み出しの切フ換えを指令するメモリコ
ントロー２１３−１（１３−２）’に制御すると共にセ
レクタ１５の選択動作を制御して、各部の動作タイミン
グの制御を行なう。なお、２１で示すのはタテ型データ
、ヨコ型データのモードを設定するコンソールである。

次に、前記バッファメモ！Ｊ　１４−１．１４−２への
書き込みおよび読み出しと共に前記構成の作用について
述べる。

先ず、マルチアレイプロセッサ２に格納され九ヨコ型デ
ータを基にして、画像表示面を水平に走査して画像を表
示する場合について述べる。

コンソー／Ｉ／２１によシシステムコントローラ１６に
ヨコ型データの水平走査モードを選択した指令が入力し
、システムコントローラ１６はメモリコントローラ１３
−１　（１３−２）ｔ＝介して次に述べる手順の書き込
み／読み出しを指令する。第２図に示すマルチアレイプ
ロセッサ２において、第６図（ロ）に示す矢印方向に従
って各ユニットプロセッサ１−１．〜，１−６４から第
１〜第６４の格納欄に格納されている１６ビツト構成の
デジタルデータが順次にパラレル転送路６−１．〜，６
−６４および転送レジスタ５−１．〜，５−６４に転送
され、転送されたデジタルデータは、転送レジスタ５−
１．〜。

５−６４の順にシリアル転送路４を介して２基のバッフ
ァメモリ１４−１．１４−２に書き込まれていく。

２基のバッファメモリ１４−１．１４−２それぞれはＸ
；０〜１５、Ｙ＝ｏ〜６６、Ｚ＝０〜６３０アドレス空
間金有しておシ、第７図に示すよりにデジタルデータが
書き込まれていく。すなわち、第１図（ハ）に示すユニ
ットプロセッサ１−１の第１の格納欄に格納されていた
１６ビツト構成のデジタルデータを、１ビツトごとに第
７図（イ）に示すようにバッファメモリ１４−１におけ
ル（Ｚ　、　Ｙ　、　Ｘ）　＝（０、０、Ｏ）から（Ｚ
、ｙ、ｘ）＝　（０，０。

１５）で示すアドレス空間に格納し、ユニットプロセッ
サ１−２の第１の格納欄に格納されていた１６ビツト構
成のデジタルデータを、１ビツトごとに第７図（ハ）に
示すようにバッファメモリ１４−２における（ｚ、ｙ、
ｘ）＝　（１，０、Ｏ）から（Ｚ。

１’、Ｘ）＝（１，０，１５）で示すアドレス空間に格
納し、以後同様にして、ユニットプロセッサ１−１．〜
，１−６４の各格納欄のデジタルデータを１ビツトごと
にバッファメモリ１４−１．１４−２のいずれかに格納
していく。そして、いずれかのバッファメモリ１４−２
　（１４−１）にデジタルデータを書き込んでいるとき
には、その書き込み直前に他のバッファメモリ１４−１
　（１４−２）に書き込んだデジタルデータを第７図に
おけるＴ番号順に読み出し、セレクタ１５を介して出力
レジスタ１７に転送する。出力レジスタ１７に転送され
、格納されたデジタルデータが画面上の水平−走査分と
なった後、順次にデジタルデータをたとえばＣＲＴコン
トローラ２０等に出力し、画像表示面での一走査を行な
う。以上の動作ヲ＜）かえ丁と、画像表示面で水平走査
が行なわれ、画像が表示されることとなる。なお、第７
図におけるＴ番号は、シリアル転送路４全介して送られ
てくる全デジタルデータのビットの通し番号である。

次に、マルチアレイプロセッサ２に格納されたヨコ型デ
ータを基にして、画像表示面全垂直に走査して画像全表
示する場合について述べる。

コンソール２１によシシステムコントローラ１６にヨコ
型データの垂直走査モードを選択すると、前記水平走査
モードの場合と同様にしてシステムコントローラ１６は
メモリコントローラ１３−１（１３−２）’ｅ介して次
に述べる手順の書き込み／読み出しを指令する０第２図
に示すマルチアレイプロセッサ２において、第３図■に
示す矢印方向ニ従って各ユニットプロセッサ１−１．〜
，１−＜５４からＭ１〜第６４の格納欄に格納されてい
る１６ビツト構成のデジタルデータが、前記水平走査モ
ードの場合と同様にして第８図に示すように２基のバッ
ファメモリ１４−１．１４−２に書き込まれていく。す
なわち第１図（ｐ）Ｋ示すユニットプロセツサ１−１の
第１の格納棚に格納されていた１６ビツト構成のデジタ
ルデータ全、１ビツト毎に第８図に）に示すようにバッ
ファメモリ１４−１における（ｚ、ｙ、ｘ）＝　ｃｏ、
ｏ、ｏ）から（Ｚ　、　Ｙ　。

Ｘ）　＝　（０、０、１５）で示すアドレス空間に格納
し、次いで、ユニットプロセッサ１−１の第２の格納棚
に格納されていた１６ビツト構成のデジタルデータを１
ビツト毎に第８図（至）に示すようにバッファメモリ１
４−２におけるＣＺ　、　Ｙ　、　Ｘ）＝　（０。

１．０）から（Ｚ、ｙ、Ｘ）＝（ｏ、１，１ｓ）で示す
アドレス空間に格納し、以後同様にしてユニットプロセ
ッサ１−１の第３〜第６４の格納棚に格納されている１
６ビツト構成のデジタルデータをバッファメモリ１４−
１．１４−２のアドレス空間ニ交互に格納していく。ユ
ニットプロセッサ１−２の第１〜第６４の格納棚に格納
されている１６ビツト構成のデジタルデータをバッファ
メモリ１４−１．１４−２のアドレス空間（Ｚ、：）’
、Ｘ）　−（１。

０．０）〜（１，６３，１５）に、ユニットプロセッサ
１−３についてはアドレス空間（Ｚ　、　Ｙ　、　Ｘ）
＝　（２、０、Ｏ）〜（２、６３、１５）に、以後同様
にしてユニットプロセッサ１−６４についてはアドレス
空間（６３，０，０）〜（６３，＜Ｓ３゜１５）に格納
していく。そして、いずれかのバッファメモリ１４−２
　（１４−１）にデジタルデータ全書き込んでいるとき
には、その書き込み直前に他のバッファメモリ１４−１
　（１４−２）に書き込んだデジタルデータを第８図に
おけるＴ番号順に読み出し、セレクタ１５を介して出力
レジスタ１７に転送する０この後、水平走査の場合と同
様にして画像表示面での垂直走査が行なわれ、画像が表
示されることとなる。

次に、７２ジチアレイプロセツサ２に格納されたタテ型
データを基にして、画像表示面全水平に走査して画像を
表示する場合について述べる。

ヨコ型データについての場合と同じようにして、システ
ムコントローラ１６はメモリコントローラ１３−１　（
１３−２）　を介して次に述べる手順の書き込み／読み
出しを指令する。第２図に示すマルチアレイプロセッサ
２において、第３図（４に示す矢印方向に従って、第１
図（０に示すようにタテ型データ’を格納するユニット
プロセソ−！；ｌ−１−１，〜、１−４から第１〜第６
４の格納棚に格納されている１６ビツト構成のデジタル
データが、第９図（ロ）に示すように２基のバッファメ
モ’）１４−１．１４−２に書き込まれていく。すなわ
ち、第１図０に示すユニットプロセッサ１−１の第１の
格納棚に格納されていた１６ビツト構成のデジタルデー
タを１ピント毎にＭＳＢからＬＳＢの順に第９図（ロ）
に示すようにバッファメモリ１４−１における（ｚ、ｙ
、ｘ＞＝（０，０，０）から’（Ｚ、１’、Ｘ）＝（１
５，０゜０）で示すアドレス空間に格納し、以後同様に
してバッファメモリ１４−１における（Ｚ　、　Ｙ　、
　Ｘ）＝　（１６、０、Ｏ）からＣＺ−Ｙ−ｘ＞　＝　
（１）３゜０　、０）で示すアドレス空間にユニットプ
ロセッサ１−２．〜，１−４の第１の格納棚に格納され
ていた１６ビツト構成のデジタルデータを格納していく
。同様にして、ユニットプロセッサ１−１．〜・１−４
の第２〜第１６の格納棚に格納されていた１６ビツト構
成のデジタルデータを１ビツト毎に（Ｚ。

）’、Ｘ）＝（０，０，１）から（ｚ、ｙ、ｘ）＝（５
３，０，１５）で示すアドレス空間に格納していく。こ
の後、バッファメモリ１４−２における（ｚ、ｙ、ｘ）
＝　（０，１，０）から（Ｚ　、　Ｙ　。

Ｘ”）＝　（Ｓ３，１．１５）で示すアドレス空間に、
ユニットプロセッサ１−１．〜，１−４の第１７〜第６
２の格納棚に格納されていた１６ビツト構成のデジタル
データを、第６図（イ）の矢印方向の読み出し順に従っ
て１ビツトごとに格納していく。以後、バッファメモリ
１４−１．１４−２のアドレス空間へ交互に、ユニット
プロセッサ１−１．〜，１−４の１７個の格納棚ごとに
、それらに格納されていた１６ビツト構成のデジタルデ
ータな、第３図（ロ）の矢印方向の読み出し順に従って
１ビツトごとに格納していく。なお、第９図（ロ）にお
いて、（Ｍ、Ｎ）は、ユニットプロセッサ１−Ｍにおけ
る第Ｎの格納棚であることを示す（ただし、Ｍは１から
４の整数であシ、Ｎは１から６４の整数である。）。次
に、以上のようにしてバッファメモリ１４−１．１４−
２のアドレス空間に格納されたデジタルデータの読み出
しを第９図（ハ）に示すようにして行なうｏｊ′なわち
、たとえば、ユニットプロセッサ１−１．〜。

１−４の第１７から第３２までの格納棚に格納されてい
たデジタルデータがバッファメモ’）１４−２に格納さ
れ始めると、バッファメモリ１４−１の（Ｚ。

Ｙ、Ｘ）＝　（０〜（５３，０，０〜１５）で示すアド
レス空間中のＣＺ、Ｙ、Ｘ）＝　（０，０，０〜１５）
で示すアドレス空間に格納されていたデジタルデータ全
１ビツト毎に読み出す。この読み出された１６ビツト構
成のデジタルデータは（０゜６６）位置のビクセルにつ
いての画像データである。以後、同様にして（Ｚ、Ｙ、
Ｘ）−（１〜１５゜０．０〜１５）で示すアドレス空間
に格納されていたデジタルデータを読み出す。順次に読
み出された１６ビツト構成のデジタルデータは、（１゜
６６）〜（１）３．６３）位置のピクセルについての画
像データである。したがって、ここまでの読み出しによ
って、画像表示面において、１本目の水平走査が行なわ
れることになる０次に、バックアメモリ１４−２の（Ｚ
、］’、Ｘ）　−（０〜６６゜１．０〜１５）で示すア
ドレス空間に格納されているデジタルデータを、前記バ
ッファメモリ１４−１の場合と同様の読み出し手順によ
って、読み出し、画像表示面に２本目の水平走査が行な
われる。以後同様に、バッファメモリ１４−１．１４−
２に格納されているデジタルデータ全（０〜６３．ｔ、
０〜１５）で示すアドレス空間ごとに交互に読み出し、
画像表示面に水平走査して画像を表示していく。なお、
紀９図（ハ）においてｔで示すのは読み出し順を示す数
である。

さらに、マルチアレイプロセッサ２に格納されたタテ型
データを基にして、画像表示面を垂直に走査して画像を
表示する場合について述べる。

ヨコ型データについての場合と同じようにして、システ
ムコントローラ１６はメモリコントローラ１３−１　（
１３−２）’を介して次に述べる手順の書き込み／読み
出し全指令する。第２図に示すマルチアレイプロセッサ
２において、第６図■に示す矢印方間に従って、第１図
（Ｑに示すようにタテ型データヲ格納するユニットプロ
セッサ１−１．〜１１−４から格納棚ごとにデジタルデ
ータを転送し、転送されり各ユニットプロセッサ１−１
．〜，１−４の第１〜第６４の格納棚のデジタルデータ
全、第１０図（イ）に示すように２基のバッファメモり
１４−１゜１４−２のアドレス空間に書き込んでいく。

ｆなわぢ、第１図０に示すユニットプロセッサ１−１の
泥１の格納棚に格納されていｆｃ１６ビツト構成のデジ
タルデータ全１ピツト毎にＭＳＢからＬＳＢの順に第１
０図Ｇつに示すようにバッファメモリ１４−１における
（Ｚ、Ｙ、Ｘ）−（０〜１５　、０　、　Ｏ）で示すア
ドレス空間に格納し、以後同様にしてユニットプロセッ
サ１−１の第２〜第１６の格納碌に格納されたデジタル
データをバックアメモリ１４−ＩＫおけるＣＺ、Ｙ、Ｘ
）＝、（０〜１５．０．１〜１５）で示すアドレス空間
に格納するＯユニットプロセッサ１−１の第１７〜第６
２の格納棚に格納されているデジタルデータは、Ｙ”ｒ
：Ｏから１にかえて、第１〜第１６の格納棚に格納され
ているデジタルデータの場合と同様にして、（Ｚ、Ｙ。

Ｘ）＝　（Ｏ〜１５，１〜６３，１〜１５）で示すアド
レス空間に格納する。この結果、バッファメモ！Ｊ　１
４−１０　（Ｚ、　）’、Ｘ）　＝　（０〜１５　、　
Ｏ〜６３゜０〜１５）で示すアドレス空間に、ユニット
プロセッサ１−１に格納されていたすべてのデジタルデ
ータが格納されることになる。これと同様に、バッファ
メモリ１４−２の（Ｚ、Ｙ、Ｘ）−（１６〜３１．０〜
６６．０〜１５）で示すアドレス空間に、二ニア）プロ
セッサ１−２のすべてのデジタルデータが、次いで、バ
ッファメモ！、１１４−１の（Ｚ＃Ｙ、Ｘ）＝、Ｃ”ｒ
２〜４７，０〜６６．０〜１５）で示すアドレス空間に
、ユニットプロセッサ１−６のすべてのデジタルデータ
が、さらに、バッファメモリ１４−２の（Ｚ、Ｙ、Ｘ）
＝　（４８〜６６゜０〜６３，０〜１５）で示すアドレ
ス空間に、ユニットプロセッサ１−４のすべてのデジタ
ルデータが書き込まれることになる。次に、以上のよう
にしてバッファメモリ１４−１．１４−２のアドレス空
間に格納されたデジタルデータの読み出し全第１０図（
ハ）に示すようにして行なう。すなわち、たとえば、ユ
ニットプロセッサ１−２の格納棚に格納されていたデジ
タルデータがバッファメモリ１４−２に格納され始める
と、バッファメモリ１４−１の（Ｚ。

Ｆａｘ）＝（ｏ〜１５，０〜６６．０〜１５）で示すア
ドレス空間中の（Ｚ、　）’、Ｘ）　−（０、０。

Ｏ〜１５）で示すアドレス空間に格納されていたデジタ
ルデータを１ビツト毎に読み比す。この読み出された１
６ビツト構成のデジタルデータは、（０，、！Ｓ３）位
置のビクセルについての画像データである。以後、同様
にして（ｚ、ｙ、ｘ）＝（肌１〜６６．０〜１５）で示
すアドレス空間に格納されていたデジタルデータを読み
出す。順次に読み出された１６ビツト構成のデジタルデ
ータは、（０、６３）〜ＣＤ　、０）位置のピクセルに
ついての画像データである。したがって、ここまでの読
み出しによって、画像表示面において、１本目の垂直走
査が行なわれることになる。さらに、この後％　　ＣＺ
−Ｙ−Ｘ）＝　（１、ｏ〜６３，０〜１５）、（２，０
〜６６．０〜１５）、・・・・・・（１５，０〜６３゜
０〜１５）で示すアドレス空間に格納されているデジタ
ルデータを、（Ｚ、’）’、Ｘ）＝（０，１〜６３．０
〜１５）で示すアドレス空間に格納されたデジタルデー
タの場合と同じようにして読み出し、画像表示面ＶＣ２
本目から１６本目の垂直走査を行なう。このようにユニ
ットプロセッサ１−１に格納されていたデジタルデータ
を格納するバッファメモ１４−１よシの読み田し全終了
すると、次に、バッファメモリ１４−２から（ｚ　、　
ｙ　、　ｘ）＝（１６〜６１，０〜６６．０〜１５）で
示すアドレス空間中のデジタルデータを読み出して画像
表示面ＶＣ１７本目から３２本目の垂直走査を行ない、
以後同様にして、バッファメモ！７１４−１からＣＺ、
Ｙ、Ｘ”）’＝　（３２〜４７．０〜＋ｌＳ３．０〜１
５）で示すアドレス空間中のデジタルデータを読み出し
、次いでバックアメモリ１４−２おヨヒ１４−１から（
Ｚ、Ｙ、Ｘ）＝　（４８〜６３，０〜６３゜０〜１５）
で示すアドレス空間中のデジタルデータを読み出して、
画像表示面に３３本目から６４本目の垂直走査を行なう
。

以上構成によると、デジタルデータ並べ換え回路はシフ
トレジスタを用いずにバッファメモリ１４−１．１４−
２　ｋ用いているので、単にアドレス指定をするだけで
、ヨコ型データおよびタテ型データのいずれにも対応可
能な転送をすることができ、その転送を迅速に行なうこ
とができる。さらに２台のバッファメモリ１４−１．１
４−２ｆｆｉ用いているので、全体としての転送速度全
署しく高めることができる。

以上、この発明の一実施例について詳述したが、この発
明は前記実施例に限定されるものではなく、この発明の
要旨の範囲内で適宜に変形して実施することができる。

たとえば、第２の実施例として、第１１図に示すものが
挙げられる。第２の実施例が第１の実施例と相違すると
ころは、主として、たとえば６４Ｘ６４Ｘ１６の容量の
アドレス空間を有するバッファメモリ１４−１　（１４
−２）のかわ〕に、６４×６４×１６の容量のアドレス
空間を有するバッファメモリ１１１６個用いることであ
る。そして、シリアル転送路４よ如転送されてくるデジ
タルデータを同時に１６個のバックアメモリ１９−１．
〜。

１９−６に書き込む。このように転送されるデジタルデ
ータのビット数に等しい個数のバッファメモリー９−１
．〜，１９−＃’ｅ用意し、所定ビクセルに相当するデ
ジタルデータを読み出すときは、バラファメモリー９−
１か虻Ｐット目のデジタル値を、バッファメモリー９−
２から２ビツト目のデジタル値を、以下同様にしてバッ
ファメモリ１９−ＮからＮビット目のデジタルを一度に
読み出すようにすると、出力レジスタ２０に所定ビクセ
ルに対応するデジタルデータを迅速に出力することがで
きる。

〔発明の効果〕

この発明によると次のような効果を奏することができる
。

■　バッファメモリにアドレスを指定することによシ、
タテ型データおよびヨコ型データのいずれをも書き込み
、読み出すことができるので、マルチアレイプロセッサ
からＣＲＴコントローラ等へデジタルデータを高速で転
送することができる〇■　多数のシフトレジスタやデー
タ転送路を使用せず、バッファメモリでデジタルデータ
を並べ換えるだけであるから、ハード構成がきわめて簡
単である。

■　特に、タテ型データを基に、画像表示面全垂直走査
することによシ画像を表示する場合、不使用のデジタル
データがなく、きわめて効率的にデジタルデータを使用
することができる。

【図面の簡単な説明】

第１図（イ）は画像表示面における各ビクセルの位置を
座標表示するための説明図、第１図（ハ）はマルチアレ
イプロセッサ内の各ユニットプロセッサへのヨコ型デー
タの格納状態を示す説明図、第１図（０はマルチアレイ
プロセッサ内の各ユニットプロセッサへのタテ型データ
の格納状態を示す説明図、第２図はマルチアレイプロセ
ッサ内のヨコ型データま几はタテ型データを転送する従
来のコントローラを示すブロック図、第３図（ロ）〜（
勾はマルチアレイプロセッサ内の各ユニットプロセッサ
の格納欄に格納されたデジタルデータの転送の順序を示
すための説明図、第４図はバックアメモリのアドレス空
間（Ｚ、Ｙ、Ｘ）ｒ−示す説明図、第５図および第６図
はこの発明の一実施例を示すブロック図、第７図（Ａ（
Ｍはヨコ型データを基に画像表示面を水平走査して画像
を表示する場合のバッファメモリへのデジタルデータの
書き込みと読み出しとの手順を示すための説明図、第８
図（Ａ（Ｂ）はヨコ型データを基に画像表示面を垂直走
査して画像を表示する場合のバッファメモリへのデジタ
ルデータの書き込みと読み出しとの手順を示すための説
明図、第９図（Ａ（ロ）はタテ型データを基に画像表示
面を水平走査して画像を表示する場合のバッファメモリ
へのデジタルデータの書き込みと読み出しとの手順を示
すための説明図、第１０図（Ａ（Ｅ）はタテ型データを
基に画像表示面を垂直走査して画像全表示する場合のバ
ッファメモリへのデジタルデータの書き込みと読み出し
との手順を示す丸めの説明図並びに第１１図はこの発明
の他の実施例を示すブロック図である。 １−１．〜，１−４．〜１−６４・・・ユニットプロセ
ッサ、　　２・・・マルチアレイプロセッサ、　　１２
・・・デジタルデータ並ぺ換え回路、　　１３−１．１
３−２・・・メモリコントローラ、　　　１４−１．１
４−２・・・バッファメモリ、　２２・・・画像表示装
置。 代理人弁理士　則　近　憲　佑（ほか１名）弔１図 （Ａ） （Ｂ） （ｃ） −６４

Claims (1)

【特許請求の範囲】
1. 並列処理結果データを格納したメモリを有する複数のプ
   ロセッサ内のデータを外部周辺装置に転送するための転
   送レジスタが各プロセッサ毎に設けられ、これら各転送
   レジスタが直列接続されているマルチアレイプロセッサ
   内のデータを処理する回路において、前記転送レジスタ
   の全内容について各プロセッサ内のメモリの格納データ
   を各メモリのワード方向、深さ方向、プロセッサの順番
   方向に任意に格納できるアドレス空間をもつバッファメ
   モリと、このバッファメモリのアドレスについて、入力
   と出力とを独立に制御し、入力とは異なる任意の順序で
   出力アドレスを指定するアドレスコントローラとを具備
   することを特徴とするディジタルデータ並べ換え回路。