CN113625940A - 存储装置和存储装置的重新训练方法 - Google Patents

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Abstract

公开了存储装置和存储装置的重新训练方法。所述存储装置包括NVM封装件和控制器，控制器通过通道连接到NVM封装件，并且控制NVM封装件的操作。NVM封装件包括接口芯片、第一NVM装置和第二NVM装置，第一NVM装置通过第一内部通道连接到接口芯片，第二NVM装置通过第二内部通道连接到接口芯片。接口芯片响应于从控制器接收的操作请求来选择第一内部通道，并且将第一内部通道连接到所述通道。接口芯片还确定是否需要与第二内部通道有关的重新训练，并且在需要重新训练时将重新训练请求发送到控制器。

Description

存储装置和存储装置的重新训练方法
本申请要求于2020年5月6日在韩国知识产权局提交的第10-2020-0053797号韩国专利申请的优先权的权益，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思的实施例总体上涉及存储装置和重新训练构成存储装置的非易失性存储器装置(在下文中，单独或统称为“NVM”)的方法。
背景技术
已知各种错误检测和/或校正技术的使用对于易失性存储器和非易失性存储器特别有用。包括NVM的许多存储装置配备有能够训练(或校准)存储装置中的NVM以检测和/或最小化数据错误的控制器。
通常，存储装置的操作频率可随功率和/或温度条件而变化，从而导致信号传播延迟、噪声和/或信号时序偏差(signal timing skew)——所有这些使数据完整性劣化。因此，存储装置需要通过控制器与NVM之间的重新训练操作来更好地对准数据信号，以便补偿数据劣化。
发明内容
发明构思的特定实施例提供了能够在没有时间和/或区域限制的情况下重新训练NVM的存储装置。发明构思的其它实施例提供了存储装置的重新训练方法。
根据发明构思的实施例，一种存储装置包括：非易失性存储器(NVM)封装件；和控制器，通过通道连接到NVM封装件，并且被配置为控制NVM封装件的操作。NVM封装件包括接口芯片、第一NVM装置和第二NVM装置，第一NVM装置通过第一内部通道连接到接口芯片，第二NVM装置通过第二内部通道连接到接口芯片，接口芯片被配置为：响应于从控制器接收的操作请求来选择第一内部通道，将第一内部通道连接所述通道，并且确定是否需要与第二内部通道有关的重新训练，并在需要重新训练时将重新训练请求发送到控制器。
根据发明构思的实施例，一种存储装置包括：非易失性存储器(NVM)封装件，NVM封装件包括接口芯片、第一NVM装置和第二NVM装置，第一NVM装置通过第一内部通道连接到接口芯片，第二NVM装置通过第二内部通道连接到接口芯片，其中，接口芯片被配置为选择第一内部通道和第二内部通道中的一个，从而将第一内部通道和第二内部通道中的一个指定为选择的内部通道，并且将第一内部通道和第二内部通道中的另一个指定为未选择的内部通道，并且接口芯片还被配置为：确定是否需要未选择的内部通道的重新训练，并且在确定需要未选择的内部通道的重新训练时，提供重新训练请求；和控制器，通过通道连接到接口芯片，其中，控制器被配置为：响应于重新训练请求，将重新训练命令发送到NVM封装件。
根据发明构思的实施例，一种存储装置的重新训练方法包括：通过接口芯片确定是否需要与未选择的内部通道有关的重新训练；和当确定需要重新训练时，将重新训练请求从接口芯片发送到控制器。
附图说明
通过结合附图审阅下面的具体实施方式，可更好地理解发明构思的以上和其它方面、特征和优点，其中：
图1是示出根据发明构思的实施例的存储装置的示图；
图2是示出根据发明构思的实施例的非易失性存储器装置NVM的示图；
图3A和图3B分别是示出根据发明构思的实施例的存储器块的立体图；
图4是示出根据发明构思的实施例的接口芯片的示图；
图5是示出根据发明构思的实施例的接口芯片的重新训练检查的示图；
图6是示出被实现为BIST电路的重新训练检查电路的操作的示图；
图7是示出被实现为振荡器的重新训练检查电路的操作的示图；
图8是示出根据发明构思的实施例的使用DQ/DQS/nRE信号的重新训练检查电路RCC的激活处理的示图；
图9是示出根据发明构思的实施例的使用写入/读取命令信号的重新训练检查电路RCC的激活处理的示图；
图10是示出根据发明构思的实施例的存储装置的重新训练检查的操作的梯形图；
图11是示出根据发明构思的实施例的存储装置的重新训练检查的操作的梯形图；
图12是示出根据发明构思的实施例的将接口芯片的重新训练请求发送到控制器的方法的示图；
图13是示出根据发明构思的实施例的将接口芯片的重新训练请求发送到控制器的方法的示图；
图14是示出根据发明构思的实施例的被实现为堆叠型非易失性存储器封装件的非易失性存储器封装件100的示图；
图15是示出根据发明构思的实施例的存储装置的示图；
图16是示出根据发明构思的实施例的存储装置的示图；
图17是示出根据发明构思的实施例的存储装置的示图；
图18是概述根据发明构思的实施例的接口芯片的操作的方法的流程图；
图19是概述根据发明构思的实施例的控制器的操作的方法的流程图；
图20是示出根据发明构思的实施例的存储装置的示图；
图21是示出根据发明构思的实施例的计算系统的框图；
图22是示出根据发明构思的实施例的移动装置的示图；
图23是示出根据发明构思的实施例的电子系统的框图；以及
图24是示出根据发明构思的实施例的应用了存储器装置的数据中心的示图。
具体实施方式
在下文中，将参照附图描述发明构思的特定实施例。
发明构思的实施例包括存储装置，该存储装置能够使用存储器输入/输出(I/O)结构中的未选择的通道来确定是否需要重新训练，并且根据该确定使用缓冲器芯片来执行重新训练。
图1是示出根据发明构思的实施例的存储装置10的框图。参照图1，存储装置10可包括NVM封装件(NVM PCKG)100和存储器控制器(CNTL)200，存储器控制器(CNTL)(在下文中，又被称为控制器)200被配置为控制NVM封装件100。
NVM封装件100可包括接口芯片110(例如，频率提升接口芯片(FBI)或缓冲器芯片)和多个NVM 120，多个NVM 120(例如)经由第一内部通道ICH1和第二内部通道ICH2连接到接口芯片110。这里，应注意，可使用多于两(2)个内部通道来将NVM连接到接口芯片110。
接口芯片110可通过通道CH连接到控制器200，使得通道CH可通过接口芯片110有效且灵活地连接到可用内部通道(例如，第一内部通道ICH1和/或第二内部通道ICH2)中的一个或多个。
在图1的示出的示例中，接口芯片110包括重新训练检查电路(RCC)111，重新训练检查电路(RCC)111能够确定是否需要NVM的内部重新训练，并且响应于该确定来控制接口芯片110与NVM封装件100之间的重新训练方法的执行。
重新训练检查电路(RCC)111可被配置为使用(例如)第一内部通道ICH1与第二内部通道ICH2之间的未选择的内部通道(在下文中，“未选择的通道”)来确定是否需要重新训练。例如，重新训练检查电路111可包括内置自测试(BIST)电路、振荡器和/或延迟锁定环(DLL)。
实际上，重新训练检查电路(RCC)111有效地将可用内部通道中的一个指定为选择的内部通道，并且还将可用内部通道中的另一个指定为未选择的内部通道。
不管特定实施方式和/或配置如何，重新训练检查电路111可用于检查已经通过未选择的通道的数据传输路径的测试模式数据(即，预期数据)与已经通过未选择的通道的时钟传输路径的时钟信号之间的对准状态。这些对准状态检查的结果可用于确定是否需要未选择的通道的重新训练。
NVM120中的每个可被不同地实现，以存储单层数据(SLC)和/或多层数据(MLC)。一个或多个NVM120可连接到第一内部通道ICH1和/或第二内部通道ICH2中的每个。在图1中，四(4)个NVM可连接到内部通道ICH1和ICH2中的每个，但是连接到内部通道ICH1和ICH2的NVM的数量可根据设计而变化。
NVM120中的至少一个可用于存储引导加载程序。在这方面，引导加载程序可全部或部分地用作可用于初始化存储装置10的操作的初始化程序。本领域技术人员将认识到，NVM封装件100可使用NVM120的横向和/或垂直堆叠布置而被不同地实现。
存储器控制器(CNTL)200可被实现为控制NVM封装件100的整体操作。存储器控制器200可定义和/或控制对于NVM封装件100存储的数据的管理所需的各种功能(例如，地址映射、错误检测和/或校正、垃圾收集、损耗均衡、坏块管理等)。这样的功能可使用硬件、软件和/或固件来实现。
控制器200可接收由NVM封装件100生成并从NVM封装件100传送的重新训练请求。响应于重新训练请求，控制器200可发出重新训练命令并将重新训练命令发送到NVM封装件100。因此，NVM封装件100可执行与未选择的通道有关的重新训练操作。
重新训练操作可包括一个或多个数据训练操作(例如，读取训练操作和/或写入训练操作)。这里，读取训练操作可包括将从连接到未选择的通道的NVM装置输出的数据选通信号DQS有效地定位在读取数据的眼图(eye pattern)的中心的操作，写入训练操作可包括使用未选择的通道对准写入到NVM的数据的眼图的操作。
存储装置可在通电之后执行NVM的初始训练操作，以便适当地获得数据与时钟信号之间的最佳对准条件，以便执行各种操作(诸如，写入操作和/或读取操作)。在初始训练操作之后(例如，一旦预定时间段已经过去)，由于(例如)存储装置操作环境中的变化，可能发生数据与时钟信号之间的偏差。可选地或另外地，当在执行写入操作和/或读取操作期间注意到特定失败条件(例如，超过特定误码率或误码数量)时，可再次执行重新训练操作以校正数据与时钟信号之间的对准。
某些比较存储装置可从使用包括不匹配的DQ-DQS的训练的I/O块创建副本路径，以检查对存储器输入和输出的重新训练的需要，或者可使用正常I/O操作的中间部分周期性地执行重新训练。然而，这些方法在创建副本路径方面可能具有时间限制和/或区域限制。
相反，根据发明构思的实施例的存储装置可在没有这样的时间和/或区域限制的情况下使用接口芯片110检查是否需要重新训练，此后可向控制器200通知NVM是否需要重新训练。例如，图1的存储装置10可使用选择的内部通道(在下文中，“选择的通道”)执行正常的读取/写入操作，但是可同时(即，在时间上至少部分重叠)使用未选择的通道(或者与未选择的通道有关地)确定是否需要NVM的重新训练。并且作为该重新训练确定的结果，存储装置10可对NVM执行重新训练操作。
图2是示出根据发明构思的实施例的示例性NVM 120的框图。参照图2，NVM 120包括存储器单元阵列121、地址解码器122、电压生成电路123、输入和输出电路124以及控制逻辑125。
NVM 120可被实现为NAND闪存、垂直NAND闪存(VNAND)、异或NOR闪存、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移矩随机存取存储器(STT-RAM)。在下面的描述中，假设NVM 120被实现为垂直NAND闪存装置。
存储器单元阵列121可包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz中的每个可通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到地址解码器122，并且可通过位线BL连接到输入/输出电路124。在该示例实施例中，字线WL可具有堆叠的板结构。
存储器块BLK1至BLKz可包括具有三维结构的串，该串可根据基底上的第一方向和第二方向(不同于第一方向)以及第三方向(垂直于在第一方向和第二方向上形成的平面的方向)被布置。每个串可包括串联连接在位线和共源极线(CSL)之间的至少一个串选择晶体管、存储器单元和至少一个地选择晶体管。每个存储器单元可被实现为在字线WL和位线BL相交处存储至少一位。在一个示例性实施例中，至少一个虚设单元(dummy cell)可被包括在至少一个串选择晶体管与多个存储器单元之间。在另一示例实施例中，至少一个虚设单元可被包括在存储器单元与至少一个地选择晶体管之间。
地址解码器122可被实现为响应于地址来选择存储器块BLK1至BLKz中的一个。此外，地址解码器122可通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到存储器单元阵列121。地址解码器122可使用解码后的行地址来选择字线WL、串选择线SSL和地选择线GSL。此外，地址解码器122可对输入地址之中的列地址进行解码。解码后的列地址可被发送到输入和输出电路124。在一个示例实施例中，地址解码器122可包括行解码器、列解码器、地址缓冲器等。
电压生成电路123可被实现为生成电压生成电路123的操作所需的电压(编程电压、通过电压、读取电压、读取通过电压、验证电压、擦除电压、共源极线电压、阱电压等)。电压生成电路123可生成编程/读取/擦除操作所需的字线电压。
输入和输出电路124可通过位线BL连接到存储器单元阵列121。输入和输出电路124可被实现为从地址解码器122接收解码后的列地址。输入和输出电路124可使用解码后的列地址来选择位线BL。输入和输出电路124可包括页缓冲器，页缓冲器可存储在编程操作期间将被编程的数据或者可存储在读取操作期间读取的数据。每个页缓冲器可包括多个锁存器。在编程操作期间，存储在页缓冲器中的数据可通过位线BL被编程在与选择的存储器块对应的页中。在读取操作期间，从与选择的存储器块对应的页读取的数据可通过位线BL被存储在页缓冲器中。输入和输出电路124可从存储器单元阵列121的第一区域读取数据，并且可将读取的数据存储在存储器单元阵列121的第二区域中。例如，输入和输出电路124可被实现为执行回拷贝(copy-back)。
控制逻辑125可被实现为控制非易失性存储器装置100的整体操作(编程/读取/擦除等)。控制逻辑125可响应于控制信号CTRL或从外部实体输入的命令而进行操作。
图3A是示出根据发明构思的实施例的存储器块的立体图。参照图3A，存储器块BLK1可形成在垂直于基底SUB的方向上。N+掺杂区域可形成在基底SUB上。
栅电极层和绝缘层可交替地沉积在基底SUB上。信息存储层可形成在栅电极层与绝缘层之间。当栅电极层和绝缘层垂直地被图案化时，V形柱(pillar)可被形成。柱可穿透栅电极层和绝缘层，并且可连接到基底SUB。柱的内部可由填充介电图案中的绝缘材料(诸如，氧化硅)填充。柱的外部可由垂直有源图案中的通道半导体形成。
存储器块BLK1的栅电极层可连接到地选择线GSL、字线WL1至WL8和串选择线SSL。此外，存储器块BLK1的柱可连接到位线BL1至BL3。在图3A中，单个存储器块BLK1可具有两条选择线GSL和SSL、八(8)条字线WL1至WL8和三(3)条位线BL1至BL3，但是单个存储器块BLK1的示例实施例不限于此。
图3B是示出根据发明构思的另一实施例的存储器块的立体图。参照图3B，为了便于描述，可假设在存储器块BLKb中字线的层的数量是四(4)。存储器块BLKb可被实现为具有位成本可扩展(bit cost scalable，BiCS)结构，位成本可扩展(BiCS)结构对彼此串联连接的相邻存储器单元的下端进行管式传输(pipe)。存储器块BLKb可包括M×N(M和N是正整数)个串NS。
每个串NS可包括串联连接的存储器单元。存储器单元的第一上端可连接到串选择晶体管SST，存储器单元的第二上端可连接到地选择晶体管(GST)，存储器单元的下端可彼此管式传输。包括在串NS中的存储器单元可通过堆叠在多个半导体层上而被形成。每个串NS可包括第一柱PL11、第二柱PL12和柱连接部PL13，柱连接部PL13用于将第一柱PL11连接到第二柱PL12。第一柱PL11可连接到位线(例如，BL1)和柱连接部PL13，并且可通过穿透串选择线SSL与字线WL5至WL8之间的区域而被形成。第二柱PL12可连接到共源极线CSL和柱连接部PL13，并且可通过穿透地选择线GSL与字线WL1至WL4之间的区域而被形成。如图3B中所示，串NS可以以U形柱形状被实现。
在一个示例实施例中，背栅极BG可形成在基底上，柱连接部PL13可被实现在背栅极BC中。在一个示例实施例中，背栅极BG可公共地存在于块BLKb中。背栅极(BG)可被配置为与另一块的背栅极分开。
图4是在一个示例中进一步示出根据发明构思的示例实施例的接口芯片110的框图。参照图4，接口芯片110可包括重新训练检查电路111、状态决策逻辑112和重新训练电路114。在图4中，假设接口芯片110适合作为NAND闪存装置的接口。
重新训练检查电路111可接收读取使能信号(RE/nRE)、数据选通信号(DQS/nDQS)、写入命令或读取命令，并且可被实现为通过未选择的通道确定是否需要重新训练操作。也就是说，重新训练检查电路111可使用读取使能信号RE/nRE、数据选通信号DQS/nDQS、写入命令信号或读取命令信号来激活。然而，本领域技术人员将认识到，重新训练检查电路111可以以其它方式被激活。
状态决策逻辑112可使用至少一个控制信号(例如，nCE[n:1]、nRE、ALE/CLE、nWE、DQS/nDQS中的一个或多个)和/或数据信号(DQ[k:1]，其中，“n”和“k”是大于1的整数)来生成确定重新训练电路114的操作模式(例如，接收(RX)模式或发送(TX)模式)的至少一个选择信号。
重新训练电路114可被实现为响应于从状态决策逻辑112输出的选择信号来选择操作模式，并且将数据信号DQ[k:1]或数据选通信号DQS/nDQS的时序调整为适合于选择的操作模式。
重新训练电路114可包括至少一个基于时钟的采样器和延迟锁定环(DLL)电路，延迟锁定环(DLL)电路生成输入到采样器的时钟。可选地，重新训练电路114可包括至少一个基于时钟的采样器和延迟单元，延迟单元生成输入到采样器的时钟。然而，重新训练电路114可被不同地实现，以调整信号时序。
在这方面，重新训练电路114可被实现为通过使用自训练电路搜索参考电压来减少训练时间。例如，自训练电路可通过NVM封装件100的不同输入和输出垫(pad，或称为焊盘)同时搜索NVM的相应的参考电压来减少训练时间。
重新训练电路114可包括占空比校正电路，占空比校正电路用于解决由来自NVM的DQS的占空比的失真引起的抖动。在这方面，重新训练电路114可使用Z-Q校准来校准NVM的驱动强度。
参照图4，示例性布局的垫之间的连接关系可包括以下项。用于输入和输出数据信号DQ[k:1]的数据垫可通过重新训练电路114连接到用于输入和输出第一内部数据信号DQ1[k:1]的第一内部数据垫以及用于输入和输出第二内部数据信号DQ2[k:1]的第二内部数据垫中的一个。数据选通垫可连接到用于输入和输出第一数据选通信号DQS1/nDQS1的第一内部数据选通垫以及用于输入和输出第二数据选通信号DQS2/nDQS2的第二内部数据选通垫中的一个，数据选通信号DQS/nDQS通过数据选通垫被输入和输出。
从控制器200接收读取使能信号RE/nRE的垫可通过输出驱动器(DRV)连接到用于输出第一读取使能信号RE1/nRE1的第一读取使能垫，并且通过输出驱动器连接到用于向非易失性存储器输出第二读取使能信号RE2/nRE2的第二内部读取使能垫。
芯片使能信号nCE[n:1]可通过线键合(wire bonding)在接口芯片110和NVM中被同时接收。
地址锁存使能/命令锁存使能垫可通过状态决策逻辑112连接到向NVM输出地址锁存使能信号ALE/命令锁存使能信号CLE的内部地址锁存使能/命令锁存使能垫，地址锁存使能/命令锁存使能垫可从控制器200接收地址锁存使能信号ALE/命令锁存使能信号CLE。
写入使能垫可通过状态决策逻辑112连接到用于将写入使能信号(nWE)输出到NVM的内部写入使能垫，写入使能垫可从控制器200接收写入使能信号nWE。
如图4中所示，状态决策逻辑112可使用DQ/DQS信号将通过/失败信息发送到控制器200，状态决策逻辑112可接收读取使能信号nRE。
控制器200可使用数据信号DQ或写入使能信号nWE将状态读取命令发送到状态决策逻辑112。此外，控制器200可将读取使能信号nRE发送到状态决策逻辑112。重新训练检查电路111可使用读取使能信号nRE锁存状态读取数据，并且可通过数据信号DQ或数据选通信号DQS将状态读取数据发送到控制器200。
状态读取数据可被划分为接口芯片110状态读取数据和NAND状态读取数据。
状态读取数据可被选择为接口芯片状态读取数据和NAND状态读取数据中的一个。示例实施例中的接口芯片状态读取数据可包括重新训练检查电路111的确定的结果值。
本领域技术人员将认识到，关于图4的接口芯片110示出的垫的连接关系仅仅是示例性的。
图5是进一步示出一个示例中的根据发明构思的实施例的接口芯片110的框图。
参照图5，接口芯片110可包括至少一个芯片使能垫116、数据垫117、第一数据垫118以及第二数据垫119，数据垫117与控制器200与接口芯片110之间的通道CH对应，第一数据垫118与第一内部通道ICH1对应，第二数据垫119与第二内部通道ICH2对应。这里，为了便于描述，第一内部通道ICH1被假设为未选择的通道，第二内部通道ICH2被假设为选择的通道。
重新训练检查电路(RCC)111可通过接收来自芯片使能信号解码器(nCE DEC)113的芯片选择信息和来自选择的通道ICH2的至少一个操作信息而被激活。操作信息可与写入操作(或编程操作)、擦除操作和/或读取操作有关。
重新训练检查电路111可使用与未选择的通道(例如，第一内部通道ICH1)对应的发送路径将测试数据发送到数据垫118，可使用与未选择的通道ICH1对应的接收路径从数据垫118接收测试数据，并且可确定是否需要重新训练。重新训练检查电路111的感测部分可与未选择的通道ICH1的发送路径和接收路径有关。
内部通道选择器115可基于来自芯片使能信号解码器113的芯片选择信息来确定是将通道(CH)连接到第一内部通道(ICH1)还是第二内部通道ICH2。
接口芯片110可用于在选择的通道继续用于执行正常操作(例如，读取操作、写入操作和/或擦除操作)时，使用重新训练检查电路111来检查是否需要针对未选择的路径的重新训练。此外，接口芯片110可用于通过状态读取操作或经由专用引脚将关于是否需要重新训练的信息发送到控制器200。因此，接口芯片110可自动响应由频率、电压、温度等的变化引起的时序变化。
在特定实施例中，重新训练检查电路111可被实现为内置自测试(BIST)电路或DQS振荡器。
图6是示出在一个示例中用BIST电路111a实现的重新训练检查电路111的框图。参照图6，重新训练检查电路111可使用从BIST电路111a输出的DQ信号与DQS信号之间的匹配来检查通过/失败。例如，触发器(DFF)111b可用于响应于数据选通信号DQS而将来自数据选通垫的数据信号DQ锁存到数据垫。比较逻辑111c可从触发器111b接收锁存值，并且输出与重新训练操作的必要性对应的通过/失败信号(P/F)。在通过发送路径和接收路径传送BIST电路111a中生成的DQ信号和DQS信号之后，重新训练检查电路111可根据DQ信号和DQS信号的匹配来生成通过/失败信号。
图7是示出在一个示例中用振荡器111d实现的重新训练检查电路111的框图。参照图7，根据DQS信号的输入和输出的计数值DQS_OSC_CNT可相对于从振荡器111d输出的时钟通过未选择的通道被输出。重新训练检查电路111可使用由计数器111e提供的输出计数值DQS_OSC_CNT来生成通过/失败信号。
如上所述，重新训练检查电路111可被不同地激活。例如，重新训练检查电路111可使用读取使能信号nRE被激活。
图8是示出使用DQ/DQS/nRE(或写入/读取命令)信号来激活重新训练检查电路(RCC)111的一种方法的框图。参照图8，芯片使能信号解码器111f可从控制器接收芯片使能信号nCE，并输出芯片选择信息。激活信号生成器EN GNRT 111-1可从芯片使能信号解码器111f接收芯片选择信息，并且可响应于读取使能信号nRE来输出激活信号EN。激活信号EN可用于激活重新训练检查电路(RCC)111。例如，当芯片选择信息为未选择并且读取使能信号nRE处于高电平时，激活信号生成器111-1可输出激活信号EN以检查是否需要针对未选择的通道的重新训练。
可选地，示例实施例中的激活信号生成器还可响应于写入命令或读取命令信号代替读取使能信号nRE来输出激活信号EN。
图8中示出的重新训练检查电路RCC可响应于读取使能信号nRE而被非周期性地激活。然而，重新训练检查电路RCC的示例实施例不限于此。
图9是示出使用写入/读取命令(或DQ/DQS/nRE)来激活重新训练检查电路RCC 111的另一种方法的框图。参照图9，计数器111-2可通过对写入命令信号或读取命令信号进行计数并将计数值与参考值进行比较来输出激活信号EN。参考值可被存储在参考值存储装置111-3中。在一个示例实施例中，参考值存储装置111-3可被实现为易失性存储器或非易失性存储器。例如，当写入命令信号或读取命令信号被计数1000次时，重新训练检查电路可检查是否需要重新训练。
示例实施例中的重新训练检查电路可通过对读取使能信号nRE进行计数代替对写入命令信号或读取命令信号进行计数并将计数值与参考值进行比较来输出激活信号。
重新训练检查电路RCC 111可使用内部振荡器或者使用nRE/RE或DQS/nDQS来实现。
图10是示出图1的存储装置10中的重新训练检查操作的执行的概念(梯形流程)图。
参照图1和图10，控制器200可将写入请求发送到接口芯片110(S11)。写入请求可包括写入命令、写入地址和写入数据。接口芯片110可通过选择的通道将从控制器200接收的写入请求发送到选择的NVM(S12)。此后，选择的NVM可执行与写入请求对应的写入操作(S13)。
当写入操作被执行时，接口芯片110可激活重新训练检查电路(RCC)111(S14)。此后，重新训练检查电路111可通过未选择的通道将预期数据发送到未选择的NVM(S15)，并且可通过未选择的通道接收与未选择的NVM对应的采样数据(S16)。重新训练检查电路111可通过将预期数据与采样数据进行比较来确定是否需要重新训练(S17)。当需要重新训练时，重新训练检查电路111可将重新训练请求发送到控制器200(S18)。
然后，选择的NVM可完成写入操作，并且将完成信息发送到控制器200(S19)。
值得注意的是，图10的重新训练检查操作可与写入操作的执行同时被执行。
图11是示出图1的存储装置10中的重新训练检查操作的执行的另一概念图。
参照图1和图11，控制器200可将读取请求发送到接口芯片110(S21)。读取请求可包括读取命令和读取地址。接口芯片110可通过选择的通道将从控制器200接收的读取请求发送到选择的NVM(S22)。此后，选择的NVM可执行与读取请求对应的读取操作(S23)。然后，NVM可将读取数据发送到控制器200(S24)。
当读取操作被执行时，接口芯片110可激活重新训练检查电路(RCC)111(S25)。此后，重新训练检查电路111可通过未选择的通道将预期数据发送到未选择的NVM(S26)，并且可通过未选择的通道从未选择的非易失性存储器装置接收对应的采样数据(S27)。重新训练检查电路111可通过将预期数据与采样数据进行比较来确定是否需要重新训练(S28)。当需要重新训练时，重新训练检查电路111可将重新训练请求发送到控制器200(S29)。
值得注意的是，图11的重新训练检查操作可与读取操作的执行同时被执行。
图12是示出将重新训练请求从接口芯片110发送到控制器200的一种方法的框图。参照图12，可使用状态读取操作来发送针对重新训练的请求。也就是说，可响应于由控制器200提供的状态读取命令而执行状态读取操作。可选地，可响应于与使用选择的通道执行的正常操作有关的至少一个操作信号，在连接到未选择的通道的NVM中执行状态读取操作。
接口芯片110可将结果值发送到控制器200作为状态读取信息，结果值通过对由重新训练检查电路(RCC)111提供的通过/失败结果值与由状态决策逻辑(例如，状态确定逻辑)112提供的状态值进行或(OR)计算而获得。在一个示例实施例中，状态读取信息可包括与接口芯片有关的状态读取信息和与非易失性存储器有关的状态读取信息中的至少一个。控制器200可响应于从接口芯片110接收的状态读取信息来发出重新训练命令，并且可将重新训练命令发送到接口芯片110。
图13是示出将重新训练请求从接口芯片110发送到控制器200的另一方法的框图。参照图13，接口芯片110可经由专用引脚(EXP)将与未选择的通道对应的重新训练请求发送到控制器200。控制器200可通过专用引脚周期性地从接口芯片110接收重新训练请求。重新训练请求可包括重新训练检查电路(RCC)111的通过/失败结果值。控制器200可响应于通过引脚EXP接收的重新训练请求将重新训练命令发送到接口芯片110。
如上所述，发明构思的特定实施例的NVM封装件100可包括垂直堆叠的NVM。在图14的框图中示出该变型的一个示例。
参照图14，NVM封装件(NVM PKG)100包括接口芯片110(例如，I/O缓冲器)和垂直堆叠的NVM(例如，NVM1至NVM8)120。第一内部通道ICH1可分别将第一堆叠的NVM(例如，NVM1至NVM4)与接口芯片110连接，第二内部通道ICH2可分别将第二堆叠的NVM(例如，NVM5至NVM8)与接口芯片110连接。
图14的接口芯片110被示出为与堆叠的NVM 120中的最下方的一个(例如，NVM1)物理地相邻。然而，接口芯片110可设置在第一堆叠的NVM与第二堆叠的NVM之间，或者与堆叠的NVM中的最上方的一个(例如，NVM8)相邻。
图14中示出的第一内部通道ICH1和第二内部通道ICH2可至少部分地使用线通道(wire channel)来实现。
然而，本领域技术人员将认识到，前述示例仅是示例性的。
图15是示出根据发明构思的实施例的存储装置20的框图。参照图15，存储装置20可包括多个NVM存储器封装件(例如，100a-1至100a-i，其中，“i”是大于1的整数)和用于不同地控制NVM封装件100a-1至100a-i的控制器200a。
这里，类似于图1中示出的实施例，第一NVM封装件100a-1可通过第一内部通道CH1连接到存储器控制器200a。以类似的方式，剩余的NVM封装件100a-i中的每个可通过对应的内部通道CHi连接到控制器200a。
如关于图1至图14的实施例所述，NVM封装件100a-1至100a-i中的每个可被实现为包括重新训练检查电路RCC 111。重新训练检查电路RCC 111可分别位于对应的接口芯片111a-1至111a-i中。因此，NVM封装件100a-1至100a-i中的每个可根据由其各种实施例中的重新训练检查电路RCC 111实现的方法进行操作。
在发明构思的特定实施例中，存储器控制器200a可包括多个NVM管理器201至20i，每个NVM管理器可用于独立地控制分别包括多个NVM的120a-1至120a-i的对应的NVM封装件100a-1至100a-i。
在这方面，(如图15中所示)单独的电路可用于分别实现NVM管理器201至20i，或者(如图16中所示)单个控制器(或处理器)201和有关的软件/固件可用于实现各个NVM管理器201至20i的功能。例如，图16中的控制器200b可仅包括一个NVM管理器201。
在图1至图16中不同地示出的实施例中，可使用单层接口芯片110来执行通道分支(channel branching)。然而，发明构思不限于此，并且可使用多层接口芯片来执行通道分支。
图17是示出根据发明构思的实施例的存储装置40的框图。参照图17，存储装置40可包括NVM封装件100c和被配置为控制NVM封装件100c的控制器200c。
NVM封装件100c可包括接口电路110c以及分别经由第一内部通道ICH1至第四内部通道ICH4连接的多个NVM，接口电路110c包括多层接口芯片(例如)FBI-1、FBI-2和FBI-3。
接口电路110c可包括第一层的第一接口芯片FBI-1以及第二层的第二接口芯片FBI-2和第三接口芯片FBI-3。第一接口芯片FBI-1可将第一通道CH1分支成两个分支通道DCH1和DCH2。第二接口芯片FBI-2和第三接口芯片FBI-3可被分别分支成与分支通道DCH1和DCH2对应的两个内部通道ICH1至ICH2和ICH3至ICH4。
在一个示例实施例中，第一接口芯片FBI-1、第二接口芯片FBI-2和第三接口芯片FBI-3可以以相同的方式实现。在一个示例实施例中，第一接口芯片FBI-1、第二接口芯片FBI-2和第三接口芯片FBI-3中的每个可包括参照图1至图14描述的用于检查是否需要重新训练操作的电路和实现该操作的重新训练检查电路RCC。
控制器200c可响应于从第一接口芯片FBI-1、第二接口芯片FBI-2和第三接口芯片FBI-3中的至少一个接收的重新训练请求来命令对对应的通道的重新训练操作。
图18是概述根据发明构思的实施例的操作接口芯片的方法的流程图。参照图1和图18，接口芯片110可如下进行操作。接口芯片110可在正常模式下使用未选择的通道来确定是否需要重新训练操作(S110)。当需要重新训练操作时，接口芯片110可使用状态读取操作或经由专用引脚将重新训练请求发送到控制器200(S120)。
在特定实施例中，接口芯片110可使用选择的通道将写入请求或读取请求发送到对应的NVM。
这里，确定是否需要重新训练的步骤可包括：响应于读取使能信号激活重新训练检查电路，将预期数据输出到未选择的通道，从未选择的通道接收采样数据，将预期数据与采样数据进行比较，并且根据比较结果生成重新训练请求。
可选地，确定是否需要重新训练的步骤可包括：对未选择的通道的DQS信号进行计数，将计数值与参考值进行比较，并且根据比较结果生成重新训练请求。
这里，将重新训练请求发送到控制器的步骤可包括：对与状态读取命令对应的状态读取值和与确定的结果对应的重新训练请求进行或计算，并且将计算的值发送到控制器。
可选地，将重新训练请求发送到控制器的步骤可包括：通过至少一个专用引脚将与确定的结果对应的重新训练请求发送到控制器。
图19是概述根据发明构思的实施例的操作控制器的方法的另一流程图。参照图1和图19，控制器200可如下进行操作。控制器200可将操作命令发送到接口芯片(FBI芯片)110。操作命令可以是写入命令或读取命令(S210)。此后，控制器200可通过状态读取操作或经由专用引脚从接口芯片接收重新训练请求(S220)。控制器200可响应于接收的重新训练请求将重新训练命令发送到接口芯片(S230)。
图20是示出根据发明构思的实施例的存储装置1000的框图。参照图20，存储装置1000可包括至少一个NVM封装件(NVM PCKG)1100和存储器控制器1200。
非易失性存储器封装件1100可被实现为执行参照图1至图19描述的重新训练检查操作和重新训练操作，以提高数据可靠性。此外，非易失性存储器封装件1100可包括用于确定是否需要重新训练的至少一个重新训练检查电路(RCC)。在一个示例实施例中，非易失性存储器装置可被实现为可选地被提供外部高电压(Vpp)。
存储器控制器1200可连接到非易失性存储器封装件1110。存储器控制器1200可包括至少一个处理器(CPU)1210、缓冲存储器1220、纠错电路(ECC)1230、码存储器1240、主机接口1250以及非易失性存储器接口1260。
处理器1210可被实现为控制整体操作。处理器1210可由中央处理器(CPU)或应用处理器(AP)实现。
缓冲存储器1220可被实现为临时存储存储器控制器1200的操作所需的数据。尽管图20中示出的缓冲存储器1220设置在存储器控制器1200中，但是缓冲存储器1220的示例实施例不限于此。示例实施例中的缓冲存储器1220可作为单独的知识产权(IP)块设置在存储器控制器1200外部。
纠错电路1230可计算在写入操作中将被编程的数据的纠错码值，并且可基于纠错码值来校正在读取操作中读取的数据的错误，并且可在数据恢复操作中校正从非易失性存储器封装件1100恢复的数据的错误。纠错电路1230可使用编码调制(诸如，低密度奇偶校验(LDPC)码、BCH码、turbo码、里德-所罗门(reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等)来纠正错误。码存储器1240可存储对存储器控制器1200进行操作所需的码数据。码存储器可被实现为非易失性存储器装置。
主机接口1250可被实现为提供与外部装置接口连接的功能。非易失性存储器接口1260可被实现为提供与非易失性存储器封装件1100接口连接的功能。尽管未示出，但是存储器控制器1200可包括无线通信功能(例如，Wi-Fi)。
示例实施例中的存储装置1000可在通过选择的通道执行正常操作的同时，周期性地或非周期性地对未选择的通道执行重新训练操作，使得系统的性能可提高。
图21是示出根据发明构思的实施例的计算系统2000的框图。参照图21，计算系统2000可包括至少一个存储器模块(DIMM)2100、至少一个非易失性存储器模块(NVDIMM)2200和至少一个处理器2300。至少一个存储器模块2100和至少一个非易失性存储器模块2200中的每个可包括可执行以上描述的重新训练检查操作的重新训练检查电路(RCC)。
示例实施例可适用于各种类型的计算系统(例如，中央处理器(CPU)/图形处理器(GPU)/神经处理器(NPU)平台)。
图22是示出根据发明构思的实施例的移动装置3000的框图。参照图22，移动装置3000可包括应用处理器(AP，3100)、至少一个缓冲存储器3200、至少一个存储装置3300、至少一个传感器3400以及显示/触摸模块3500。例如，移动装置3000可由膝上型计算机、移动电话、智能电话、平板个人计算机(PC)或可穿戴计算机来实现。
应用处理器(AP，3100)可被实现为控制移动装置3000的整体操作。应用处理器3100可执行提供互联网浏览器、游戏和视频的应用。在一个示例实施例中，应用处理器3100可包括单核或多核。在一个示例实施例中，应用处理器3100还可包括设置在应用处理器3100内部或外部的高速缓存存储器。此外，应用处理器3100可可选地包括控制器、神经处理器(NPU)等。
在一个示例实施例中，应用处理器3100可被实现为片上系统(SoC)。在片上系统(SoC)上运行的操作系统的内核可包括输入和输出调度器以及用于控制存储装置3300的装置驱动器。装置驱动器可通过参照由输入和输出调度器管理的同步队列的数量来控制存储装置3300的访问性能，或者可控制SoC中的CPU模式、DVFS级等。
缓冲存储器3200可被实现为存储应用处理器3100的操作所需的数据。例如，缓冲存储器3200可临时存储操作系统(OS)和应用数据，或者可用作各种软件代码的执行空间。此外，缓冲存储器3200可存储与人工智能计算有关的数据。在一个示例实施例中，缓冲存储器3200可被实现为DRAM或PRAM。
存储装置3300可被实现为存储用户数据。存储装置3300可以以嵌入式形式被包括在移动装置3000中。在另一示例实施例中，存储装置3300可以以可拆卸的方式被包括在移动装置3000中。
存储装置3300可存储从至少一个传感器收集的数据，或者可存储网络数据、增强现实(AR)/虚拟现实(VR)数据和高清(HD)内容。存储装置3300可包括固态驱动器(SSD)、嵌入式多媒体卡(eMMC)等。
至少一个传感器3400可被实现为执行各种感测操作。
显示/触摸模块3500可被实现为通过触摸来输出数据或者输入数据。例如，显示/触摸模块3500可使用至少一个传感器输出感测的图像数据，或者可使用应用处理器3100输出计算的数据。此外，显示/触摸模块3500可识别用户的触摸。
图23是示出根据发明构思的实施例的电子系统4000的框图。参照图23，用于车辆的电子系统4000可包括电子控制单元(ECU)4100、存储器装置4200、至少一个动态范围传感器(DVS)4300、显示装置4400、通信处理器(4500)以及安全ECU(未示出)。
ECU 4100可被实现为控制整体操作。ECU 4100可处理从DVS 4300接收的图像数据。ECU 4100可包括神经处理器(NPU)。NPU可通过将从DVS 4300接收的图像与学习模型进行比较来快速地得出用于驾驶的最佳图像。
存储器装置4200可被实现为存储与NPU的操作有关的学习模型。存储器装置4200可包括易失性存储器装置或非易失性存储器装置。例如，存储器装置4200可被实现为DRAM、PRAM、NAND闪存等。示例实施例中的存储器装置4200可被实现为执行参照图1至图19描述的重新训练检查操作和重新训练操作。
DVS 4300可被实现为感测车辆的外部环境。DVS 4300可响应于相对光强度的改变来输出事件信号。DVS 4300可包括像素阵列和地址事件处理器，像素阵列包括多个DVS像素。
显示装置4400可被实现为显示由ECU 4100处理的图像或由通信处理器4500发送的图像。
例如，通信处理器4500可被实现为将处理的图像发送到外部装置(诸如，外部车辆)，或者从外部车辆接收图像。因此，通信处理器4500可被实现为以有线方式或无线方式与外部装置通信。
图24是示出应用了根据发明构思的实施例的存储器装置的数据中心的示图。参照图24，数据中心7000可被实现为可收集各种数据并可提供服务的设施，并且可被称为数据存储中心。数据中心7000可被实现为用于对搜索引擎和数据库进行操作的系统，并且可被实现为在公司(诸如，银行或政府组织)中使用的计算系统。数据中心7000可包括应用服务器7100至7100n和存储服务器7200至7200m。在示例实施例中，应用服务器7100至7100n的数量和存储服务器7200至7200m的数量可变化，并且应用服务器7100至7100n的数量可与存储服务器7200至7200m的数量不同。
应用服务器7100或存储服务器7200可包括处理器7110和7210以及存储器7120和7220中的至少一个。参照存储服务器7200作为示例，处理器7210可控制存储服务器7200的整体操作，并且可访问存储器7220并可执行加载在存储器7220中的命令和/或数据。存储器7220可被实现为双倍数据速率同步DRAM(DDR SDRAM)、高带宽存储器(HBM)、混合存储器立方体(HMC)、双列直插式存储器模块(DIMM)、Optane DIMM或非易失性DIMM(NVMDIMM)。在示例实施例中，包括在存储服务器7200中的处理器7210的数量和存储器7220的数量可被改变。在一个示例实施例中，处理器7210和存储器7220可提供处理器-存储器对。在一个示例实施例中，处理器7210的数量可与存储器7220的数量不同。处理器7210可包括单核处理器或多核处理器。存储服务器7200的以上描述可类似地应用于应用服务器7100。在示例实施例中，应用服务器7100可不包括存储装置7150。存储服务器7200可包括至少一个或多个存储装置7250。在示例实施例中，包括在存储服务器7200中的存储装置7250的数量可变化。
应用服务器7100至7100n和存储服务器7200至7200m可通过网络7300彼此通信。网络7300可使用光纤通道(FC)或以太网来实现。在这种情况下，FC可以是用于相对高速数据传输的介质，并且提供高性能/高可用性的光交换机可被使用。根据网络7300的访问方法，存储服务器7200至7200m可被提供为文件存储装置、块存储装置或对象存储装置。
在一个示例实施例中，网络7300可被实现为专门用于存储的网络(诸如，存储区域网络(SAN))。例如，SAN可被实现为使用FC网络的FC-SAN，并且根据FC协议(FCP)来实现。作为另一示例，SAN可被实现为使用TCP/IP网络的IP-SAN，并且根据iSCSI(TCP/IP上的SCSI或互联网SCSI)协议来实现。在另一示例实施例中，网络7300可被实现为通用网络(诸如，TCP/IP网络)。例如，网络7300可根据诸如以太网上的FC(FCoE)、网络附接存储(NAS)、通过网络的NVMe(NVMe-oF)等协议来实现。
在以下描述中，将主要描述应用服务器7100和存储服务器7200。应用服务器7100的描述可适用于其它应用服务器7100n，存储服务器7200的描述可适用于其它存储服务器7200m。
应用服务器7100可通过网络7300存储用户或客户端请求存储在存储服务器7200至7200m中的一个中的数据。此外，应用服务器7100可通过网络7300获取用户或客户端请求从存储服务器7200至7200m中的一个读取的数据。例如，应用服务器7100可实现为网络服务器或数据库管理系统(DBMS)。
应用服务器7100可通过网络7300访问包括在其它应用服务器7100n中的存储器7120n或存储装置7150n，或者可通过网络7300访问包括在存储服务器7200至7200m中的存储器7220至7220m或存储装置7250至7250m。因此，应用服务器7100可对存储在应用服务器7100至7100n和/或存储服务器7200至7200m中的数据执行各种操作。例如，应用服务器7100可执行用于在应用服务器7100至7100n和/或存储服务器7200至7200m之间移动数据或复制数据的命令。在这种情况下，数据可从存储服务器7200至7200m的存储装置7250至7250m移动到存储服务器7200至7200m的存储器7220至7220m以及应用服务器7100至7100n的存储器7120至7120n。为了安全或隐私，可对通过网络7300移动的数据进行加密。
参照存储服务器7200作为示例，接口(NIC)7254可提供处理器7210与控制器7251之间的物理连接、以及NIC 7240与控制器7251之间的物理连接。例如，接口7254可通过直接附接存储(DAS)方法来实现，该方法可使用专用电缆直接连接存储装置7250。此外，例如，接口7254可通过各种接口方法(诸如，高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、PCI快速(PCIe)、NVM快速(NVMe)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、嵌入式通用闪存(eUFS)以及紧凑型闪存(CF)卡接口)来实现。类似的，应用服务器7100至7100n也可分别包括NIC 7140至7140n。
存储服务器7200还可包括交换机7230和NIC 7240。交换机7230可在处理器7210的控制下选择性地将处理器7210连接到存储装置7250，或者可选择性地将NIC 7240连接到存储装置7250。与存储服务器7200类似，存储服务器7200m可包括处理器7210m、存储器7220m、交换机7230m、NIC 7240m和存储装置7250m。存储装置7250m可包括DRAM 7253m、控制器7251m、NIC 7254m以及NAND 7252m。
在一个示例实施例中，NIC 7240可包括网络接口卡、网络适配器等。NIC 7240可通过有线接口、无线接口、蓝牙接口、光学接口等连接到网络7300。NIC 7240可包括内部存储器、DSP、主机总线接口等，并且可通过主机总线接口连接到处理器7210和/或交换机7230。主机总线接口可被实现为以上描述的接口7254的示例之一。在一个示例实施例中，NIC7240可与处理器7210、交换机7230和存储装置7250中的至少一个进行集成。
在存储服务器7200至7200m或应用服务器7100至7100n中，处理器可将命令发送到存储装置7130至7130n和7250至7250m或存储器7120至7120n和7220至7220m，并且可编程或读取数据。在这种情况下，数据可以是已经通过纠错码(ECC)引擎校正了错误的纠错后的数据。数据可以是数据总线反转(DBI)处理的数据或数据脱敏(DM)处理的数据，并且可包括循环冗余码(CRC)信息。数据可以是为了安全或隐私而进行加密的加密后的数据。
存储装置7150至7150n和7250至7250m可响应于从处理器接收的读取命令，将控制信号和命令/地址信号发送到NAND闪存装置7252至7252m。因此，当从NAND闪存装置7252至7252m读取数据时，读取使能(RE)信号作为数据输出控制信号被输入，并且可将数据输出到DQ总线。数据选通(DQS)可使用RE信号而被生成。命令和地址信号可根据写入使能(WE)信号的上升沿或下降沿而被锁存到页缓冲器中。
在一个示例实施例中，存储装置7150至7150n和7250至7250m可通过参照图1至图19描述的存储装置和存储装置的重新训练操作来实现。
控制器7251可控制存储装置7250的整体操作。在一个示例实施例中，控制器7251可包括静态随机存取存储器(SRAM)。控制器7251可响应于写入命令将数据写入NAND闪存装置7252中，或者可响应于读取命令从NAND闪存7252装置读取数据。例如，写入命令和/或读取命令可从存储服务器7200中的处理器7210、另一存储服务器7200m中的处理器7210m或应用服务器7100和7100n中的处理器7110和7110n提供。DRAM 7253可临时存储(缓冲)将被写入NAND闪存装置7252的数据或从NAND闪存装置7252读取的数据。此外，DRAM 7253可储存元数据。元数据可以是用户数据或由控制器7251生成以用于管理NAND闪存装置7252的数据。
根据上述示例实施例，对于存储装置和存储装置的重新训练方法，通过包括可使用未选择的通道确定是否需要重新训练并且可根据确定的结果将重新训练请求发送到控制器的接口芯片，存储装置可自动应对由频率、电压或温度引起的时序变化。
此外，对于示例实施例中的存储装置和存储装置的重新训练方法，当接口芯片将重新训练请求发送到控制器时，重新训练可在没有时间/区域限制的情况下被执行。
虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员将清楚的是，在不脱离由所附权利要求限定的发明构思的范围的情况下，可进行修改和变化。

Claims (20)

1.一种存储装置，包括：
非易失性存储器封装件；和
控制器，通过通道连接到非易失性存储器封装件，并且被配置为控制非易失性存储器封装件，
其中，非易失性存储器封装件包括接口芯片、第一非易失性存储器装置和第二非易失性存储器装置，第一非易失性存储器装置通过第一内部通道连接到接口芯片，第二非易失性存储器装置通过第二内部通道连接到接口芯片，
接口芯片被配置为：响应于从控制器接收的操作请求来选择第一内部通道，将第一内部通道连接到所述通道，并且确定是否需要与第二内部通道有关的重新训练，并在需要重新训练时将重新训练请求发送到控制器。
2.根据权利要求1所述的存储装置，其中，当确定需要重新训练时，接口芯片通过至少一个专用引脚将重新训练请求输出到控制器。
3.根据权利要求1所述的存储装置，其中，接口芯片包括重新训练检查电路，重新训练检查电路被配置为：确定是否需要与第二内部通道有关的重新训练。
4.根据权利要求3所述的存储装置，其中，操作请求是读取请求，并且
接口芯片包括激活信号生成器，激活信号生成器被配置为：接收芯片选择信息，并且响应于读取使能信号来生成激活信号，以激活重新训练检查电路。
5.根据权利要求4所述的存储装置，其中，接口芯片还包括芯片使能信号解码器，芯片使能信号解码器被配置为：从控制器接收至少一个芯片使能信号，并且输出芯片选择信息。
6.根据权利要求3所述的存储装置，其中，操作请求是读取请求，并且
接口芯片包括计数器，计数器被配置为：接收芯片选择信息，对读取使能信号进行计数以生成用于激活重新训练检查电路的计数值，并且通过将计数值与参考值进行比较来生成激活信号。
7.根据权利要求6所述的存储装置，其中，接口芯片还包括参考值存储装置，参考值存储装置被配置为存储参考值。
8.根据权利要求1所述的存储装置，其中，当确定需要重新训练时，接口芯片使用状态读取操作将重新训练请求输出到控制器。
9.根据权利要求8所述的存储装置，其中，接口芯片还包括逻辑电路，逻辑电路被配置为：将重新训练检查电路的输出值和与状态读取命令对应的状态读取结果值进行比较。
10.根据权利要求1所述的存储装置，其中，操作请求是写入请求，并且
接口芯片在响应于写入请求对连接到第一内部通道的非易失性存储器装置执行写入操作的同时确定是否需要重新训练。
11.一种存储装置，包括：
非易失性存储器封装件，非易失性存储器封装件包括接口芯片、第一非易失性存储器装置和第二非易失性存储器装置，第一非易失性存储器装置通过第一内部通道连接到接口芯片，第二非易失性存储器装置通过第二内部通道连接到接口芯片，
其中，接口芯片被配置为：选择第一内部通道和第二内部通道中的一个，从而将第一内部通道和第二内部通道中的一个指定为选择的内部通道，并且将第一内部通道和第二内部通道中的另一个指定为未选择的内部通道，并且
接口芯片还被配置为：确定是否需要未选择的内部通道的重新训练，并且在确定需要未选择的内部通道的重新训练时，提供重新训练请求；和
控制器，通过通道连接到接口芯片，其中，控制器被配置为：响应于重新训练请求，将重新训练命令发送到非易失性存储器封装件。
12.根据权利要求11所述的存储装置，其中，控制器还被配置为：使用DQ信号和写入使能信号中的一个将状态读取命令发送到接口芯片，并且使用由接口芯片提供的DQ信号和DQS信号中的一个接收与状态读取命令对应的重新训练请求。
13.根据权利要求11或权利要求12所述的存储装置，其中，控制器通过专用引脚周期性地从接口芯片接收重新训练请求。
14.根据权利要求11或权利要求12所述的存储装置，其中，控制器向非易失性存储器封装件提供写入请求和读取请求中的一个。
15.一种存储装置的重新训练方法，所述重新训练方法包括：
通过接口芯片确定是否需要与未选择的内部通道有关的重新训练；和
当确定需要重新训练时，将重新训练请求从接口芯片发送到控制器。
16.根据权利要求15所述的重新训练方法，还包括：
使用选择的内部通道将写入请求和读取请求中的一个发送到对应的非易失性存储器装置。
17.根据权利要求15所述的重新训练方法，其中，确定是否需要重新训练的步骤包括：
响应于读取使能信号激活重新训练检查电路；
将预期数据输出到未选择的内部通道；
从未选择的内部通道接收采样数据；
将预期数据与采样数据进行比较；和
根据预期数据与采样数据的比较结果生成重新训练请求。
18.根据权利要求15所述的重新训练方法，其中，确定是否需要重新训练的步骤包括：
对未选择的内部通道的DQS信号进行计数以生成计数值；
将计数值与参考值进行比较；和
根据计数值与参考值的比较结果生成重新训练请求。
19.根据权利要求15至权利要求18中的任一项所述的重新训练方法，其中，将重新训练请求发送到控制器的步骤包括：
对与状态读取命令对应的状态读取值和与确定的结果对应的重新训练请求进行逻辑计算；和
将逻辑计算值发送到控制器。
20.根据权利要求15至权利要求18中的任一项所述的重新训练方法，其中，将重新训练请求发送到控制器的步骤包括：
经由专用引脚发送重新训练请求。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109582508B (zh) * 2018-12-29 2023-12-26 西安紫光国芯半导体股份有限公司 用于nvdimm的数据备份和恢复方法、nvdimm控制器以及nvdimm
US20230162766A1 (en) * 2021-11-25 2023-05-25 Samsung Electronics Co., Ltd. Semiconductor device and memory system including the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834615B2 (en) * 2007-07-02 2010-11-16 Texas Instruments Incorporated Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal
US20100325372A1 (en) 2009-06-17 2010-12-23 Housty Oswin E Parallel training of dynamic random access memory channel controllers
US8520455B2 (en) * 2012-01-10 2013-08-27 Apple Inc. Method and apparatus for training a DLL in a memory subsystem
US8760946B2 (en) 2012-05-22 2014-06-24 Advanced Micro Devices Method and apparatus for memory access delay training
US9021154B2 (en) * 2013-09-27 2015-04-28 Intel Corporation Read training a memory controller
US9767868B2 (en) 2014-01-24 2017-09-19 Qualcomm Incorporated Providing memory training of dynamic random access memory (DRAM) systems using port-to-port loopbacks, and related methods, systems, and apparatuses
US9396065B2 (en) 2014-06-25 2016-07-19 Intel Corporation Extensible memory hub
US10216420B1 (en) * 2016-07-24 2019-02-26 Pure Storage, Inc. Calibration of flash channels in SSD
JP6832777B2 (ja) * 2017-03-31 2021-02-24 ルネサスエレクトロニクス株式会社 半導体装置
US10545866B1 (en) 2017-06-30 2020-01-28 Cadence Design Systems, Inc. Method and system for efficient re-determination of a data valid window
KR102392055B1 (ko) * 2017-08-09 2022-04-28 삼성전자주식회사 리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템
KR102340446B1 (ko) 2017-09-08 2021-12-21 삼성전자주식회사 스토리지 장치 및 그것의 데이터 트레이닝 방법
KR102447499B1 (ko) 2017-10-19 2022-09-26 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US10679698B2 (en) 2018-03-28 2020-06-09 Intel Corporation Memory preset adjustment based on adaptive calibration
KR102499794B1 (ko) 2018-05-21 2023-02-15 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법

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