JP2020113256A - メモリシステム及びデータ処理システム - Google Patents

Abstract

【課題】データ処理システムをブーティングする際、複数のメモリユニットを感知し、これらのそれぞれの動作モードを設定し、メモリトレーニングを行う時間を短縮させ得る。【解決手段】データ処理システム１００は、ホスト１１０と、複数のメモリユニット１７０及び複数のメモリユニット１７０と連結されるコントローラ１５０を備えるメモリシステム１３０とを備え、コントローラ１５０（１５０ａ，１５０ｂ，１５０ｃ）は、電源が供給されれば、複数のメモリユニット１７０（１７０ａ，１７０ｂ，１７０ｃ）のＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）構成要素から特性データを取得し、特性データをホスト１１０に提供し、特性データに基づいて複数のメモリユニット１７０の各々の動作モードを設定し、メモリトレーニングを行うメモリ管理部を備え、ホスト１１０は、コントローラ１５０とのインターフェーストレーニングを行う。【選択図】図１

Description

本発明は、メモリシステム、前記メモリシステムを含むデータ処理システムに関する。

データは、４次産業革命時代において企業等のビジネスに最も重要な資産となっており、これに、大規模データを速く送信及び分析するように支援する最新技術に対する需要が次第に増加している。例えば、人工知能、自律走行、ロボット、ヘルスケア、仮想現実（ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ、ＶＲ）／拡張現実（ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ、ＡＲ）、スマートホームなどが拡大されるにつれて、サーバやデータセンタに対する需要の増加が予想されている。

レガシ（ｌｅｇａｃｙ）データセンタは、資源（例；コンピューティング、ネットワーキング、ストレージ）を１つの装備内に含める構造であった。しかしながら、未来の大容量データセンタは、資源を各々別個に構成し、論理的に資源を再構成する構造を有することができる。例えば、大容量データセンタは、資源を各々ラック（ｒａｃｋ）水準でモジュール化し、用途に応じて資源を再構成して供給できる構造を有することができる。したがって、未来の大容量データセンタに使用するのに適した統合型ストレージまたはメモリデバイスが求められている。

未来の大容量データセンタに使用され得る統合型ストレージは、複数のメモリユニットを備えることができる。レガシデータセンタのように、ホストがストレージ資源、すなわち、複数のメモリユニットを全て感知し、これらのそれぞれの動作モードを設定し、メモリトレーニングを行うならば、データセンタのブーティングの際、ホストの処理負担が増加し、ブーティング時間が長くなる恐れがある。

データ処理システムのブーティングの際、複数のメモリユニットを感知し、これらのそれぞれの動作モードを設定し、メモリトレーニングを行う時間を短縮させ得るメモリシステム、前記メモリシステムを含むデータ処理システム、及び前記データ処理システムの動作方法を提供しようとする。

様々な実施形態等は、データ処理システムのブーティング動作中に複数のメモリユニットをスキャニングし、前記メモリユニットの動作モードを設定し、メモリトレーニングを行うのに必要な時間を減らすメモリシステム、前記メモリシステムを含むデータ処理システム、及び前記データ処理システムの動作方法と関連する。

本発明の一実施形態に係るデータ処理システムは、ホストと、複数のメモリユニット及び前記複数のメモリユニットと連結されるコントローラを備えるメモリシステムとを備え、前記コントローラは、電源が供給されれば、前記複数のメモリユニットに含まれたＳＰＤ構成要素（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ ｃｏｍｐｏｎｅｎｔ）から特性データを取得し、前記特性データをホストに提供し、前記特性データに基づいて前記複数のメモリユニットの動作モードを設定し、メモリトレーニングを行うメモリ管理部を各々備え、前記ホストは、前記コントローラとインターフェーストレーニングを行う。

本発明の一実施形態によれば、複数のメモリユニットを備えるメモリシステム及びホストを含むデータ処理システムの動作方法は、電源が供給されれば、前記メモリシステムが前記複数のメモリユニットの各々に含まれたＳＰＤ構成要素から特性データを取得するステップと、前記メモリシステムが前記特性データを前記ホストに提供するステップと、前記メモリシステムが前記特性データに基づいて前記複数のメモリユニットのそれぞれの動作モードを設定し、メモリトレーニングを行うステップと、前記ホストが前記メモリシステムとのインターフェーストレーニングを行うステップとを含む。

本発明の一実施形態に係るメモリシステムは、複数のメモリユニットと、前記複数のメモリユニットと連結されるコントローラを備えるメモリシステムとを備え、前記コントローラは、電源が供給されれば、前記複数のメモリユニットの各々に含まれたＳＰＤ構成要素から特性データを取得し、前記特性データをホストに提供し、前記特性データに基づいて前記メモリユニットの動作モードを設定し、メモリトレーニングを行うメモリ管理部を備える。

本発明の一実施形態に係るデータ処理システムは、ホストと、メモリプール及び前記メモリプールに連結されたコントローラグループを備えるメモリシステムとを備え、前記メモリプールは、複数のメモリグループを含み、各メモリグループは、複数のメモリユニットを備え、複数のメモリユニットの各々は、特性データを格納するためのＳＰＤ構成要素を含み、前記コントローラの各々は、対応するメモリグループに連結され、前記コントローラの各々は、メモリ管理部を備え、前記メモリ管理部は、電源が供給されれば、対応するメモリグループのＳＰＤ構成要素から特性データを得るために、前記対応するメモリグループをスキャニングし、前記取得された特性データに基づいて、前記対応するメモリグループのメモリトレーニングを行い、前記特性データ及び前記対応するメモリグループのメモリユニットの前記メモリトレーニングに関連した情報をホストに提供し、前記ホストは、前記特性データ及び前記情報に基づいて前記コントローラとインターフェーストレーニングを行い、前記対応するメモリグループのメモリユニットのために、データ入出力テストを行う。

データ処理システムのブーティングの際、複数のメモリユニットを感知し、これらのそれぞれの動作モードを設定し、メモリトレーニングを行う時間を短縮させ得るメモリシステム、前記メモリシステムを含むデータ処理システム、及び前記データ処理システムの動作方法を提供できる。

本発明の実施形態に係るデータ処理システムの構造を示す図である。 本発明の一実施形態に係るデータ処理システムに含まれたメモリシステムの構造を示す図である。 本発明の一実施形態に係るデータ処理システムの動作を示すフローチャートである。 本発明の一実施形態に係るデータ処理システムに含まれたメモリシステムの構造を示す図である。 本発明の一実施形態に係るデータ処理システムの動作を示すフローチャートである。 本発明の一実施形態に係るデータ処理システムの構造を示す図である。 本発明の一実施形態に係るデータ処理システムの構造を示す図である。 本発明の一実施形態に係るデータ処理システムの構造を示す図である。

添付された図面を参照して様々な実施形態が詳細に説明される。しかし、本発明の態様及び特徴は、ここに説明された実施形態と異なるように配列されるか、構成されることができる。したがって、本発明は、開示された実施形態に制限されない。

１つの構成要素が他の構成要素に「連結された」または「結合された」ことと言及されるとき、前記２つの構成要素は、他の構成要素に直接にまたは間接に連結されるか、結合される。間接的な連結または結合の場合に、１つ以上の他の構成要素が前記２つの構成要素間に介入され得る。

以下、添付された図面を参照して本発明の様々な実施形態を詳細に説明する。次の説明は、本発明の態様及び特徴に焦点を合わせ、本発明の要旨を曖昧にしないために、公知された主題についての説明は省略されることができる。

明細書の全体にわたって、「一実施形態」、「他の実施形態」などの言及が必ずしも１つの実施形態を指すものではなく、そのような文句に対する他の言及が必ずしも同じ実施形態を指すものではない。

本明細書において使用されたように、単数の表現は、文脈上、明白に異なるように表示しない限り、複数の表現を含むことができる。本出願及び添付された請求の範囲に使用されたように、「ａ」、「ａｎ」は、異なるように明示されるか、文脈上、明白に単数型で指示されない限り、一般的に「１つ以上」を意味することと解釈されなければならない。

以下、図面を参照して本発明の実施形態についてより具体的に説明する。

図１は、本発明の実施形態に係るデータ処理システム１００の構造を示す図である。

図１に示すように、データ処理システム１００は、ホスト１１０及びメモリシステム１３０を備えることができる。

ホスト１１０は、バイオス（ＢＩＯＳ、Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）１１２及び入出力インターフェース１１４を備えることができる。

バイオス１１２は、データ処理システム１００に電源が供給されれば、ホスト１１０に連結された周辺装置を感知できる。

入出力インターフェース１１４は、ホスト１１０とメモリシステム１３０との間のインターフェーシングを支援できる。入出力インターフェース１１４は、１つ以上の有線または有線通信技術等と関連したプロトコルを使用して、ホスト１１０からメモリシステム１３０に提供されるデータを出力し、メモリシステム１３０からホスト１１０に受信されるデータを入力できる。例えば、入出力インターフェース１１４は、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＱＰＩ（ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ）などのようなプロトコルにしたがってホスト１１０とメモリシステム１３０との間の通信を支援できる。他の例として、入出力インターフェース１１４は、ＣＣＩＸ（Ｃａｃｈｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ ａｃｃｅｌｅｒａｔｏｒｓ）及びＧＥＮ−Ｚのようなインターフェース規格によってホスト１１０とメモリシステム１３０との間の通信を支援できる。入出力インターフェース１１４は、ホスト１１０に含まれた入出力ポート、プロセシング資源、及びメモリ資源として実現されることができる。

メモリシステム１３０は、複数のメモリユニットを備えるメモリプール１７０及びメモリプール１７０を制御する１つ以上のコントローラを備えるコントローラグループ１５０を備えることができる。

一実施形態において、メモリシステム１３０は、様々なユーザワークロード（ｕｓｅｒ ｗｏｒｋｌｏａｄ）を充足させるために、互いに異なる特性を有するメモリユニットを備えることができる。すなわち、１つのメモリシステム１３０は、ＤＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、ＳＴＴ−ＲＡＭ、フラッシュメモリのような複数のメモリが統合された形態を有する統合メモリデバイス（ｃｏｎｖｅｒｇｅｎｃｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）でありうる。このような統合メモリデバイスは、各メモリが互いに異なる特性を有するので、様々な使用モデル（ｕｓａｇｅ ｍｏｄｅｌ）に活用されることができる。

本発明の一実施形態において、メモリプール１７０に含まれた複数のメモリユニットは、同種メモリユニット同士にグループ化されることができる。図１は、前記複数のメモリユニットが第１のメモリグループ１７０ａ、第２のメモリグループ１７０ｂ、第３のメモリグループ１７０ｃにグループ化された場合を例示する。第１のメモリグループ１７０ａは、第１種類のメモリユニットを備え、第２のメモリグループ１７０ｂは、第２種類のメモリユニットを備え、第３のメモリグループ１７０ｃは、第３種類のメモリユニットを備えることができ、第１、第２、及び第３のグループは、互いに異なることができる。

一方、前記複数のメモリユニットの各々は、ＳＰＤ構成要素（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ Ｃｏｍｐｏｎｅｎｔ）を含むことができる。各メモリユニットのＳＰＤ構成要素は、対応するメモリユニットの種類のような情報を含むことができる。そして、前記ＳＰＤ構成要素は、前記メモリユニット内部のメモリ装置の種類、動作タイミング情報、容量情報、製造情報などの特性データ情報を格納できる。ＳＰＤ構成要素は、メモリシステム１１０の電源供給が中断された場合にも、内部に格納されたデータを維持しなければならないので、不揮発性メモリ装置、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）で構成されることができる。

１つ以上のコントローラは、自分と電気的に連結されたメモリユニットとホスト１１０との間でデータ送受信を制御できる。それぞれのコントローラは、プロセッサ、メモリ、及び入出力ポートを備えることができる。前記プロセッサは、マイクロプロセッサまたは中央処理装置（ＣＰＵ）などで実現されることができる。前記メモリは、コントローラの動作メモリであって、前記コントローラの駆動のためのデータを格納できる。

一実施形態において、複数のメモリユニットは、１つのコントローラと電気的に連結されることができる。例えば、第１のコントローラ１５０ａは、第１のメモリグループ１７０ａのメモリユニットと連結されることができる。第１のコントローラ１５０ａは、ホスト１１０と第１のメモリグループ１７０ａのメモリユニットとの間でデータ送受信を制御できる。同様に、第２のコントローラ１５０ｂは、ホスト１１０と第２のメモリグループ１７０ｂのメモリユニットとの間でデータ送受信を制御し、第３のコントローラ１５０ｃは、ホスト１１０と第３のメモリグループ１７０ｃのメモリユニットとの間でデータ送受信を制御できる。

ホスト１１０のバイオス１１２は、メモリシステム１３０を感知し、入出力インターフェース１１４のクロックトレーニングのようなインターフェーストレーニングを行うことができる。

本発明の一実施形態によれば、メモリシステム１３０のコントローラグループ１５０の１つ以上のコントローラがメモリプール１７０の複数のメモリユニットを感知し、これらの動作モードを設定し、メモリトレーニングを行うので、ホスト１１０の処理負担が減少しうる。そして、前記１つ以上のコントローラが複数のメモリユニットを感知し、これらの動作モードを設定し、メモリトレーニングを行う間、バイオス１１２は、他のブーティング動作を行うことができるので、データ処理システム１００のブーティング性能が向上し得る。

また、前記１つ以上のコントローラは、並列に動作して各々異なるメモリグループの特性データを取得し、メモリトレーニングを行うので、データ処理システム１００のブーティング時間が短くなりうる。その上、前記１つ以上のコントローラが各々同種メモリユニットの特性データを取得し、メモリトレーニングを行うので、異種の複数のメモリユニット１７０を備えるメモリシステム１３０のデータ処理複雑度が減少しうる。

図２は、一実施形態に係るデータ処理システム１００に含まれたメモリシステム１３０の構造を概略的に示した図である。

図２は、メモリシステム１３０に含まれた第１のコントローラ１５０ａ及び第１のコントローラ１５０ａと連結された第１のメモリグループ１７０ａのメモリユニットのみを概略的に図示する。

第１のコントローラ１５０ａは、入出力インターフェース１５２ａ、メモリ管理部１５４ａ、及びメモリコントローラ１５６ａを備えることができる。

入出力インターフェース１５２ａは、ホスト１１０と第１のコントローラ１５０ａとの間のインターフェーシングを支援できる。

入出力インターフェース１５２ａは、１つ以上の有線または無線通信技術等と関連したプロトコルを使用して、第１のコントローラ１５０ａから受信されるデータをホスト１１０に提供し、ホスト１１０から受信されるデータをメモリ管理部１５４ａ及びメモリコントローラ１５６ａに提供することができる。例えば、入出力インターフェース１５２ａは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＱＰＩ（ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ）などのような様々なプロトコルにしたがってホスト１１０と第１のコントローラ１５０ａとの間の通信を支援できる。その上、入出力インターフェース１５２ａは、ＣＣＩＸ（Ｃａｃｈｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ ａｃｃｅｌｅｒａｔｏｒｓ）及びＧＥＮ−Ｚのようなインターフェース規格によってホスト１１０とコントローラ１５０ａとの間の通信を支援できる。

メモリコントローラ１５６ａは、第１のコントローラ１５０ａと第１のメモリグループ１７０ａのメモリユニットとの間のインターフェーシングを支援できる。メモリコントローラ１５６ａと第１のメモリグループ１７０ａのメモリユニットとの各々は、コマンド、アドレス、データをやりとりするためのインターフェース（Ｉｎｔｅｒｆａｃｅ）と電気的に連結されることができる。そして、メモリコントローラ１５６ａは、各メモリユニットのＳＰＤ構成要素とチップ・ツー・チップインターフェース（Ｃ２ＣＩ）、例えば、ＳＭＢｕｓ（Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、Ｉ３Ｃ（Ｉｍｐｒｏｖｅｄ Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを介して電気的に連結されることができる。

一実施形態において、メモリ管理部１５４ａは、メモリシステム１３０に電源が供給されれば、メモリコントローラ１５６ａを介して第１のメモリグループ１７０ａのメモリユニットのそれぞれの特性データをＳＰＤ構成要素から取得することにより、前記メモリユニットを感知できる。

メモリ管理部１５４ａは、前記取得した特性データに基づいてこれらの動作モードを設定し、第１のコントローラ１５０ａと各メモリユニットとの間のメモリチャネルを最適化するメモリトレーニングを行うことができる。

例えば、メモリ管理部１５４ａは、メモリユニットのそれぞれの動作モードをバースト長、バーストタイプ、ＣＡＳレイテンシ、テストモード、ＤＬＬリセットなどのような様々な動作モードに設定することができる。そして、メモリ管理部１５４ａは、メモリコントローラ１５６ａが書き込み／読み出しレベリング（Ｗｒｉｔｅ／Ｒｅａｄ Ｌｅｖｅｌｉｎｇ）、アドレストレーニング、及びクロックトレーニングを行うように制御することができる。

メモリ管理部１５４ａは、前記取得した特性データを入出力インターフェース１５２ａを介してホスト１１０に提供することができる。

第２のコントローラ１５０ｂ及び第３のコントローラ１５０ｃの構造は、第１のコントローラ１５０ａの構造と対応することができる。

図３は、本発明の一実施形態に係るデータ処理システム１００の動作を示すフローチャートである。

データ処理システム１００に含まれたホスト１１０及びメモリシステム１３０に電源が供給され得る。メモリシステム１３０に電源が供給されれば、ステップＳ３０２においてコントローラグループ１５０の１つ以上のコントローラは、チップ・ツー・チップインターフェース（Ｃ２ＣＩ）、例えば、ＳＭＢｕｓ（Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、Ｉ３Ｃ（Ｉｍｐｒｏｖｅｄ Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等を介して自分と電気的に連結されたメモリユニットのＳＰＤ構成要素から特性データを取得できる。

一実施形態において、前記１つ以上のコントローラの各々が同種メモリユニットを感知することにより、メモリシステム１３０は、互いに異なる特性を有する複数のメモリユニット１７０を感知できる。

ステップＳ３０４において、前記１つ以上のコントローラは、前記特性データをホスト１１０に提供することができる。

例えば、ホスト１１０のバイオス１１２は、ホスト１１０と電気的に連結された第１のコントローラ１５０ａを感知できる。バイオス１１２は、第１のコントローラ１５０ａとデータ入出力を行うことができるように、入出力インターフェース１１４の初期トレーニングを行うことができる。ホスト１１０は、前記初期トレーニングが完了すれば、メモリ管理部１５４ａから第１のメモリグループ１７０ａのメモリユニットの特性データを取得できる。

すなわち、バイオス１１２が個別メモリユニットのＳＰＤ構成要素にアクセスしなくても、ホスト１１０が前記１つ以上のコントローラから複数のメモリユニット１７０の特性データを取得することにより、ホスト１１０に連結されたメモリユニットのそれぞれの種類、各メモリユニットのメモリ装置等の種類、動作タイミング情報、容量情報、製造情報などを取得できる。

一実施形態において、前記１つ以上のコントローラは、自分と連結されたメモリユニットの特性データをテーブルフォーマットでホスト１１０に提供することができる。前記テーブルフォーマットは、メモリユニットの種類、前記メモリユニット内部に含まれたメモリ装置等の種類情報、動作タイミング情報、容量情報、製造情報などをフィールドとして含むことができる。

ステップＳ３０６において、前記１つ以上のコントローラは、前記ＳＰＤ構成要素から取得された特性データに基づいて自分と電気的に連結されたメモリユニットのそれぞれの動作モードを設定できる。そして、それぞれのコントローラは、前記ＳＰＤ構成要素から取得された特性データに基づいて、前記コントローラと各メモリユニットとの間のメモリトレーニングを行うことができる。

一実施形態において、前記１つ以上のコントローラが自分と電気的に連結された同種メモリユニットのトレーニングを行うことができる。したがって、複数のコントローラは、各々互いに異なる種類のメモリユニットのトレーニングを行うことができる。結論として、メモリシステム１３０は、メモリプール１７０に含まれた、互いに異なる特性を有する複数のメモリユニットのメモリトレーニングを行うことができる。

一実施形態において、前記１つ以上のコントローラは、トレーニングが終わった後、前記動作モード設定データと前記メモリトレーニング結果データとを格納することができる。メモリ管理部１５４が動作モード設定データとメモリトレーニング結果データとを格納する実施形態は、図４〜図５を参照してより具体的に説明される。

ステップＳ３０８において、ホスト１１０は、入出力インターフェース１１４のファイン（ｆｉｎｅ）トレーニング、例えば、インターフェーストレーニングを行うことができる。

例えば、ホスト１１０は、第１のコントローラ１５０ａの入出力インターフェース１５２ａを介して第１のメモリグループ１７０ａのメモリユニットとデータ入出力動作を行うために、入出力インターフェース１１４のクロックなどを微細調整することができる。

前記１つ以上のコントローラが自分と電気的に連結されたメモリユニットとメモリトレーニングを完了し、ホスト１１０が入出力インターフェース１１４のトレーニングを完了すれば、ホスト１１０は、メモリプール１７０の複数のメモリユニットの各々にデータ入出力動作を行うことができる。したがって、バイオス１１２が前記複数のメモリユニットのそれぞれのメモリトレーニングを行わないことができる。

ステップＳ３１０において、ホスト１１０は、前記複数のメモリユニットの各々に読み出し及び書き込みコマンドを提供することにより、ホスト１１０と各メモリユニットとの間のデータ入出力動作をテストできる。

そして、ホスト１１０は、ステップＳ３０２〜ステップＳ３１０が完了すれば、前記１つ以上のコントローラから受信した特性データに基づいて複数のメモリユニット１７０のうち、少なくともいずれか１つのメモリユニットを割り当てることができる。そして、前記ホスト１１０は、前記割り当てられた少なくとも１つのメモリユニットにデータを格納することができる。

前述した本発明の一実施形態によれば、データ処理システム１００のブーティングの際、ホスト１１０の処理負担が減少し得る。そして、コントローラグループ１５０の１つ以上のコントローラがメモリプール１７０の複数のメモリユニットを感知し、動作モードを設定し、メモリトレーニングを行う間、ホスト１１０は、他のブーティング動作を行うことができるので、データ処理システム１００のブーティング時間が減ることができる。

図４は、本発明の一実施形態に係るデータ処理システム１００に含まれたメモリシステム１３０の構造を概略的に示した図である。

図４は、メモリシステム１３０に含まれた第１のコントローラ１５０ａ及び第１のコントローラ１５０ａと電気的に連結された第１のメモリグループ１７０ａのみを概略的に図示する。

一実施形態において、第１のコントローラ１５０ａは、入出力インターフェース１５２ａ、メモリ管理部１５４ａ、メモリコントローラ１５６ａだけでなく、メモリ管理部１５４ａと電気的に連結される不揮発性メモリ装置１５８ａをさらに備えることができる。一実施形態において、不揮発性メモリ装置１５８ａは、第１のコントローラ１５０ａの内部に含まれることができる。それとも、不揮発性メモリ装置１５８ａは、第１のコントローラ１５０ａの外部におり、第１のコントローラ１５０ａと電気的に連結されることもできる。

一実施形態において、不揮発性メモリ装置１５８ａは、メモリ管理部１５４ａが第１のメモリグループ１７０ａのメモリユニットのＳＰＤ構成要素から取得した特性データを格納できる。そして、不揮発性メモリ装置１５８ａは、第１のメモリグループ１７０ａのメモリユニットのそれぞれの動作モード設定データ及びメモリトレーニング結果データを格納できる。一実施形態において、不揮発性メモリ装置１５８ａは、第１のメモリグループ１７０ａのメモリユニットのそれぞれの特性データ、動作モード設定データ、及びメモリトレーニング結果データを互いに連関させて格納することができる。

第２のコントローラ１５０ｂ及び第３のコントローラ１５０ｃの構造は、第１のコントローラ１５０ａの構造と対応することができる。すなわち、第２のコントローラ１５０ｂ及び第３のコントローラ１５０ｃも特性データ、動作モード設定データ、及びメモリトレーニング結果データを格納するための不揮発性メモリ装置を備えることができる。一方、不揮発性メモリ装置が各コントローラの内部に含まれるか、外部にあるかとは関係なく、前記不揮発性メモリ装置は、各コントローラと連関することと理解されることができる。したがって、以下では、１つ以上のコントローラのそれぞれの内部に、対応する不揮発性メモリ装置が含まれたことと説明される。

一実施形態において、１つ以上のコントローラは、メモリシステム１３０に電源が供給されれば、各々自分と電気的に連結されたメモリユニットのＳＰＤ構成要素から特性データを取得できる。そして、前記１つ以上のコントローラは、前記複数のメモリユニットの各々が既存にメモリシステム１３０に含まれたことがあるメモリユニットであるか否かを判断するために、前記特性データと内部不揮発性メモリ装置に格納された特性データとを比較できる。前記判断結果に基づいて、前記１つ以上のコントローラは、内部不揮発性メモリ装置に格納された動作モード設定データ及びメモリトレーニング結果データを使用することにより、既存メモリユニット及び当該メモリユニットと電気的に連結されたコントローラ間の動作モード設定及びメモリトレーニングを速く完了することができる。

図５は、本発明の一実施形態に係るデータ処理システム１００の動作を示すフローチャートである。

図５に示すように、データ処理システム１００に電源が供給されれば、ステップＳ５０２においてコントローラグループ１５０の１つ以上のコントローラは、メモリプール１７０の複数のメモリユニットのＳＰＤ構成要素から特性データを取得することにより、前記複数のメモリユニットの各々を感知できる。

ステップＳ５０４において、前記１つ以上のコントローラは、前記特性データをホスト１１０に提供することができる。ステップＳ５０４を行うために、バイオス１１２は、予め入出力インターフェース１１４の初期トレーニングを完了できる。

ステップＳ５０６において、前記１つ以上のコントローラは、内部不揮発性メモリ装置に格納された特性データとＳＰＤ構成要素から取得した特性データとが一致するのか判断することができる。

各メモリユニットの特性データは、前記不揮発性メモリ装置に格納された特性データと一致することができ、一致しないこともできる。特性データが一致するメモリユニットは、既存にメモリシステム１３０に含まれたことがあるメモリユニットでありうる。特性データが一致しないメモリユニットは、メモリシステム１３０に含まれたことがない新しいメモリユニットでありうる。

前記メモリユニットの特性データが前記不揮発性メモリ装置に格納された特性データと一致すると判断された場合（ステップＳ５０６において、「はい」）、前記１つ以上のコントローラは、ステップＳ５０８〜ステップＳ５１０を行うことができる。

具体的に、前記不揮発性メモリ装置は、データ処理システム１００に電源が供給される以前に、当該メモリユニットの特性データと連関した動作モードデータ及びメモリトレーニング結果データを格納していることができる。

したがって、ステップＳ５０８において前記１つ以上のコントローラは、自分と電気的に連結されたメモリユニットのうち１つのメモリユニットの動作モード設定データ及びメモリトレーニング結果データを内部不揮発性メモリ装置から取得することができる。前記メモリユニットは、前記不揮発性メモリ装置に格納された特性データと一致する特性データを有することができる。

ステップＳ５１０において、前記１つ以上のコントローラは、前記動作モード設定データ及びメモリトレーニング結果データを使用することにより、動作モード設定及びメモリトレーニングにかかる時間を減らすことができる。

前記メモリユニットの特性データが前記不揮発性メモリ装置に格納された特性データと一致しないと判断された場合（ステップＳ５０６において、「いいえ」）、前記１つ以上のコントローラは、ステップＳ５１２及びステップＳ５１４を行うことができる。

具体的に、前記不揮発性メモリ装置は、当該メモリユニットの特性データ及び当該メモリユニットのメモリトレーニング結果データを格納していないであろう。

したがって、ステップＳ５１２において前記１つ以上のコントローラは、自分と電気的に連結されたメモリユニットのうち１つのメモリユニットのＳＰＤ構成要素から取得された特性データに基づいて当該メモリユニットの動作モードを設定し、当該メモリユニットのメモリトレーニングを行うことができる。前記ＳＰＤ構成要素から取得された特性データは、前記不揮発性メモリ装置に格納された特性データと一致しないことができる。

ステップＳ５１４において、前記１つ以上のコントローラは、前記設定された動作モード設定データとメモリトレーニング結果データとを内部不揮発性メモリ装置に格納することができる。

ステップＳ５１６において、ホスト１１０は、入出力インターフェース１１４のファイン（ｆｉｎｅ）トレーニング、例えば、インターフェーストレーニングを行うことができる。

ステップＳ５１８において、ホスト１１０は、メモリプール１７０の各メモリユニットに読み出し及び書き込みコマンドを提供することにより、データ入出力テストを行うことができる。

ホスト１１０は、ステップＳ５０２〜Ｓ５１８が完了すれば、前記１つ以上のコントローラから受信した特性データに基づいて複数のメモリユニット１７０のうち、少なくともいずれか１つのメモリユニットを割り当ててデータを格納することができる。

本発明の一実施形態によれば、データ処理システム１００のブーティングの際、ホスト１１０の処理負担が減少し得る。そして、前記１つ以上のコントローラは、メモリユニットのメモリトレーニング結果データを格納することで、既存にメモリシステム１３０のメモリユニットのメモリトレーニングを速く行うことにより、データ処理システム１００のブーティング時間を減らすことができる。

前述したデータ処理システム１００が適用されたサーバシステム、例えば、ラックスケール構造を有するデータ処理システム１０が図６〜図８において説明される。

図６は、データ処理システム１０を示す図である。

図６に示すように、データ処理システム１０は、複数のコンピューティングラック（ｃｏｍｐｕｔｉｎｇ ｒａｃｋｓ、２０）と管理インターフェース（ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｒｆａｃｅ、３０）、そして、これらの間の通信が可能なようにするネットワーク（ｎｅｔｗｏｒｋ、４０）を備えることができる。このようなラックスケール構造を有するデータ処理システム１０は、大容量データ処理のためのデータセンタなどに使用されることができる。

複数のコンピューティングラック２０の各々は、他のコンピューティングラック２０との組み合わせで１つのコンピューティングシステムを実現できる。このようなコンピューティングラック２０等の具体的な構成及び動作についての説明は後述する。

管理インターフェース３０は、ユーザがデータ処理システム１０を調整、運営、または管理できるようにするインタラクティブインターフェース（ｉｎｔｅｒａｃｔｉｖｅ ｉｎｔｅｒｆａｃｅ）を提供できる。管理インターフェース３０は、コンピュータ、マルチプロセッサシステム、サーバ、ラックマウント（ｒａｃｋ−ｍｏｕｎｔ）サーバ、ボード（ｂｏａｒｄ）サーバ、ラップトップ（ｌａｐ−ｔｏｐ）コンピュータ、ノートブックコンピュータ、タブレットコンピュータ、ウェアラブルコンピューティングシステム、ネットワーク機器、ウェブ機器、分散コンピューティングシステム、プロセッサ基盤システム、及び／又は消費者電子機器を備える、任意類型の演算デバイスとして実現されることができる。

一部の実施形態において、管理インターフェース３０は、コンピューティングラック２０により行なわれることができる演算機能や、管理インターフェース３０により行なわれることができるユーザインターフェース機能を有する分散システムにより実現されることができる。他の一部の実施形態において、管理インターフェース３０は、ネットワーク４０を介して分散された多重コンピューティングシステムにより構成され、クラウド（ｃｌｏｕｄ）として動作する仮想サーバ（ｖｉｒｔｕａｌ ｓｅｒｖｅｒ）により実現されることができる。管理インターフェース３０は、プロセッサ、入力／出力サブシステム、メモリ、データストレージデバイス、及び通信回路を備えることができる。

ネットワーク４０は、コンピューティングラックと管理インターフェース３０との間及び／又はコンピューティングラック間でのデータを送受信できる。ネットワーク４０は、適切な数の様々な有線及び／又は有線ネットワークにより実現されることができる。例えば、ネットワーク４０は、有線または無線ＬＡＮ（ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）、ＷＡＮ（ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）セルラネットワーク、及び／又はインターネットのように、公開的にアクセス可能なグローバルネットワーク（ｐｕｂｌｉｃｌｙ−ａｃｃｅｓｓｉｂｌｅ、ｇｌｏｂａｌ ｎｅｔｗｏｒｋ）により実現されるか、これを含むことができる。追加的に、ネットワーク４０は、補助的なコンピュータ、ルータ（ｒｏｕｔｅｒ）、及びスイッチのような適切な数の補助的なネットワークデバイスを備えることができる。また、ネットワーク４０は、ＣＣＩＸ（Ｃａｃｈｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ ａｃｃｅｌｅｒａｔｏｒｓ）及びＧＥＮ−Ｚのようなインターフェース規格によって連結されることができる。

図７は、本発明の実施形態に係るコンピューティングラック構造を概略的に示す図である。

図７に示すように、コンピューティングラック２０は、構成要素等の構造、形態、及び呼称などに制限されるものではないが、様々な形態の構成要素を含むことができる。例えば、コンピューティングラック２０は、複数のドロワ（ｄｒａｗｅｒ）２１〜２９を備えることができる。複数のドロワ２１〜２９の各々は、複数のボード（ｂｏａｒｄ）を備えることができる。

様々な実施形態において、コンピューティングラック２０は、適切な数の演算ボード（ｃｏｍｐｕｔｅ ｂｏａｒｄ）、メモリボード（ｍｅｍｏｒｙ ｂｏａｒｄ）、及び／又は相互接続ボード（ｉｎｔｅｒｃｏｎｎｅｃｔ ｂｏａｒｄ）の組み合わせにより実現されることができる。ここでは、コンピューティングラック２０が複数のボードの組み合わせにより実現されることと定義されているが、これに代えて、ドロワ、モジュール、トレイ、ボード、シャシ、またはユニットなどの様々な名前で実現されることと定義され得ることに留意しなければならない。このようなコンピューティングラック２０の構成要素等は、実現の都合上、機能別に分類及び区別される構造を有することができる。制限されるものではないが、コンピューティングラック２０は、上端から相互接続ボード、演算ボード、メモリボードの順に分類された構造を有することができる。このようなコンピューティングラック２０及びこれにより実現されるコンピューティングシステムは、「ラック−スケールシステム（ｒａｃｋ−ｓｃａｌｅ ｓｙｓｔｅｍ）」または「分類システム（ｄｉｓａｇｇｒｅｇａｔｅｄ ｓｙｓｔｅｍ）」と命名されることができる。

様々な実施形態において、コンピューティングシステムは、１つのコンピューティングラック２０により実現されることができる。これに代えて、コンピューティングシステムは、２個以上のコンピューティングラックに含まれる全ての構成要素により実現されるか、２個以上のコンピューティングラックに含まれる一部構成要素等の組み合わせにより実現されるか、１つのコンピューティングラック２０に含まれる一部構成要素等により実現されることができる。

様々な実施形態において、コンピューティングシステムは、コンピューティングラック２０に含まれる適切な数の演算ボード、メモリボード、及び相互接続ボード（ｉｎｔｅｒｃｏｎｎｅｃｔ ｂｏａｒｄ）の組み合わせにより実現されることができる。例えば、コンピューティングシステム２０Ａは、２個の演算ボード、３個のメモリボード、及び１個の相互接続ボードにより実現されることができる。他の例として、コンピューティングシステム２０Ｂは、３個の演算ボード、２個のメモリボード、及び１個の相互接続ボードにより実現されることができる。さらに他の例として、コンピューティングシステム２０Ｃは、１個の演算ボード、４個のメモリボード、及び１個の相互接続ボードにより実現されることができる。

例えば、図７では、コンピューティングラック２０が適切な数の演算ボード、メモリボード、及び／又は相互接続ボードの組み合わせにより実現される場合を図示しているが、コンピューティングラック２０は、通常のサーバなどで確認されることができる、パワーシステム、冷却システム、入力／出力デバイス等のような追加的な構成要素を含むことができる。

図８は、本発明の実施形態に係るコンピューティングラック２０のブロック構成を示す図である。

図８に示すように、コンピューティングラック２０は、複数の演算ボード（ｃｏｍｐｕｔｅ ｂｏａｒｄｓ、２００）、複数のメモリボード（ｍｅｍｏｒｙ ｂｏａｒｄｓ、４００）、及び相互接続ボード（ｉｎｔｅｒｃｏｎｎｅｃｔ ｂｏａｒｄ、３００）を備えることができる。複数の演算ボード２００は、プールド演算ボード（ｐｏｏｌｅｄ ｃｏｍｐｕｔｅ ｂｏａｒｄｓ）、プールド演算システムなどと呼ばれることができる。同様に、複数のメモリボードは、プールドメモリボード（ｐｏｏｌｅｄ ｍｅｍｏｒｙ ｂｏａｒｄ）、プールドメモリシステムなどと呼ばれることができる。ここでは、コンピューティングシステムが複数のボードの組み合わせにより実現されることと定義されているが、これに代えて、ドロワ、モジュール、トレイ、ボード、シャシ、またはユニットなどの様々な名前で実現されることと定義され得ることに留意しなければならない。

複数の演算ボード２００の各々は、１つまたはそれ以上のプロセッサ、プロセシング／コントロール回路、または中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）のようなプロセシング要素を含むことができる。図１を参照して説明されたホスト１１０は、演算ボード２００に対応することができる。

複数のメモリボード４００の各々は、複数の揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）及び／又は不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）のような様々な形態のメモリを備えることができる。例えば、複数のメモリボード４００の各々は、複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）、メモリカード、ハードディスクドライブ（ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ、ＨＤＤ）、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ、ＳＳＤ）、及び／又はこれらの組み合わせを含むことができる。

図１〜図５を参照して説明されたメモリシステム１３０は、それぞれのメモリボード４００に対応することができる。本発明の一実施形態によれば、各メモリボード４００は、内部に含まれた複数のメモリユニットの特性データを取得して演算ボード２００に提供することができる。各メモリボード４００は、前記特性データに基づいて内部に含まれた複数のメモリユニットの動作モードを設定できる。各メモリボード４００は、内部のコントローラと前記複数のメモリユニットの各々の間のメモリトレーニングを行うことができる。各メモリボード４００は、前記特性データ、動作モード設定データ、及びメモリトレーニング結果データを内部の不揮発性メモリ装置に格納することができる。

演算ボード２００は、相互接続ボード３００のインターフェーストレーニングを完了すれば、前記個別メモリユニットにデータ入出力を行うことができる。例えば、演算ボード２００は、前記特性データに基づいて各メモリボード４００に含まれたメモリユニットのうち、少なくとも１つのメモリユニットを割り当ててデータを格納できる。

本発明の一実施形態によれば、コンピューティングラック２０のブーティング動作の際、演算ボード２００の処理負担が減少し、コンピューティングラック２０のブーティング性能が向上し得る。

複数のメモリボード４００の各々は、演算ボード２００の各々に含まれる１つ以上のプロセシング要素により分割されるか、割り当てられるか、または指定されて使用されることができる。また、複数のメモリボード４００の各々は、演算ボード２００により初期化及び／又は実行され得る１つ以上のオペレーティングシステム（ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ、ＯＳ）を格納できる。

相互接続ボード３００は、演算ボード２００の各々に含まれる１つ以上のプロセシング要素により分割、割当、または指定されて使用されることができる、任意の通信回路、デバイス、またはこれらの組み合わせにより実現されることができる。例えば、相互接続ボード３００は、任意個数のネットワークインターフェースポート、カード、またはスイッチとして実現されることができる。相互接続ボード３００は、通信を実行させるための、１つ以上の有線または有線通信技術等と関連したプロトコルを使用できる。例えば、相互接続ボード３００は、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＱＰＩ（ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ）などのようなプロトコルにしたがって演算ボード２００とメモリボード４００との間の通信を支援できる。その上、相互接続ボード３００は、ＣＣＩＸ（Ｃａｃｈｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ ａｃｃｅｌｅｒａｔｏｒｓ）及びＧＥＮ−Ｚのようなインターフェース規格によって演算ボード２００と連結されることができる。

一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることはもちろんである。したがって、本発明の範囲は、説明された実施形態に限定されて決められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なもの等により決められなければならない。

１１０ ホスト
１３０ メモリシステム
１７０ メモリプール

Claims (12)

1. ホストと、
   複数のメモリユニット及び前記複数のメモリユニットと連結されるコントローラを備えるメモリシステムと、
   を備え、
   前記コントローラは、
   電源が供給されれば、前記複数のメモリユニットのＳＰＤ構成要素（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ ｃｏｍｐｏｎｅｎｔ）から特性データを取得し、前記特性データをホストに提供し、前記特性データに基づいて前記複数のメモリユニットの各々の動作モードを設定し、メモリトレーニングを行うメモリ管理部を備え、
   前記ホストは、
   前記コントローラとインターフェーストレーニングを行うデータ処理システム。
2. 前記コントローラは、
   前記特性データ、前記動作モードを設定することと関連した動作モード設定データ、及び前記メモリトレーニングの結果を表すメモリトレーニング結果データを格納する不揮発性メモリ装置をさらに含む請求項１に記載のデータ処理システム。
3. 前記メモリ管理部は、
   前記複数のメモリユニットのうち、前記不揮発性メモリ装置に格納された特性データと前記対応するＳＰＤ構成要素から取得された特性データとが一致するメモリユニットの前記動作モード設定データ及びトレーニング結果データを前記不揮発性メモリ装置から取得し、前記動作モード設定データに基づいて前記メモリユニットの動作モードを設定し、前記トレーニング結果データに基づいて前記メモリユニットのメモリトレーニングを行う請求項２に記載のデータ処理システム。
4. 前記ホストは、
   前記複数のメモリユニットとのデータ入出力テストをさらに行う請求項１に記載のデータ処理システム。
5. 前記メモリシステムは、
   前記コントローラと前記複数のメモリユニットのそれぞれのＳＰＤ構成要素との間の通信を支援するチップ・ツー・チップインターフェースをさらに備える請求項１に記載のデータ処理システム。
6. 前記メモリ管理部は、
   前記特性データをメモリユニットの種類、前記メモリユニット内部のメモリ装置等の種類、動作タイミング情報、容量情報、及び製造情報をフィールドとして含むテーブルフォーマットで前記ホストに提供する請求項１に記載のデータ処理システム。
7. 複数のメモリユニットと、
   前記複数のメモリユニットと連結されるコントローラを備えるメモリシステムと、
   を備え、
   前記コントローラは、
   電源が供給されれば、前記複数のメモリユニットのＳＰＤ構成要素から特性データを取得し、前記特性データをホストに提供し、前記特性データに基づいて前記複数のメモリユニットの各々の動作モードを設定し、メモリトレーニングを行うメモリ管理部を備えるメモリシステム。
8. 前記コントローラは、
   前記特性データ、前記動作モードを設定することと関連した動作モード設定データ、及び前記メモリトレーニングの結果を表すメモリトレーニング結果データを格納する不揮発性メモリ装置をさらに含む請求項７に記載のメモリシステム。
9. 前記メモリ管理部は、
   前記不揮発性メモリ装置に格納された特性データと前記対応するＳＰＤ構成要素から取得された特性データとが一致するメモリユニットの前記動作モード設定データ及びトレーニング結果データを前記不揮発性メモリ装置から取得し、前記動作モード設定データに基づいて前記メモリユニットの動作モードを設定し、前記トレーニング結果データに基づいて前記メモリユニットのメモリトレーニングを行う請求項８に記載のメモリシステム。
10. 前記コントローラと複数のメモリユニットの各々のＳＰＤ構成要素との間の通信を支援するチップ・ツー・チップインターフェースをさらに備える請求項７に記載のメモリシステム。
11. 前記メモリ管理部は、
    前記特性データをメモリユニットの種類、前記メモリユニット内部に含まれたメモリ装置等の種類、動作タイミング情報、容量情報、及び製造情報をフィールドとして含むテーブルフォーマットで前記ホストに提供する請求項７に記載のメモリシステム。
12. データ処理システムにおいて、
    ホストと、
    メモリプール及び前記メモリプールに連結されたコントローラグループを備えるメモリシステムと、
    を備え、
    前記メモリプールは、複数のメモリグループを備え、各メモリグループは、複数のメモリユニットを備え、複数のメモリユニットの各々は、特性データを格納するためのＳＰＤ構成要素を含み、前記コントローラの各々は、対応するメモリグループに連結され、
    前記コントローラの各々は、メモリ管理部を備え、前記メモリ管理部は、電源が供給されれば、対応するメモリグループのＳＰＤ構成要素から特性データを得るために、前記対応するメモリグループをスキャニングし、
    前記取得された特性データに基づいて前記対応するメモリグループのメモリトレーニングを行い、
    前記特性データ及び前記対応するメモリグループのメモリユニットの前記メモリトレーニングに関連した情報をホストに提供し、
    前記ホストは、前記特性データ及び前記情報に基づいて前記コントローラとインターフェーストレーニングを行い、前記対応するメモリグループのメモリユニットのために、データ入出力テストを行うデータ処理システム。

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