CN1121248A - 非易失性半导体存储装置 - Google Patents

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Abstract

闪烁型非易失性半导体存储器，可在用短时间作区组擦去功能校核的同时实施其它功能区组的校核。通过数字锁存电路70、寻址电路71和输出数据转换电路72把区组译码器3的输出引出到进行单元阵列1数据输入输出的电路9，故不进行区组擦去工作就能检验其是否正常进行，源电压供给电路2以单元区组单位将擦去电压加到由多个单元阵列区组1-8构成的单元源极线上。电路2按区组地址A*O-A*n选择单元源电压供给区组CSC1-CSC8。

Description

非易失性半导体存储装置
本发明涉及非易失性半导体存储装置，特别涉及在对电信号能分批擦除的闪速型非易失性半导体存储装置中适于用短时间测试字组擦除功能的非易失性半导体存储装置。
能进行电的写入、可擦除的非易失性半导体存储器作为闪速型电可擦可编程只读存储器(EEPROM)已是公知技术。在闪速型EEPROM中作存储单元是使用有浮栅的双层结构。在写入数据时将热电子注入浮栅。数据的擦除是通过将高电压供给构成存储单元的MOS晶体的源极来进行。
有上述特性的闪速型EEPROM的存储单元的构造和原理已在例如文献“Intel Flash Memory/28F 256、28F512、28F010、28F020”(Intel公司Engineering Roport ER24 October1991)等中披露。
闪速型EEPROM通常有进行全部芯片擦除功能和进行区组单位擦除功能。而且在擦除操作后。还具有判断存储单元的数据是否完全擦除的校验功能。
图20是表示这种已有的非易失性存储装置的结构方框图，特别例示出有在区组单位中擦除和擦除校验功能的结构。
如图所示，单元阵列1是分成单元阵列区组1-8来构成。字选择线WL1-WLn与单元阵列1连接。字选择线WL1-WLn从行译码器电路6引出。按照行译码器电路6的译码只使字选择线WL1-WLn中的一条触发，用以选择单元阵列1的字线。列门晶体管组7是用以从单元阵列1引出位线。根据来自列译码器电路15的译码信号，选择4位的位线引出。
通过借助列门晶体管组7有选择地引出的位线，进行与单元阵列1相应的数据的写入和读出。数据的写入通过写入负载电路16进行。数据的读出是通过由4个读出放大器部件S/A1-S/A4构成的读出放大器8进行。
输入电路9在进行指令输入和数据输入的同时进行数据输出。指令、数据作为4位的数据输入输出。在输入到输入输出电路9的数据输入Din1-Din4作为数据时，此数据通过写入负载电路16写入单元阵列1。输入到输入输出电路9的数据输入Din1-Din4为指令时，此数据送给指令输入电路12。用读出放大器8读出的单元阵列1的数据作为4位的读出数据D*1-D*4通过输入输出电路9输出到外部。另外，读出数据D*1-D*4也送给校验电路11，芯片和区组擦除时的结果也用于校验。
用以选择单元阵列1中的存储单元的地址Ao-An，通过地址缓冲器电路5输入。地址缓冲器电路5在内部信号C为“L”电平时，将地址A0-An就原样作为地址A*0-A*n输出，在内部信号C为“H”电平时，将计数器电路10的输出，作为地址A*0-A*n输出。
地址A*0-A*n包括列地址A*0-A*3和行地址A*6-A*n。
列地址A*0-A*3中的地址A*0-A*2，通过地址锁存电路4作为地址A*L0-A*L2供给列译码器电路15和区组译码器3。列地址A*0-A*3中的地址A*3直接供给列译码器电路15。
顺便提一下，地址锁存电路4有这样的功能，即内部信号A为“L”电平时，将列地址A*0-A*2就原样作为地址A*L0-A*L2输出，而内部信号A一旦变成“H”电平，就使成为“H”电平时刻的列地址A*0-A*2锁存，作为地址A*L0-A*L2输出。
区组译码器3在内部信号B为“L”电平时，将地址A*L0-A*L2译码，把区组选择信号EA1-8中的任何一个作为“H”电平输出，内部信号B为“H”电平时，将区组选择信号FA1-EA8全部作为“H”电平输出。区组选择信号EA1-EA8送给单元源电压供给电路2的单元源电压供给块CSC1-CSC8，使单元阵列在芯片单元或区组单位擦除。
一方面来自地址缓冲器电路的地址A*0-A*n中的行地址A*6-A*n，通过行译码器电路6译码，通过字选择线WL1-WLn送给单元阵列1。顺便提一下，行译码器电路6在内部信号为“L”电平时进行译码工作，而在内部信号变成“H”电平时，将字选择线WL1-WLn成为全不活动。
而且，地址A*0-A*n中的列地址A*3和作为地址锁存电路4的输出的地址A*L0-A*L2进行组合，输入到列译码器电路15，并在比进行译码，再送给列门晶体管组7。此译码信号通过列门晶体管组7，用以在进行单元阵列1的各地址区组1-8的列选择的同时导出位线。顺便指出，列译码器电路15在内部信号C为“L”电平时进行译码工作，一旦内部信号C变成“H”电平后，就不进行借助列门晶体管组7导出位线。
将在数据擦除时，把擦去用电压，用按区组单位供给构成单元阵列的MOS晶体管源极的单元源极电压供给区组CSC-1-CSC-8连接到各单元阵列区组1-8。单元源电压供给区组CSC1-CSC8一起构成单元源电压供给电路2。单元源电压供给电路2由区组译码器3通过区组选择信号EA1-EA8不对全部单元源电压供给区组CSC1-CSC8进行工作选择，或全部进行工作选择，或者对1个进行工作选择来控制，以控制芯片擦除工作或区组擦除工作。
读出/写入控制电路14通过输入输出电路9控制对单元阵列1的数据读出、写入，同时通过指令电路12，自动擦除控制电路13来控制单元阵列数据的消去。将OE信号、CE信号、外部电压Vpp输入到读出/写入控制电路14。
读出/写入控制电路14在单元阵列1的数据擦除时，通过输入输出电路9输入的指令输入，即，对应数据输入Din1-Din4的状态，将控制信号CME输出到指令输入电路12。指令输入电路12接受控制信号CME，而输出内部信号A或B。自动擦除控制电路13按照来自指令输入电路12的内部信号A、B和来自读出/写入控制电路的信号，输出内部信号C、D，同时控制计数器电路10。
校验电路11在从单元阵列1读出数据的读出放大器8的输出数据D*1-D*4全部为“H”电平时，当单元阵列1的数据消去时，校验用读出放大器读出的单元阵列1的数据消去状况，将其结果作为校验信号VRF送到计数器电路10。校验电路11的工作用来自自动擦除控制电路13的内部信号D控制。
自动擦除控制电路13在擦除工作时，控制计数器电路10，产生要擦除的地址。另一方面，擦除时，输入地址缓冲器电路5中的地址Ao-An成为无效，同时使行译码器电路、列译码器电路15的输出线为不活动，将内部信号C送给它们。同时，伴随着擦除工作，为使单元源电压供给电路2活动，将内部信号C送给它。为使作为校验电路11的输出的校验信号VRF的输出启动，将内部信号D送给它。
图21是表示从图20的构成中选取单元阵列1，读出放大器8、写入负载电路16的部分的电路构成图。如图21中所示，构成单元阵列1的单元阵列区组1-8分别由排列成矩阵状的MOS晶体管构成。用字单元的字选择线WL1-WLn与各晶体管的栅极连接。而各晶体管的源极线在单元阵列区组单位中被汇集共同连接到图20的单元源电压供给电路2的单元源电压供给区组CSC1-CSC8上。
构成单元区组的晶体管的漏极，通过构成列门晶管组7的MOS晶体管20、19，作为位线引出，与读出放大器和写入负载电路16连接。
信号g1-g8从图20的列译码器电路15送给构成列门晶体管组7的晶体管19的栅极上。另一方面，h1、h2从图20的列译码器电路15送给构成列门晶体管组7的晶体管20的栅极上。
在上述这样的结构中，单元阵列1用字选择线WL1-WLn，根据行地址进行字选择，用列门晶体管组7中的晶体管19、20进行列的选择。
根据单元阵列的选择，选择出的位线在数据写入时，写入连接到选择来自写入负载电路16的4位数据输入Din1-Din4的单元阵列。另一方面，在数据读出时，将所选择的单元阵列的数据，接到读出放大器8，作为内部数据D*1-D*4取出使用。
图22是表示图20的行译码器电路6、列译码器电路15的结构的方框图。在此，行地址A*6-A*n作为行地址Ai表示。此处i是6-n。行地址Ai的反相信号作为反相行地址/Ai表示。行地址Ai和反相行地址/Ai全部组合输入到与非门17。另一方面，内部信号10的反相信号通过反相器31输入到与非门17。
与非门17的输入通过MOS晶体管21、反相器电路22连接到字选择线WL1-WL2。晶体管23是反相器电路22的栅极连到外部电压Vpp或电源电压Vcc的负载。外部电压Vpp或电源电压Vcc也送给反相电路22。
一方面列地址A*3和地址A*Lo-A*L2作为列地址Aj表示。这里j是0-3。列地址的反相信号作为反相列地址/Aj表示。列地址Aj反相列地址/Aj全部组合输入到与非门18。另一方面，内部信号C的反相信号输入到与非门18。
与非门18的输出，通过MOS晶体管25和反相器电路24作为信号h1、h2或g1-g8输出。晶体管26是用以将反相器电路24的栅极接到外部电压Vpp或电源电压Vcc的负载。外部电压Vpp或电源电压Vcc也送给反相器电路24。
在写入数据时，在用字选择线WL1-WLn中的字线选择过程中，通过将送给反相器电路22的电压作为外部电压Vpp，而施加12V的高压。另一方面，7V的高压从写入负载电路16加到所选择的位线。结果，通过行译码电路6和列译码电路15将4位的数据写入所选择的存储单元。
在读出数据时，在用字选择线WL1-WLn中的字线选择时，通过将加到反相器电路22的电压作为电源Vcc，施加电源Vcc电压。所选择的位线的数据，用读出放大器8读出，作为内部数据D*1-D*4取出。
图23是表示图20的地址锁存电路4的详细结构的电路图。如图23所示，在此将地址A*0-A*2作为地址A*i表示。其中i是0-2。还把地址A*Lo-A*L2作为地址AL*i表示。地址A*i通过反相器32输入到开关双反相器27。另一方面，内部信号A直接输入或通过反相器33反相输入到开关双反相器27和开关双反相器28。开关双反相器27用内部信号A控制进行开关控制，内部信号A为“L”电平时，使反相器32的输出反相输出，内部信号A为“H”电平时，使输出作为高阻抗。开关双反相器27的输出送给反相器34和开关双反相器28。反相器34的输出通过反相器35反相，作为地址A*i输出。而反相器35的输入即反相器34的输出通过开关双反相器28返回到反相器34的输入。开关双反相器28在其内部信号A为“L”电平时，其输出为高阻抗，内部信号A为“H”电平时，输入反相后输出。也就是说内部信号A为“H”电平时，开关双反相器28和反相器34自己保持工作。顺便指出，反相器34的输出作为反相地址/AL*i输出。
通过上述结构，地址锁存器电路4在内部信号A为“L”电平时，将地址A*i就原样作为地址AL*i和其反相地址/AL*i输出，一旦内部信号A变成“H”电平后，借助开关双反相器28保持内部信号A即将变为“H”电平之前的地址A*i，输出所保持的地址AL*i及其反相地址/AL*i。
图24是表示图20的区组译码器3的结构的方框图。如图24所示，地址AL*i及其反相地址/AL*i将其全部组合输入到与非门29。与非门29的输出与通过反相器36输入的内部信号B一起输入到与非门30，作为区组选择信号EA1-EA8输出。
也就是说，地址AL*i及其反相地址/AL*i用与非门29进行译码。其译码结果通过与非门30输出，该输出在内部信号B为“L”电平时，使启动，顺便说，内部信号B为“H”电平时，区组选择信号EA1-EA8全部固定在“H”电平。图25是表示构成单元源电压供给电路2的单元源电压供给区组CSC1-CSC8中的一个的结构的电路图。在图25中，区组选择信号EA1-EA8作为区组选择信号EAi(i＝1-8)与内部信号C一起输入到与非门37。与非门37的输出，在输入到晶体管38、45的栅极的同时输入到反相器42。反相器42的输出连接到晶体管39的栅极。晶体管38的漏极连接到其源极连接到外部电压Vpp的晶体管40的漏极，和其源接连接到外部电压Vpp的晶体管41的栅极。晶体管39的漏极连接到晶体管40的栅极和晶体管41的漏极。晶体管41的漏极连接到与晶体管45的漏极连接的晶体管44的栅极。晶体管44的源极与将15V的UHF输入到栅极，将外部电压Vpp连接到漏极的晶体管43的源极连接。
这里，区组信号EAi和内部信号C都不成为“H”电平时，与非门37的输出成为“H”电平，反相器42的输出成为“L”电平。结果，晶体管38、45导通，晶体管39关断。一旦晶体管38导通，晶体管41就导通，由于外部电压Vpp加到晶体管44的栅极，晶体管44导通，从单元源电压供给区组CSCi送给单元阵列区组i的单元源极线的电压变成零。再由于晶体管41的漏极电压也送给晶体管40，晶体管40为关断状态。
区组选择信号EAi与内部信号C都为“H”电平时，与非门37的输出为“L”电平，反相器42的输出为“H”电平。结果，晶体管38、45关断，晶体管39导通。一旦晶体管38关断，晶体管39导通，则晶体管41关断，晶体管40导通。晶体管40导通后，由于晶体管44的栅极处于“L”电平，晶体管44导通。结果，由晶体管43的源极通过晶体管44，在晶体管44的漏极输出外部电压Vpp。所以，由单元源电压供给区组CSCi送给单元阵列区组i的单元源极线的电压成为作为外部电压Vpp，即擦除用的15V的高电压。
图26是表示图20的指令输入电路12的结构的方框图。如图26所示，输入数据输入Din1-Din4的与非门46的输出通过直接和通过反相器51供给控制信号CME的开关门47、48、49、50输入内部信号A。顺便指出，开关门48、50的各输入连接栅极输入复位信号RST的晶体管66。晶体管66的漏极通过反相器52、53的串联电路连接到开关门49的输入，同时通过反相器54、55的串联电路连接到晶体管50的输出侧。
通过如上系统，当数据输入Din1-Din4的全部位为1即指令数据“F”时，变成输出内部信号A。
使数据输入Din1通过反相器68反相后输入，同时使数据Din2-Din4原样不反相输入的与非门56的输出，通过直接和通过反相器61供给控制信号CME的开关门57、58、59、60输出内部信号B。顺便指出，开关门58、60的各输入连接到栅极输入复位信号RST的晶体管67。晶体管67的漏极通过反相器62、63的串联电路，连接到开关门59的输入，同时通过反相器64、65的串联电路连接到晶体管60的输出侧。
通过上述系统，在数据输入Din1为“0”，数据输入Din2-Din4为1，即指令数据“E”时，成为输出内部信号B。
顺便指出，与指令数据“F”对应的内部信号A与区组擦除模式对应，与指令数据“E”对应的内部信号B与芯片擦除模式对应。
图27是表示图20的校验电路11的结构的方框图。如图27所示，与非门69、70相应于内部数据D*1-D*4，构成全部“1”校验电路，在输入到反相器72的内部信号D为“1”时，将或非电路71的输入全部作为0，将校验信号VRF作为“1”信号输出。
下面将按上述这样的图20-图27的结构对其工作进行说明。
用以存取单元阵列1的地址Ao-An，由外部送给地址缓冲器电路5。通常工作时，即未输出内部信号C时，此地址Ao-An作为地址A*0-A*n取回到内部。
地址Ao-An中的列地址A*o-A*3中的地址A*0-A*2送给地址锁存电路4，在通常工作时，由于不输出内部信号A，就原样作为地址A*L0-A*L2输出。
此地址AL*0-AL*2送给区组译码器3，如果不输出内部内号B，就这样译码，作为区组选择信号EA1-EA8送给单元源电压供给电路2。然而在通常的工作中，由于不输出内部信号C，单元源电压供给电路2的工作被闭锁。
地址A*0-A*n中的行地址A*6-A*n送给行译码器电路6。在通常工作中，由于不输出内部信号C，该地址就这样译码，作为行选择信号通过字选择线WL1-WLn送给单元阵列1。结果，从单元阵列1中选择出被选择的字码。
地址A*0-A*rn的列地址A*0-A*3，对列地址A*3来说是直接，对地址A*0-A*2来说是通过地址锁存器电路4，作为地址A*L0-A*L2送给列译码器电路15。在通常工作中，由于不输出内部信号C，此地址就原样译码，作为列选择信号送给列门晶体管组7。结果，选择单元1中所选择的字线中的4位部分的位线连接到读出放大器8和写入负载电路16。
如上所述，选择单元阵列1中特定的单元，通过位线连接到读出放大器8和写入负载电路16，与此单元相应的数据的写入，则通过写入负载电路16进行，数据的读出通过读出放大器8进行。
首先，作为数据的写入是把送给输入输出电路9的数据输入，作为数据输入Din1-Din4送给写入负载电路16，使所选择的位线活动，将数据输入Din1-Din4写入单元阵列1的选择单元。
与单元阵列1的所选择的单元连接的位线的状态，通过读出放大器8读出，作为数据D*1-D*4送给输入输出电路9，作为数据输出引向外部。
以上的数据写入或读出用写入/读出控制电路14控制。
在上述这样的非易失性半导体存储装置中，擦除单元阵列1的数据时，能选择芯片擦除模式或区组擦除模式。
首先，对最初擦除芯片的全位的情况，按照图28的程序流程图和图29的定时图进行说明。顺便地说，在图29中，各字符分别代表：(a)-外部电压Vpp、(b)-外部OE信号、(c)-控制信号CME、(d)外部CE信号、(e)输入数据Din1-Din4作为指令输入的定时、(f)-数据输入Din1-Din4的状态、(g)-内部信号A、(h)-内部信号B、(i)-内部信号C、(j)-内部信号D、(k)-校验信号VRE、(1)-地址A*0、(m)-地址A*1、(n)-地址A*n、(o)-字选择线WL1、(p)-字选择线WLn、(q)-列译码信号g1、(r)-列译码信号g2、(s)-列译码信号g8、(t)-列译码信号h1、(u)-列译码信号h2、(V)-单元阵列1的全部单元源极线的电压。
首先，在t1时刻如图29(a)所示到达12.5V开始，同时，如(b)所示外部OE信号成为“H”电平。结果，如(c)所示，来自读出/写入控制电路14的控制信号CME也成为“H”电平。接着，如(e)所示将指令数据送入来自输入输出电路9的数据输入Din1-Din4。芯片擦除时，如(f)所示，此指令数据是“E”。
作为处理顺序，在步骤S1成为指令数据“E”的输入，从此时刻移行到步骤S2，擦除开始。
接着，如图29(d)所示，外部CE信号作为负信号输入。在t2时刻，外部CE信号一开始，在指令输入电路12中指令数据“E”被锁存。来自指令输入电路12的内部信号B、C如(h)(i)所示，成为“H”电平，擦除期间开始。这时来自区组译码器3的区组选择线EA1-8，按照内部信号B，全部成为“H”电平。同时，在步骤S3通过自动擦除控制电路13，设置计数器电路10。
结果，在步骤S4中，内部地址A*0-A*n成为0，行译码器电路6和列译码器电路7也按照内部信号C，其输出成为非选择状态。
又，按照内部信号C，通过单元源电路供给电路2，由于在单元阵列1的全部单元源极线上如图29(V)所示加上12V电压，在步骤5实施单元阵列1的全部单元阵列区组1-8的擦除。这时的擦除期间如(i)所示约为10ms。在擦除时，由于单元阵列1的单元阵列区组1-8的全部区组的单元源极线电位因外部电压Vpp变成为12V，电子从浮置栅极被拉到源极，进行单元的擦除。
在t3时刻擦除期间结束后，如图29(i)所示内部信号C回到“L”电平，如(j)所示，内部信号D成为“H”电平，进入校验期间。这期间在步骤6，来自单元源电压供给电路2的单元源电压成为零，擦除停止。
在校验期间，用计数器电路10一边使内部地址A*0-A*n前进，一边进行步骤S7的校验和步骤S8的数据校核。地址A*0-A*n如图29(l)、(m)、(n)所示，从芯片的最初地址顺次推进。结果，字选择线WL1-WLn像(o)、(p)所示那样变化，列译码信号g1-g8、h1、h2像(q)、(r)、(s)、(t)、(u)所示那样顺次变化。对应以上这样的地址变化，读出单元阵列1的各单元阵列的数据，在擦除完全进行完了后，通过读出放大器8读出的数据D*1-D*4全都是“1”。也就是说，如擦除完全进行完了。如(k)所示，从校验电路11输出校验信号VRF。此校验信号VRF加到计数器电路10。在此，如最终计数器电路的读数没有的话，从步骤10移行到步骤9，计数器电路10的读数值增长，前进一个地址。结果，下面地址的数据通过读出放大器读出，即使对此数据也进行校验。
在步骤8中的校核结果，一旦擦除不充分就不从校验电路11输出校验信号VRF。这时，返回到步骤5，重新再做擦除。这在t4时刻如图29(j)、(i)所示，通过使内部信号D成为“L”电平使内部信号C成为“H”电平来进行。在工作中，完全与t2时刻以下的工作相同。
在t5时刻再擦除期间结束后，再次进入校验期间，校核擦除是否从最初就完全实施并改正。校核的结果，如擦除不完全时回到步骤5，重新进行再擦除和再校验。校验的结果，擦除完全实施，在步骤10确认地址最终号码出现后，判断全芯片的擦除结束，芯片擦除工作结束。
顺便指示，在校验期间，尽可能使擦除可靠地实施，地址前进的间隔约为2μs。
也就是说，如果用此芯片擦除法实行全位的擦除，使前进2μs的地址的工作重复106次，将10ms的擦除重复100次，假定要将3μs的校验结果判定重复100次，全部需要3秒的时间。
下面对于在单元阵列区组1-8擦除单元阵列1的情况，按照图30的程序流程图和图31的定时图进行说明。顺便地说在图31中各字符分别代表：(a)-外部电压Vpp、(b)-外部OE信号、(c)-控制信号CME、(d)-外部CE信号、(e)-数据输入Din1-Din4作为指令输入的标记时间、(f)-区组的地址AL*0-AL*2、(g)-数据输入Din1-Din4的状态、(h)-内部信号A、(i)-内部信号B、(j)-地址AL*0、反相地址/AL*1、反相地址/AL*2的状态变化、(k)-反相地址/AL*0、地址AL*1、地址AL*2的状态变化、(l)-区组选择线EA2的状态、(m)-区组选择线EA1、EA2-EA8的状态、(n)-内部信号C、(o)-内部信号D、(p)-校验信号VRF、(q)-地址A*o、(r)-地址A*1、(s)-地址A*n、(t)-字选择线WL1、(u)-字选择线WL2、(v)-字选择线WLn、(w)-列译码信号h1、(x)-列译码信号h2、(y)-列译码信号g2、(z)-列译码信号g1、g3-g8、(x)-单元阵列1的单元阵列区组2的单元源极线的电压、(y)-单元阵列1的单元区组1、3-8的单元源极线的电压。
首先，在t1时刻，如图31(a)所示，外部电压Vpp达到12.5V开始，同时如(b)所示外部OE信号成为“H”电平。结果，来自读出/写入控制电路的控制信号CME也如(C)所示成为“H”电平。
接着，作为来自输入输出电路9的数据输入Din1-Din4如图31(e)所示，送入指令数据。在区组擦去场合此指令数据是“F”。
与指令数据“F”的输入组合，如图31(f)所示，输入地址Ao-An的地址A0-A2作为区组地址A*0-A*2送入地址锁存电路4。
随后，如图31(d)所示，外部CE信号作为负信号输入。在t2时刻中外部CE信号开始加入后移行到步骤S2的处理。在此时，地址锁存电路4锁存区组地址A*0-A*2。已锁存的区组地址AL*0-AL*2用区组译码器3译码，从区组选择线EA1-EA8中选择1条线。结果，选择单元源电压供给电路2的单元源电压供给区组CSC1-CSC8中的1个来擦去。在此例中如(j)、(k)所示，区组地址AL*0是“1”，区组地址A*1、A*2成为“0”。然而作为区组译码器3的输出区组选择线EA1-8如(1)所示，区组选择线EA2为活动的、如(m)所示区组选择线EA1、EA3-EA8为不活动的。
在t2时刻，同时使指令数据“F”锁存到指令输入电路12后，来自指令输入电路12的内部信号A、C如图31(h)、(n)所示，成为“H”电平。从此时开始在步骤S3开始的擦去。
在下面的步骤S4中，通过自动擦去控制电路设置计数器电路10。结果，在步骤S5中为图31(g)、(r)、(s)所示，内部地址A*3-A*n成为0，行译码器电路6和列译码器电路15，由于内部信号C，其输出也成为非选择状态。
移行到步骤S6后，根据内部信号C，如(X)所示，12V加到第二区组的单元源极线上，所说的第二区组也就是在单元源电压供给电路2的单元源电源供给区组CSC1-CSC8中用区组选择线EA1-EA8所选择的区组，在此例中是单元源电压供给区组CSC2，与单元阵列1的单元阵列区组1-8中对应的一个，如(Y)所示，在其他单元阵列区组1-8上不加擦去电压。结果只在单元阵列区组1-8中的一个区组实施擦去。这时的擦去期间是约10ms。
在t3时刻擦去期间结束后，如图31(n)所示，内部信号C返回到“L”电平，如(D)所示，内部信号D成为“H”电平，进入校验期间。这时，在步骤S7如(X)所示，来自单元源电压供给电路2的单元源电压供给区组SCC2的单元源电压也成为零，擦去结束。
在校验期间，一边借助计数器电路10使内部地址A*3-A*n前进，一边读出所选择的区组数据，进行步骤8的校验和步骤10的数据校核。这时，如图31中的(q)、(r)、(s)所示，使地址A*3-A*n增加，字选择线WL1-WLn如(t)、(u)、(v)所示那样变化，列选择信号h1、h2如(w)、(x)所示那样变化。顺便指出，地址A*0-A*2由于区组地址AL*0是“1”，区组地址A*1、A*2为“0”，所以列译码信号g2如(y)所示成为“H”电平，列译码信号g1、g3-g8如(z)所示，照旧是“L”电平。在各地址中擦去完全进行后，由于通过读出放大器8读出的数据D*1-D*4全部是“1”，如(p)所示，由校验电路11输出校验信号VRF。此校验信号VRF送给计数器电路10。这里，最终如没有计数器电路10的地址，从步骤11移行到步骤9，使计数器电路10的计数值增加，前进一个地址。结果，下面的地址数据通过读出放大器8读出，对于此数据也在步骤S8进行校验。
在步骤S8中的数据校核结果。如擦去不充分，则不从校验电路11输出校验信号VRF。这时，回到步骤S6，重新进行擦去。这在t4时刻如图31(0)所示，通过将内部信号D作为“L”电平，如(n)所示，将内部信号C作为“H”电平来进行。至于操作，与时刻t2以后的操作完全相同。
在t5时刻再擦去期间结束后，进入再校验期间，从区组的起始地址开始校核擦去是否完全实施。而在步骤S10、确认出现该区组的地址最终编号后，操作结束。
顺便指出，在校验期间只要确实实施了擦去，使地址前进的间隔约为2μs。
也就是说，如用此区组擦去实行对象区组的全部位擦去，将使地址前进2μs的操作重复1.28×105次，10ms的擦去重复进行100次，假定3μs的校验结果，判断重复进行了100次，则全部约需1.25秒的时间。
历来的非易失性半导体存储装置如以上那样由于能实施分别选择芯片擦去和区组擦去这样来构成，进行芯片检验时，对有关各个功能有必要进行校核。然而关于区组擦去，一个区组的擦去校核，在上述例中约需1.25秒的时间。但为了进行全芯片的擦去校核，就有必要实施全部区组的校核，即在上述例中对8个区组全部进行校核。在上述例中变成约10秒。这作为半导体的校核过程是比较长的时间，鉴于将来存储器的大容量化，成为不能忽视的时间。这是因为迄今以来从存储器芯片的成本降低等观点看，强烈要求缩短区组擦去功能的确认检验作业的时间。
鉴于上述情况，本发明的目的是提供一种能在短时间内实施存储装置的区组擦去功能的校核的非易失性半导体存储装置。
本发明的第一种非易失性半导体存储装置由所配置的以下各部分构成的：
—有多个单位区组的单元阵列，所说的各单位区组的单元阵列是把许多由有源极、漏极、控制栅极及用以进行电子的注入/引出的浮置栅极的晶体管组成的非易失性存储单元大体排成矩阵；
—一译码器装置，它为了把上述存储单元阵列中的上述多个单元区组单元阵列中的规定的信息作为擦去对象，将所输入的区组选择地址译码，从上述多个单位区组单元阵列中选择1个输出信号输出；
—设定装置，为将上述多个单元区组单元阵列全体作为擦去对象，将来自上述译码器装置的上述输出信号作为选择上述多个单位区组单元阵列全体的信号；
—能将上述译码器装置的上述输出信号输出到外部的输出装置。
本发明的第二种非易失性半导体存储装置由所配置的以下各部分构成：
—存储单元阵列，它有多个单位区组单元阵列，所说的多单元区组单元阵列把许多由有源板、漏极、控制栅极及用以进行电子的注入/引出的浮置栅极的晶体管组成的非易失性存储单元大体排列成矩阵，沿上述存储单元的各列方向排列的晶体管的各漏极与对应该列的各位线连接；
一译码器装置，它为把上述存储单元阵列中的上述多个单位区组单元阵列中的规定的信息作为擦去对象，将所输入的区组选择地址译码，选择上述多个单位区组单元阵列中的一个输出信号，作为选择单位区组单元阵列的输出信号输出；
一源电压供给装置，它响应上述译码器的输出信号，向上述选择单位区组单元阵列中的多个上述存储单元的上述源极供给规定的电压；
一读出装置，它检出上述选择单位区组单元阵列内的上述位线的电位，检出是否已将上述规定电压供给上述选择单位区组单元阵列内的上述存储单元的上述源极。
本发明的第三种非易失性半导体存储装置由所配置的以下各部分构成：
一存储单元阵列，它有多个单位区组单元阵列，所说的各单位区组单元阵列是将许多由有源极、漏极、控制栅极及用以进行电子注入/引出的浮置栅极的晶体管组成的非易失性存储单元大体排成矩阵；
一译码器装置，它为将上述存储单元阵列中的上述多个单位区组单元阵列中的规定信息作为擦去对象，将所输入的区组选择地址译码，选择上述多个单位区组单元陈列中的一个的输出信号作为选择单位区组单元阵列输出信号而输出。
一设定装置，为将上述多个单位区组单元阵列的全体作为擦去对象，将来自上述译码器装置的上述输出信号作为选择上述多个单位区组单元阵列全体的信号；
一检验装置，它有检验全部单位区组单元阵列中的全部上述存储单元是否正常擦去全部位的擦去检验功能，和检验上述译码器装置是否能选择上述各单位区组单元阵列的译码器装置检验功能。
译码器装置译码区组选择地址，输出用以选择1个单位区组单元阵列的输出信号。而有时此输出信号通过设定装置强制地转换成用以选择全部单位区组单元阵列的信号。这些输出信号通过输出装置向外部输出。所以从这些输出信号的内容能了解译码器装置工作是否正常。
用来自译码器装置的输出信号选择规定单位区组单元地址。在此所选择的规定的单位区组单元阵列中，从源电压供给装置将规定的源电压供给存储单元的源极。用读出装置，通过检测位线的电位，判断是否适当地供给了规定的源电压。也就是说，判断源电压供给装置是否正常地工作。
用检验装置进行全位擦去检验和区组译码器装置的试验。为了解到能全位擦去而且译码器装置能适当地选择各单位区组单元阵列，则可知也能适当地进行单位区组单元阵列中每个的擦去。
下面将参照附图说明本发明的实施例。
图1是本发明实施例1的非易失性半导体存储装置的方框图。
图2是图1的装置中指令输入电路的部分电路的结构图。
图3是图1装置中的数据锁存电路方框图。
图4是图1装置中寻址电路的方框图。
图5是图1装置中输出数据转换电路的方框图。
图6是表示实施例1的非易失性半导器存储装置的器体检验与已有的芯片中器件检验相比较的说明图。
图7是本发明的实施例2的非易失性半导体存储装置的方框图。
图8是图7装置的单元源电压供给电路构成的电路图。
图9是说明根据图8结构的工作模式图表。
图10是图7装置的5V/12V转换电路的电路图。
图11是图7装置的恒压发生电路的电路图。
图12是图7装置的检验控制信号发生电路的电路图。
图13是图7装置中的读出放大器的区组1部分的电路图。
图14是用以说明图7结构的定时图。
图15是本发明实施例3的非易失性半导体存储装置的电路结构图。
图16是与图15的电路连接的源极电位检测电路的电路结构图。
图17是图16的源极电位检测电路的连接说明图。
图18是说明图16的源极电位检测电路的输出处理的方框图。
图19是适用于实施例3的地址锁存电路的电路图。
图20是已有的非易失性半导体存储装置的方框图。
图21是表示图20装置中选出的单元阵列、读出放大器、写入负载电路的部分的电路结构图。
图22是表示图20的行译码器电路、列译码器电路的结构的方框图。
图23是表示图20的地址锁存电路的详细结构的方框图。
图24是表示图20的区组译码器的结构的方框图。
图25是图20的单元源电压供给电路1区组部分的电路图。
图26是表示图20的指令输入电路结构的方框图。
图27是表示图20的校验电路结构的方框图。
图28是说明芯片擦去模式的工作的程序图。
图29是说明芯片擦去模式工作的定时图。
图30是说明区组擦去模式工作的流程图。
图31是说明区组擦去模式工作的定时图。
图1是本发明实施例1的非易失性半导体存储装置的方框图。如图1所示，数据锁存电路70根据由指令输入电路12输出的内部信号T，锁存区组译码器3的区组选择线EA1-EA8，作为选择锁存信号EB1-EB8输出。寻址电路71被输入选择锁存信号EB1-EB8和地址A*0，输出寻址信号EC1-EC4。输出数据转换电路72设置在读出放大器8和输入输出电路9之间，它有这样的功能，即将来自读出放大器8的内部数据D*1-D*4和来自寻址电路71的寻址信号EC1-EC4，根据来自输入指令电路12的内部信号T转换，作为输出数据Dout1-Dout4输出到输入输出电路9。顺便指出，内部信号T作为从指令信号电路12来的指示检验模式的信号输出。其它结构与图20相同。所以在图1中与图20相同的部分使用同一符号不再说明。
图2是图1装置中的指令输入电路12的部分电路结构图、如图2所示，来自输入输出电路9的数据输入Din1-Din4中的数据输入Din1、Din2分别通过反相器73、74输入到与非门75，数据输入Din3、Din4就这样输入到与非门75。也就是说输入输出电路9通过与非门75，判定数据输入Din1-Din4的指令数据“C”。顺便指出，指令数据“C”是用以指示区组检验的信号。与非门75的输出通过开关门77、78、79、80作为内部信号T输出，控制信号CME直接和通过反相器76供给开关门77、78、79、80。顺便指出，使复位信号RST栅极输入的晶体管85连接到开关门78、80的输入。开关门78的输入，通过反相器81、82的串联电路连接到其输出，开关门80的输入，通过反相器83、84的串联电路连接到其输出。结果，内部信号T根据控制信号CME判断指令数据“C”后输出，用复位信号RST强制地使输出停止。
图3是表示在图1装置中的数据锁存电路70的结构的方框图。如图3所示，区组选择线EA1-EA8分别连接到锁存区组LC1-LC8中的或非门85侧，所说的锁存区组LC1-LC8是由或非门85、86交叉连接构成。另一方面，内部信号T输入到锁存区组LC1-LC8中的或非门86。作为锁存区组LC1-LC8中的或非门86的输出，输出选择锁存信号EB1-EB8。
通过以上这样的结构，数据锁存电路70根据内部信号T，锁存区组选择线EA1-EA8，作为选择锁存信号EB1-8输出。
图4是表示图1的装置中的寻址电路71的结构的方框图。如图4所示，选择锁存信号EB5、EB2、EB6、EB4、EB8分别输入开关门87-92。开关门87、88构成开关区组SB1，开关门89、90构成开关区组SB2，开关门91、92构成开关区组SB4。地址A*0作为控制信号直接和通过反相器93输入到开关门87-92。开关区组SB1-SB4的输出作为寻址信号EC1-EC4输出。
根据以上这样的结构，地址A*0为“0”时，开关门87、89、91导通，选择锁存信号EB1-EB4被选择，作为寻址信号EC1-EC4输出，地址A*0为“1”时，开关门88、90、92导通，选择锁存信号EB5-EB8被选择，作为寻址信号EC1-EC4输出。
图5是表示图1装置中的输出数据转换电路72的结构的方块图。如图5所示，内部数据D*1-D*4分别输入到开关门93、95、97。另一方面，寻址信号EC1-EC4分别输入到开关门94、96、98。开关门9 3、94构成开关区组SBB1，开关门9 5、96构成开关区组SBB2，开关门97、98构成开关区组SBB4。作为控制信号，内部信号T直接和通过反相器99输入到开关门93-98。开关区组SBB1-SBB4的输出，作为输出数据Dout1-Dout4输出。
根据以上这样的结构，内部信号T为“0”时，开关门93、95、97导通，选择内部数据D*1-D*4，作为输出数据Dout1-Dout4输出，内部信号T为“1”时，导关门94、96、98导通，选择寻址信号EC1-EC4作为输出数据Dout1-Dout4输出。
下面对上述这样结构的工作进行说明。
在芯片擦除工作时，输入指令数据“E”，由于不输入指令数据“C”，从指令输入电路12输出内部信号B，而不输出内部信号T，因而进行与以往的结构场合完全相同的工作。在此不再进行详细的工作说明。
在区组擦去工作时，也输入指令数据“F”，由于不输入内部信号C，从指令输入电路12输出内部信号A，而不输出内部信号T，因而进行与已知的结构场合完全相同的工作，所以在此不再进行详细的工作说明。
在此对与指令数据“C”对应的区组译码器检验进行说明。现在，与输入到读出/输入控制电路14的外部CE信号增加相对应，数据输入Din1-Din4作为指令加进指令输入电路12并被锁定。这时，数据输入Din1-Din4与指令数据“C”对应。结果，内部信号T成为“H”电平，芯片内部的模式转换为检验模式。
根据内部信号T，将区组译码器3的输出的区组选择线EA1-EA8的状态锁存在数据锁存电路70中，作为8位的选择锁存信号EB1-EB8输出到寻址电路71。
寻址电路71把选择锁存信号EB1-EB8按照内部地址A*0的状态，选择4位部分。也就是说，内部地址A*0为“0”时，选择选择锁存信号EB1-EB4作为寻址信号EC1-EC4输出，内部地址A*0为“1”时，选择选择锁存信号EB5-EB8作为寻址信号EC1-EC4输出。
芯片为检验模式时，被输入寻址信号EC1-EC4的输出数据转换电路72，在内部数据D*1-D*4和寻址信号EC1-EC4中，由于选择寻址信号EC1-EC4，寻址信号EC1-EC4作为输出数据Dout1-Dout4，输出到输入输出电路9，输入输出电路9使之放大，作为数据输出，输出到外部。
通过上述这样的工作，实际上即使不进行区组擦去工作，也能检验参与区组擦去的地址锁存电路4、区组译码器3功能是否正常。
首先，使与地址Ao-An中的地址Ao对应的引线处于“L”电平，将表示规定的区组地址的地址A1-A2从外部输入。然后，由外部将指示区组译码器检验的指令数据“C”从外部输入，把外部CE信号作为规定期间“L”电平输入。结果，芯片内部成为检验模式，作为区组译码器3的输出信号的区组选择线EA1-EA8中的区组选择线EA1-EA4，经数据锁存电路70、寻址电路71、输出数据转换电路72，从输入输出电路9输出到外部。从而，能通过使地址A1-A2的内部与输入输出电路9的内容对照，校核地址锁存电路4、区组译码器3的工作是否正常。
随后，使于地址Ao-An中的地址Ao对应的引线处于“H”电平，将表示规定的区组地址的地址A1-A2从外部输入。然后，由外部将指示区组译码器检验的指令数据“C”从外部输入，将外部CE信号作为规定期间“L”电平输入。结果，芯片内部成为检验模式，将区组译码器3的输出信号的区组选择线EA1-EA8中的区组选择线EA5-EA8，经数据锁存电路70、寻址电路71、输出数据转换电路72，从输入输出电路9输出到外部。因而通过将地址A1-A2的内容与输入输出电路9的内容对照，能校核地址锁存电路4、区组译码器3的工作是否正常。
一边使地址A0-A2顺次前进一边实行以上这样的工作，实际上即使不实行区组擦去，也能进行地址锁存电路4和区组译码器3工作的校核。另一方面对于单元源电压供给电路2的工作、单元阵列1的擦去工作，在芯片擦去检验时，由于能实施工作检验，如地址锁存电路4和区组译码器3的工作没有问题，就成为能进区组擦去。还有，对于确认与区组擦去有关的自动擦去控制电路13、指令输入电路12、校验电路11，计数器电路10的工作，由于如只对至少1区组部分进行检验，能复盖全部模式，不进行全部区组擦去，区组擦去工作的检验也变得足够。
图6用以表示使根据本实施例的非易失性半导体存储装置的器件检验与已有芯片中的器件检验相比较，(a)是已有的检验，(b)是本实施例的检验。
如同图(a)所示，以往在检验开始后，实施约3秒期间的全位擦去，接着实施约10m秒时间的检验图形写入检验，然后通过区组擦去实施约10秒时间的再擦去，合计约需23秒。
与此相对照，同图(b)示出本实施例的情况，在检验开始后实施约3秒时间的全位擦去检测，由于随后只要实施10微秒的区组译码器检验就能使全部检验结束，检验时间约为(a)的1/8，能大幅度缩短。
顺便指出，图6的情况是例示出在以往的非易失性半导体存储装置中的结构，容量的一个例子，由于存储容量，此检验时间的差会变得更大。
图7是本发明的实施例2的非易失性半导体存储装置的方框图。如图7中所示，检验控制信号发生电路100输入内部信号C、T和地址A0，输出检验控制信号C1、作为检验控制信号C1的反相信号的检验控制信号/C1、检验控制信号T1和作为试验控制信号T1的反相信号的检验控制信号/T1。 5V/12V转换电路101根据内部信号C选择5V或12V电压，作为电压信号SW送给单元源电路供给电路2。恒压发生电路102被输入检验控制信号T1、检验控制信号/T1，产生2V的恒压，输出给单元源电压供给电路2。图7的结构与图1的结构的不同点，当然是去掉了数据锁存电路70、寻址电路71、输出数据转换电路72，增加了检验控制信号发生电路100、5V/12V转换电路101、恒压发生电路102、而且，地址锁存电路4、单元源电压供给电路2和指令输入电路12的结构也变得不同。
图8是表示图7装置中的单元源电压供给电路2的结构的电路图，是表示构成单元源电压供给电路2的单元源电压供给区组SC1-8中的一个的结构的电路图。如图8中所示，内部信号C、T和作为指示数据写入信号的内部信号P输入到或非门103。或非门103的输出用反相器104反相，与作为区组选择信号EA1-8的区组选择信号EAi一起输入到与非门104。一方面，内部信号T、P输入到或非门105。或非门105的输出通过反相器106与与非门104的输出一起输入到与非门107。另一方面，内部信号P输入到加有与非门104的输出的或非门108。与非门107的输出用反相器109反相。反相器109的输出用反相器110反相，与内部信号T一起输入到或非门111。或非门108、111的各输出送给或非门112。又一方面，或非门108的输出用反相器113反相。反相器113的输出，输入到晶体管38的栅极。或非门108的输出，输入到晶体管39的栅极。或非门112的输出，输入到晶体管45的栅极。反相器109的输出，输入到晶体管114的栅极。顺便指出，晶体管114的漏极与单元区组i的单元源极线连接，源极连接到2V的恒压。其它的连接与图25的结构相同，只是用来自5V/12V转换电路101的电压信号SW代替连接到晶体管40、41、43各源极的外部电压Vpp。
在图8的结构中，将接到晶体管39的栅极的节点作为节点G，接到晶体管45栅极的节点作为节点H，接到晶体管114栅极的节点作为节点I。
在此，按照图9的图表对图8装置的工作进行说明。在图9中，模式分为：指令数据“C”为“H”电平时的擦去模式、内部信号P为“H”电平时的写入模式、读出模式、内部信号T为“H”电平的区组检验模式。此外，选择和非选择表示选择此单元源电压供给区组CSC1-CSC8是在选择状态，还是在非选择状态。此外，对于各节点G、H、I的状态，“H”电平时用“1”表示、“L”电平时用“0”表示。所示对于各个状态示出单元源极线的电压。
内部信号C为“H”电平，即在擦去模式场合，选择单元源电压供给区组CSC1-CSC8的场合，节点G是“H”电平，节点H、I是“L”电平。这时，单元源极线成为12V。另一方面单元源电压供给区组CSC1-CSC8，在非选择场合，节点G、I为“L”电平，节点H为“H”电平，单元源极线成为OV。
一方面，内部信号P为“H”电平，即在写入模式的场合，选择单元源电压供给区组CSC1-CSC8的场合，节点G、I为“L”电平，节点H为“H”电平，单元源极线为OV。另一方面单元源电压供给区组CSC1-CSC8为非选择，节点G、H为“L”电平，节点I是“H”电平、单元源极线为2V。
而在读出模式时，单元源电压供给区组CSC1-CSC8无论在选择或非选择状态、节点G、I都是“L”电平、节点H是“H”电平、单元源极线是0V。
而且内部信号T为“H”电平。即在区组检验模式的场合、选择单元源电压供给区组CSC1-CSC8的场合，由于节点G为“H”电平、节点H、I为“L”电平、单元源板线为3V(5V-2V)。另一方面，单元源电压供给区组CSC1-CSC8为非选择时，由于节点G为“L”电平、节点H、I为“H”电平、所以单元源极线的电压为2V或0V。
图10是表示产生电压信号SW的5V/12V转换电路101的结构的电路图。如图10中所示，内部信号C输入到反相器115、116和晶体管117的栅极。晶体管117的源极接地，漏极与晶体管118的漏极和晶体管119的栅极连接。反相器116的输出与晶体管120的栅极连接。晶体管120的源极接地，漏极与晶体管118的栅极和晶体管119的漏极连接。晶体管118、119的源极与电源UHE连接，晶体管118的栅极，晶体管119、120的漏极与晶体管121的栅极连接。反相器115的输出连接到晶体管122的栅极。晶体管122的源极连接到电源Vcc(5V)，晶体管121的源极连接到外部电压Vpp(12V)。而晶体管121、122的漏极引出电压信号SW。
在以上这样的结构中，内部信号C为“H”电平时，晶体管122导通，电源电压Vcc作为电压信号SW输出。这时，由于晶体管117、119导通，晶体管118、120关断，还由于电压UHE加到晶体管121的栅极，所以晶体管121关断。
在内部信号C为“L”电平时，晶体管122关断。这时，由于晶体管117、119为关断状态，晶体管118、120为导通状态，所以晶体管121的栅极为“L”电平，该管导通。结果，外部电压Vpp作为电压信号SW输出。
也就是说，在单元阵列1的擦去时，从5V/12V转换电路101输出外部电压Vpp，在其擦去时以外，输出电源Vcc。
顺便指示，在图10中，电压UHE在擦去时被提供15V的“H”电平电压，除擦去时以外是输出电源Vcc的“H”电平的图中未给出的升压电路的输出信号。
图11是表示在图7的结构中的恒压发生电路102的结构的电路图。如图11中所示，晶体管123-126串联连接在电源Vcc和地之间。晶体管123的源极和晶体管126的栅极连接到电源Vcc。晶体管125的栅极与其漏极连接。晶体管123、124的栅极，与晶体管128的栅极连接。检验控制信号T1输入到栅极的晶体管127，其源极接电源Vcc、漏极连接到晶体管128、130的源极。晶体管128的漏极连接到晶体管129的漏极、栅极。晶体管129的源极接地。晶体管130的漏极连接到晶体管131、132的漏极和反相器133。晶体管131的源极接地。另外，晶体管132其栅极输入检验控制信号T1，其源极接地。反相器133的输出连接到晶体管135的栅极。晶体管135的源极接地。晶体管135的漏极与其栅极输入检验控制信号/T1的晶体管134的漏极连接，同时还连接到晶体管130的栅极。再从晶体管134、135的漏极引出2V电压。
在以上这样的结构中，检验控制信号T1为“L”电平时，在2V电压输出端上无电压输出。另一方面，检验控制信号T1为“H”电平时，在输出端上输出2V的恒压。
用晶体管123、126的分压电路产生恒定电压，通过包括晶体管128和晶体管130的差动结构将其传送到输出端。
在输入时，将2V电压从恒定电压发生电路102供给非选择区组的单元源极线，以便能防止在将数据输入到被擦去的区组上时，由于未被擦去共组的存储单元的栅极电压也变成12V，而在未被擦去区组的存储单元上错误地进行数据的输入。
图12是表示图7的装置中的试验控制信号发生电路100的结构的电路图，它特别示出用以产生检验控制信号T1、检验控制信号/Ti的结构。用以输入区组地址以外的地址的地址缓冲器136输出到晶体管137-139的串联电路。晶体管138、139的连接点，通过反相器140、141的串联电路，取出作为检验控制信号T1输出。检验控制信号T1用反相器142反相，作为检验控制信号/T1输出。
在上述这样的结构中，将检验用的12V高电压供给地址缓冲器136后，就进行了电压检测，检验控制信号T1成为“H”电平。
图13是表示图7装置中的读出放大器8的读出放大器区组S/A1-S/A4中的1区组部分的电路的电路图。如图13中所示，栅极输入了字选择线WL1-WLn的存储单元的晶体管的源极，用区组单元连接到单元源极线上。另一方面，存储单元的晶体管的漏极共同连接到位线上。位线通过其栅极加有列译码信号hi的列选择用的晶体管140、其栅极加有列译码信号gi的列选择用的晶体管141，引出到译码器142和将其输出进行栅极输入的晶体管143的源极。晶体管143的漏极输出到差动放大器144。又在晶体管143的漏极上连接有其源极与电源连接的晶体管145的栅极和漏极。参考电位加到差动放大器144，已读出的位线的数据，作为内部数据D*i引出，输出到图7中的输入输出电路9。
在以上这样的结构中，在被选择的区组中，单元源极线上加有3V电压，在非选择的区组中加有0V电压。另一方面，在被选择的区组中，位线上加有2V的电压，在非选择的区组中位线上加有1V的电压。
对上述这样的结构，下面将按照图14的定时图说明其工作。图14中分别表示：(a)一内部信号T、(b)-外部CE信号、(c)-控制信号CME、(d)-输入数据、(e)-地址、(f)-内部信号A、(g)-内部信号B、(h)-区组选择线EA1、(i)-区组选择线EA2、(j)-区组选择线EA8、(k)-检验控制信号T1、(l)-电压UHE、(m)-检验控制信号Cl、(n)-单元区组1的单元源极线、(o)-单元区组2的单元源极线、(p)-单元区组3-8的单元源极线，(q)-列译码信号g1、(r)-列译码信号g2、(s)-列译码信号g3、(t)-示出读出数据。
对于检验模式，在t1时刻如图14(b)所示，来自外部的外部CE信号为“H”电平、如(C)所示，从与其相伴随的读出/写入控制电路14输出控制信号CME。
下面如图14(d)所示，从输入输出电路9给出表示指令数据“C”的数据，同时如(e)所示，作为地址Ao-An、给出选择单元区组1这样的地址。
结果，列译码信号g1、g2、g3如图14(q)、(r)、(s)所示，将列译码结果送到单元阵列1。
在t2时刻，外部CE信号上升后，与地址Ao-An中的区组地址对应的地址被锁存在地址锁存电路4，如图14(h)、(i)、(j)所示确定区组选择线EA1-EA8。同时，如(a)所示从指令输入电路12输出内部信号T。而来自检验控制信号发生电路100的检验控制信号C1，如(m)所示上升为“H”电平，电压UHE如(1)所示上升为5V。
结果，如图14(n)所示，在单元区组1的单元源极线上输出3V，如(o)、(p)所示，在其其它单元区组2-8的单元源极线上输出2V。
下面在定时的t3时刻，12V的高电压供给到区组地址以外的地址引线上。结果，来自检验控制信号发生电路100的检验控制信号T1如图14(k)所示，上升为“H”电平。于是如(n)所示，将比电压信号SW的检验时电压的5V低的N沟道晶体管的阈值部分的3V电压加到被选择的单元区组1的单元源极线上。这时，由于检验控制信号T1成为“H”电平，所以恒压发生电路102的输出成为0V，如(o)、(p)所示，将0V加到非选择单元区组2-8的单元源极线上。
在上述这样的状态下，一旦进行读出工作，如图13所示，被选择的单元区组的位线，通过存储单元，其电压上升到约2V为止。由于存储单元为非导通状态时位线的电位通常约为1.2V，而存储单元为导通状态时位线的电位为1.0V，据此来设定图13中的反相器142的阈值。这是因为用以擦去的选择区组被选择读出，一旦读出，就通过输入输出电路9输出作为存储单元为导通状态时的存储单元的数据“1”就通过输入输出电路9输出。也就是说，如图14(t)所示，检验控制信号T1在“H”电平状态使区组地址增大，进行顺次读出单元区组1-8的工作后，可校核被选择的区组是否正常译码，电压是否从5V/12转换电路正常供给源极线。
下面在定时的t4时刻，如将用以输入规定地址的地址缓冲器136的电压从12V的高压下降到5V，如图14(k)所示，检验控制信号T1变为“L”电平，恒压发生电路102的输出电压也成为2V。
在此状态下如图14(C)所示，使区组地址增大，顺次进行读出单元区组1-8工作后，由于哪个单元区组被输入，位线也成为2V以上，所以输出“0”数据。结果，能校核2V的电压是否从恒压发生电路102正常供给单元源极线。
随后在定时的t5时刻，检验模式一旦结束，如图14(b)所示，外部CE信号返回到“L”电平，同时如(d)所示，作为数据输入Din1-Din4，输入复位指令“00”。接着在t6时刻，如外部CE信号上升，此指令输入指令输入电路12，内部信号T下降为“L”电平。与此同时，区组选择线EA1-8，如(h)、(i)、(j)所示被复位。而且如(1)所示，电压UHE成为0V。所以如(m)所示，检验控制信号C1成为“L”电平、如(n)、(o)、(p)所示全部单元源极线成为0V。
随着复位指令，如图14(d)所示，再次输入指令数据“C”。同时如(e)所示，输入用以选择下面的单元区组2的地址。所以在定时的t7时刻，一旦使作为“L”电平的外部CE信号上升到“H”电平，就取入指令数据“C”和下面的区组地址。
紧跟着以上的工作，用在t2时刻以后的工作和全部顺序，通过一边使区组地址A0-A2增大一边进行读出工作，能确认全部单元源电压供给区组CSC1-CSC8的工作是否正常，区组译码器3的工作是否正常。
如上所述，如按照此实施例2，能在短时间进行擦去检验，进而能同时检验规定的偏置电压是否供给写入时的非选择区组。
而且，按照此实施例2，像实施例1那样，无需数据锁存电路70、寻址电路71、数据转换电路72。元件数减少，由于能只增加检验控制信号发生电路100、5V/12V转换电路101、恒压发生电路102来实现所以能用小的芯片面积进行有效的检验，成本优化高。
图15是本发明实施例3的非易失性半导本存储装置的电路结构图。如图15中所示，栅极输入字选择选择线WL1-WLn的存储单元排列成矩阵状，存储单元的源极线按区组单元汇集起来，与单元源电压供给区组CSC1-CSC8和源极电位检测线VS1-VS8连接。存储单元mc的漏极连接到位线BL。再通过其栅极输入列译码信号h1、h2的晶体管140和输入列译码信号g1的晶体管141。从读出总线ROBUS连接到读出放大器区组S/A1-S/A4上。读出放大器区组S/A1-S/A4读出被选择的位线的状态，作为内部数据D*1-D*4引出到外部。
在图15的结构中，源极电位检测线SV1-VS8连接到图16的电路结构图所示这样的源极电位检测电路146。源极电位检测电路146，是将源极电位检测线VS1-VS8中的例如VS1连接到使晶体管149-153串联连接的源极高电位检测电路部SHDC和由晶体管154-158构成的源极低电位检测电路部SLDC。源极高电位检测电路部SHDC由由晶体管149-152构成的分压电路和其栅极输入内部信号的晶体管153组成，晶体管151、152的连接点的电位通过反相器159、160取出，加到开关门148上。另一方面，源极低电位检测电路部SLDC成为使1.5V低电压输入到晶体管156的栅极的差动结构，通过在栅极上接受源极电位检测线VS1的输入的是晶体管155和上述晶体管156的比较操作，从晶体管155的源极通过反相器161取出结果。反相器161的输出，输入到开关门147。开关门147、148用检验控制信号T1进行开关控制，将检测结果，作为源极电压检测输出DVS1输出。
源极电位检测电路146，如图17的连接说明图所示，分别连接到源极电位检测线VS1-VS8的每一条上，各自的源极电位检测结果，作为源极电位检测输出DVS1-DVS8输出。
顺便指出，在源极电位检测电路146中，源极高电位检测电路部SHDC，如源极电位检测线VS1-VS8的电位在10V以上，则在节点J输出“H”电平。而源极低电位检测电路部SLDC，是这样构成的，即如源极电位检测线VS1-VS8的电位为参考电位是1.5V以上，则在节点K输出“H”电位。
作为源极电位检测电路146的输出的源极电位检测输出DVS1-DVS8经图18所示这样的电路进行输出处理。也就是说，源极电位检测输出DVS1-DVS8输入到具有与图4所示同样结构的寻址电路162。这时，源电位检测输出DVS1-DVS8就代替选择锁存信号EB1-EB8输入。从寻址电路162、将源极电位检测输出DVS1-DVS8作为已选择的信号，输出寻址信号EC1-EC4。此寻址信号EC1-EC4加到与图5所示完全相同结构的输出数据转换电路72。输出数据转换电路72用内部信号T选择寻址信号EC1-EC4和内部数据D*1-D*4，作为输出数据Dout1-Dout4送出到输出输入电路9，作为数据输出D0取出到外部。
在本实施例中，地址锁存电路4使用图19电路图中所示这样的结构。该图的结构中与图23的不同点是附加到开关双反相器27、28的控制信号代替内部信号A，作为反相器163的输出信号。与非门164的输出送到反相器163。内部信号A和内部信号T都送到与非门164。
也就是说按照这种结构，即使加内部信号T来代替内部信号A，地址锁存电路4也成为锁存区组地址。
即使在本实施例中，使用恒压发生电路102，其结构也与图11的结构相同。但是，检验控制信号T1成为“L”电平，检验控制信号/T1而变成固定在“H”电平的结构。这样以来，非选择的单元源电压供给区组CSC1-8的输出电压成2V。
本实施例的其它结构与图7所示的结构大体相同。
下面对上述这样结构的工作进行说明。
一旦输入检验指令，与擦去的同时，电压信号SW成为12V。结果，如图8所示，单位源电压供给区组CSC1-CSC8的输出电压对于被选择的单元区组成为12V。
在此一旦将12V的高电压供给作为图12所示的检验控制信号发生电路100的规定地址引线的地址缓冲器136，为使检验控制信号T1为“H”电平，检验控制信号/T1为“L”电平，从源极电位检测电路146的节点J输出信号的作为源极电位检测输出DVS1-DVS8输出。例如，作为检验模式，选择单元区组1的区组地址A*0-A*2锁存在地址锁存电路4中时，源极电位检测线VS1的电压为12V，源极电位检测输出DVS2-DVS8的电压为2V。
这样以来，一旦将“L”电平的信号输入到地址A0，则作为与输入输出电路9的单元区组1对应的数据输出，输出“1”数据，作为其它数据输出，输出为“0”的数据。
然后，一旦将“H”电平的信号输入到地址A0，则从输入输出电路9全部输出“0”的数据。
在检验控制信号发生电路100中，一旦使地址缓冲器136的电压从12V下降到5V，源极电位检测电路146中的节点K的输出作为源极电位检测输出DVS1-DVS8被输出。这样以来，无论是将“L”电平输入地址A0或者相反将“H”电平输入，从输入输出电路9都输出“1”的数据。这样，如果在源电压供给区组CSC1-CSC8上存在不正常情况，使被选择的单元区组的源极线低到10V以下时，也能用检验模式将其检测出。
同样，在写入时供给非选择的单元区组的单元源极线的2V的电压出现降低这样的不正常情况时，也能在检验模式中检测出来。
如上述这样，在实施例3中，在能校核单元区组的译码是否正常进行的同时，也能对是否供给规定的电压进行校核。
如上所述，按照本发明的实施例，只在芯片内部增加简单的电路，就能缩短区组擦去检验的时间，还使对每个与其有关的电路区组校核其擦去工作，写入工作成为可能，使芯片检验所需要的时间与手续大为缩短，能对降低成本做出贡献。
按照本发明，由于能将译码器装置的输出信号输出到外部，实际上不需要进行区组擦去工作，能用短时间得知译码器电路是否正常工作。进而按照本发明，由于在已选择的单位区组单元阵列中检测出位线的电位、能用短时间检验出源电压供给装置是否正常工作。按照本发明，还由于进行全位的擦去检验和判选择各单位区组单元阵列的译码是否正常工作的检验，用短时间就能进行单位区组单元阵列的每一个的擦去检验。

Claims (3)

1.一种非易失性半导体存储装置，其特征在于它具有：
存储单元阵列，它有多个单位区组单元阵列，该各单导位区组单元阵列是把由有源极、漏极、控制栅极和用以进行电子的注入/引出的浮置栅板的晶体管组成的多个非易失性存储单元大体排列成矩阵；
译码器装置，它为了将上述存储单元阵列中的上述多个单位区组单元阵列中的规定的信息作为擦去对象，将所输入的区组选择地址进行译码，输出用以选择上述多个单位区组单元阵列中的一个的输出信号；
设定装置，它为了把上述多个单位区组单元阵列的全体作为擦去对象，按来自上述译码设置的上述输出信号，来选择上述多个单位区组单元阵列的全部；
能把上述译码器装置的上述输出信号输出到外部的输出装置。
2.一种非易失性半导体存储装置，其特征在于它具有：
存储单元阵列，它有多个单位区组单元阵列，该各单位区组单元阵列是把由有源极、漏极、控制栅极和用以进行电子的注入/引出的浮置栅极的晶体管组成的多个非易失性存储单元大体排列成矩阵，与上述存储单元中的各列方向平行排列的各漏极连接到与该列对应的各位线上；
译码器装置，它为了将上述存储单元阵列中的上述多个单位区组单元阵列中的规定信息作为擦去对象，将所输入的区组选择地址进行译码，选择上述多个单位区组单元阵列中的一个，作为选择单位区组单元阵列的输出信号而输出；
源电压供给装置，它响应上述译码器装置的输出信号，将规定的电压加到在上述选择单位区组单元阵列中的多个上述存储单元的上述源极上；
读出装置，它检测在上述选择单位区组单元阵列内的上述位线的电位，检测上述规定的电位是否加到在上述选择单位区组单元阵列内的上述存储单元的上述源极上。
3.一种非易失性半导体存储装置，其特征在于它具有：
存储单元阵列，它有多个单位区组单元阵列，该各单位区组单元阵列是把由有源极、漏极、控制栅极和用以进行电子的注入/引出的浮置栅极的晶体管组成的多个非易失性存储单元大体排列成矩阵；
译码器装置，它为了将上述存储单元阵列中的上述多个单位区组单元阵列中的规定的信息作为擦去对象，将所输入的区组选择地址进行译码，选择上述多个单位区组单元阵列中的一个，作为选择单位区组单元阵列的输出信号而输出；
设定装置，它为了把上述多个单位区组单元阵列的全体作为擦去对象，按照来自上述译码装置的上述输出信号来选择上述多个单位区组单元阵列的全部；
试验装置，它有检验全部单位区组单元阵列中的全部上述存储单元是否正常擦去的全位擦去检验功能，和检验上述译码器装置是否能选择上述各单位区组单元阵列的译码器装置检验功能。
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