JP3450628B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3450628B2 JP3450628B2 JP04223697A JP4223697A JP3450628B2 JP 3450628 B2 JP3450628 B2 JP 3450628B2 JP 04223697 A JP04223697 A JP 04223697A JP 4223697 A JP4223697 A JP 4223697A JP 3450628 B2 JP3450628 B2 JP 3450628B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- load
- semiconductor device
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Description
【０００１】
【発明の属する技術分野】この発明は特にＭＯＳ型トラ
ンジスタを記憶素子として用いた、データの書き込み／
読み出し可能な半導体記憶装置に関する。
ンジスタを記憶素子として用いた、データの書き込み／
読み出し可能な半導体記憶装置に関する。
【０００２】
【従来の技術】電気的にデータの消去を行うＥＥＰＲＯ
Ｍのメモリセルとして使用される不揮発性トランジスタ
は、図３に示すように、それぞれ絶縁膜で分離された２
層の多結晶シリコンで形成される。第１層目の多結晶シ
リコン層により浮遊ゲート７０１が、第２層目の多結晶
シリコン層により制御ゲート７０２がそれぞれ構成され
ている。７０３はソース、７０４はドレイン、７０５は
シリコン基板、７０６はコンタクトホールであり、７０
７はＡｌ（アルミニウム）で形成されたデータ線であ
り、コンタクトホール７０６を通して、ドレイン７０４
に接続される。このような構造のメモリセルにおけるデ
ータの書込み、読み出しおよび消去動作を次に説明す
る。
Ｍのメモリセルとして使用される不揮発性トランジスタ
は、図３に示すように、それぞれ絶縁膜で分離された２
層の多結晶シリコンで形成される。第１層目の多結晶シ
リコン層により浮遊ゲート７０１が、第２層目の多結晶
シリコン層により制御ゲート７０２がそれぞれ構成され
ている。７０３はソース、７０４はドレイン、７０５は
シリコン基板、７０６はコンタクトホールであり、７０
７はＡｌ（アルミニウム）で形成されたデータ線であ
り、コンタクトホール７０６を通して、ドレイン７０４
に接続される。このような構造のメモリセルにおけるデ
ータの書込み、読み出しおよび消去動作を次に説明す
る。
【０００３】書き込み動作は、ドレイン電位ＶD を５．
５Ｖ、制御ゲート電位ＶCGを１０Ｖ、ソース電位ＶS を
０Ｖにそれぞれ設定し、浮遊ゲートにホットエレクトロ
ンを注入することにより行われる。
５Ｖ、制御ゲート電位ＶCGを１０Ｖ、ソース電位ＶS を
０Ｖにそれぞれ設定し、浮遊ゲートにホットエレクトロ
ンを注入することにより行われる。
【０００４】消去動作は、制御ゲート電位ＶCGを−７
Ｖ、ドレイン電位ＶD をフローティングとし、ソースに
例えば６．５Ｖを印加する。このとき、浮遊ゲート中の
エレクトロンはトンネル効果によりソースに引き抜かれ
る。
Ｖ、ドレイン電位ＶD をフローティングとし、ソースに
例えば６．５Ｖを印加する。このとき、浮遊ゲート中の
エレクトロンはトンネル効果によりソースに引き抜かれ
る。
【０００５】読み出し動作は、制御ゲート電位ＶCGを５
Ｖ、ドレイン電位ＶD を０．８Ｖ、ソース電位ＶS を０
Ｖにそれぞれ設定することにより行われる。このとき、
メモリセルの記憶データが“０”（書込み状態）ではソ
ース、ドレイン間には電流がほとんど流れず、記憶デー
タが“１”（消去状態）ではソース、ドレイン間に、６
０μＡ程度のセル電流が流れる。
Ｖ、ドレイン電位ＶD を０．８Ｖ、ソース電位ＶS を０
Ｖにそれぞれ設定することにより行われる。このとき、
メモリセルの記憶データが“０”（書込み状態）ではソ
ース、ドレイン間には電流がほとんど流れず、記憶デー
タが“１”（消去状態）ではソース、ドレイン間に、６
０μＡ程度のセル電流が流れる。
【０００６】このようなメモリセルを有する半導体記憶
装置は、図４に示されるように、メモリセルアレイに関
し、部分的に書き込み／消去ができるように複数のブロ
ック（Ｂｌｏｃｋ0 〜j ）に分割されている。図４にお
いて、各ブロックに分割されたメモリセルアレイは、カ
ラムゲート11を介して対応するデータバス線ＤＬ0 〜Ｄ
Ｌi にそれぞれ接続される。データバス線は例えばセン
スアンプ12を介してバッファ回路13に繋がる。
装置は、図４に示されるように、メモリセルアレイに関
し、部分的に書き込み／消去ができるように複数のブロ
ック（Ｂｌｏｃｋ0 〜j ）に分割されている。図４にお
いて、各ブロックに分割されたメモリセルアレイは、カ
ラムゲート11を介して対応するデータバス線ＤＬ0 〜Ｄ
Ｌi にそれぞれ接続される。データバス線は例えばセン
スアンプ12を介してバッファ回路13に繋がる。
【０００７】また、データバス線には、比較的大きなサ
イズのトランジスタから構成される負荷回路14がメモリ
セルアレイ以外の離れた部分にまとめて設けられる。こ
の結果、データバス線ＤＬ0 〜i の寄生抵抗により、負
荷回路からの距離が近いブロック（Ｂｌｏｃｋ0 ）と、
それに比べて負荷回路からの距離が遠いブロック（Ｂｌ
ｏｃｋj ）とでは電位降下の差が生じる。従って、各ブ
ロックで書き込み特性に差が生じてしまう問題があっ
た。
イズのトランジスタから構成される負荷回路14がメモリ
セルアレイ以外の離れた部分にまとめて設けられる。こ
の結果、データバス線ＤＬ0 〜i の寄生抵抗により、負
荷回路からの距離が近いブロック（Ｂｌｏｃｋ0 ）と、
それに比べて負荷回路からの距離が遠いブロック（Ｂｌ
ｏｃｋj ）とでは電位降下の差が生じる。従って、各ブ
ロックで書き込み特性に差が生じてしまう問題があっ
た。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
では、書き込み時に機能する比較的大きな負荷回路をメ
モリセルアレイから離れた場所にまとめて設置し、デー
タバス線のみでメモリセルアレイの各ブロックにつない
でいたため、寄生抵抗により、負荷回路に近い側のブロ
ックと遠い側のブロックでメモリセルアレイの書き込み
特性に差が生じてしまうことがある。
では、書き込み時に機能する比較的大きな負荷回路をメ
モリセルアレイから離れた場所にまとめて設置し、デー
タバス線のみでメモリセルアレイの各ブロックにつない
でいたため、寄生抵抗により、負荷回路に近い側のブロ
ックと遠い側のブロックでメモリセルアレイの書き込み
特性に差が生じてしまうことがある。
【０００９】本発明は上記事情を考慮してなされたもの
で、その課題は、負荷回路から各メモリセルアレイまで
の距離に差がなくなるよう構成を改善し、メモリセルア
レイブロック間での書き込み特性の差を抑える半導体記
憶装置を提供することにある。
で、その課題は、負荷回路から各メモリセルアレイまで
の距離に差がなくなるよう構成を改善し、メモリセルア
レイブロック間での書き込み特性の差を抑える半導体記
憶装置を提供することにある。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、複数のメモリセルが行列状に配列されてなるメモ
リセルアレイと、前記メモリセルアレイの前記各列を選
択するための複数の選択回路と、前記複数の選択回路に
共通に接続されるバス線と、前記バス線に接続され、前
記各選択回路に対応するように配置された複数の負荷回
路とを具備したことを特徴とする。またこの発明の半導
体記憶装置は、メモリセルが列状に配列されてメモリセ
ルアレイが構成され、このメモリセルアレイが複数列配
置されてメモリセルアレイブロックが構成され、このメ
モリセルアレイブロックが複数個配置された複数のメモ
リセルアレイブロックと、前記各メモリセルアレイを選
択する複数の選択回路と、前記各選択回路を介して、前
記各メモリセルアレイブロック内の１つのメモリセルア
レイがそれぞれ共通に接続される複数のバス線と、前記
バス線に接続され、前記各バス線に接続される前記各選
択回路に対応するように配置された複数の負荷回路とを
具備したことを特徴とする。
置は、複数のメモリセルが行列状に配列されてなるメモ
リセルアレイと、前記メモリセルアレイの前記各列を選
択するための複数の選択回路と、前記複数の選択回路に
共通に接続されるバス線と、前記バス線に接続され、前
記各選択回路に対応するように配置された複数の負荷回
路とを具備したことを特徴とする。またこの発明の半導
体記憶装置は、メモリセルが列状に配列されてメモリセ
ルアレイが構成され、このメモリセルアレイが複数列配
置されてメモリセルアレイブロックが構成され、このメ
モリセルアレイブロックが複数個配置された複数のメモ
リセルアレイブロックと、前記各メモリセルアレイを選
択する複数の選択回路と、前記各選択回路を介して、前
記各メモリセルアレイブロック内の１つのメモリセルア
レイがそれぞれ共通に接続される複数のバス線と、前記
バス線に接続され、前記各バス線に接続される前記各選
択回路に対応するように配置された複数の負荷回路とを
具備したことを特徴とする。
【００１１】この発明によれば、半導体記憶装置におい
て、バス線に接続される負荷回路が、データの入出力
（Ｉ／Ｏ）単位の複数のメモリセルアレイ各々に対応す
るように分配された構成にになり、複数のメモリセルア
レイにおいてどの位置のブロックが活性化しても、バス
線に繋がる全ての負荷回路でもって、バス線に必要な負
荷に応じた電流が供給される。これにより、負荷回路と
メモリセルアレイまでの距離は各ブロックで均等化され
る。
て、バス線に接続される負荷回路が、データの入出力
（Ｉ／Ｏ）単位の複数のメモリセルアレイ各々に対応す
るように分配された構成にになり、複数のメモリセルア
レイにおいてどの位置のブロックが活性化しても、バス
線に繋がる全ての負荷回路でもって、バス線に必要な負
荷に応じた電流が供給される。これにより、負荷回路と
メモリセルアレイまでの距離は各ブロックで均等化され
る。
【００１２】
【発明の実施の形態】図１は、この発明に係る半導体記
憶装置の要部を示す回路図である。メモリセルが行列状
に配列されたメモリセルアレイに関し、部分的（ブロッ
ク単位）に書き込み／消去ができるように、複数に分割
されている。すなわち、データの入出力（Ｉ／Ｏ）単位
に複数のメモリセルアレイがまとめられ、複数のブロッ
ク（メモリセルアレイブロックＢｌｏｃｋ0 〜j ）を構
成している。分割された各ブロック毎の複数のメモリセ
ルアレイは、常時メモリセルの並列的アクセスが可能で
ある。複数のメモリセルアレイは、アドレスに対応する
列を選択する選択トランジスタ群で構成されるカラムゲ
ート11を介して、各対応するデータバス線ＤＬ0〜ＤＬi
にそれぞれ接続される。これらデータバス線は例えば
センスアンプ12を介してバッファ回路13に繋がる。
憶装置の要部を示す回路図である。メモリセルが行列状
に配列されたメモリセルアレイに関し、部分的（ブロッ
ク単位）に書き込み／消去ができるように、複数に分割
されている。すなわち、データの入出力（Ｉ／Ｏ）単位
に複数のメモリセルアレイがまとめられ、複数のブロッ
ク（メモリセルアレイブロックＢｌｏｃｋ0 〜j ）を構
成している。分割された各ブロック毎の複数のメモリセ
ルアレイは、常時メモリセルの並列的アクセスが可能で
ある。複数のメモリセルアレイは、アドレスに対応する
列を選択する選択トランジスタ群で構成されるカラムゲ
ート11を介して、各対応するデータバス線ＤＬ0〜ＤＬi
にそれぞれ接続される。これらデータバス線は例えば
センスアンプ12を介してバッファ回路13に繋がる。
【００１３】この発明では、書き込み時におけるバス線
に結合させるデータ転送用の負荷を構成する負荷回路15
は、ＬＯＡＤ00〜ijとして、複数のメモリセルアレイ端
各々に対応するように分散して配置されている。負荷回
路15は、一方端が対応する前記バス線に各々接続され、
他方端が高電位電源に接続される。高電位電源はこの記
憶装置内部で昇圧され生成されるものとする。
に結合させるデータ転送用の負荷を構成する負荷回路15
は、ＬＯＡＤ00〜ijとして、複数のメモリセルアレイ端
各々に対応するように分散して配置されている。負荷回
路15は、一方端が対応する前記バス線に各々接続され、
他方端が高電位電源に接続される。高電位電源はこの記
憶装置内部で昇圧され生成されるものとする。
【００１４】上記構成によれば、バス線（ＤＬi ）に結
合させる負荷は、負荷回路15として各々のＩ／Ｏに関
し、メモリセルアレイ毎に分散して配置されているの
で、ブロックＢｌｏｃｋ0 〜j 中の各メモリセルアレイ
から、負荷回路ＬＯＡＤ00〜ijまでの距離は平均化され
る。つまり、この発明では各メモリセルアレイ端に分散
して配置される全てのＬＯＡＤi0〜ijを合わせた負荷の
大きさが、従来の図４の負荷回路14のＬＯＡＤi １個の
大きさに相当する。すなわち、例えばＬＯＡＤ00〜0j全
部で従来の負荷回路であるＬＯＡＤ0 分だけの負荷を構
成し、ＬＯＡＤ10〜1j全部で従来の負荷回路であるＬＯ
ＡＤ1 分だけの負荷を構成する。
合させる負荷は、負荷回路15として各々のＩ／Ｏに関
し、メモリセルアレイ毎に分散して配置されているの
で、ブロックＢｌｏｃｋ0 〜j 中の各メモリセルアレイ
から、負荷回路ＬＯＡＤ00〜ijまでの距離は平均化され
る。つまり、この発明では各メモリセルアレイ端に分散
して配置される全てのＬＯＡＤi0〜ijを合わせた負荷の
大きさが、従来の図４の負荷回路14のＬＯＡＤi １個の
大きさに相当する。すなわち、例えばＬＯＡＤ00〜0j全
部で従来の負荷回路であるＬＯＡＤ0 分だけの負荷を構
成し、ＬＯＡＤ10〜1j全部で従来の負荷回路であるＬＯ
ＡＤ1 分だけの負荷を構成する。
【００１５】上記のように、この発明における負荷回路
15において、ＬＯＡＤi0〜ij全部で従来の図４のＬＯＡ
Ｄi 分だけの負荷を構成するのであるから、１つの負荷
回路15は、従来の負荷回路14のサイズの、ブロック数分
の１の大きさで良く、レイアウトや集積化の面で支障に
ならない。
15において、ＬＯＡＤi0〜ij全部で従来の図４のＬＯＡ
Ｄi 分だけの負荷を構成するのであるから、１つの負荷
回路15は、従来の負荷回路14のサイズの、ブロック数分
の１の大きさで良く、レイアウトや集積化の面で支障に
ならない。
【００１６】従って、どの位置のメモリセルアレイブロ
ックが活性化しても、バス線に繋がる全ての負荷回路15
でもって、バス線に書き込みに必要な電流が供給される
構成となっている。これにより、負荷回路とメモリセル
アレイまでの距離は各ブロックですべて均等化されるこ
とになり、この結果、負荷回路からの距離によるブロッ
ク間のメモリセルの書き込み特性の差は抑えることがで
きる。
ックが活性化しても、バス線に繋がる全ての負荷回路15
でもって、バス線に書き込みに必要な電流が供給される
構成となっている。これにより、負荷回路とメモリセル
アレイまでの距離は各ブロックですべて均等化されるこ
とになり、この結果、負荷回路からの距離によるブロッ
ク間のメモリセルの書き込み特性の差は抑えることがで
きる。
【００１７】図２は、図１中の負荷回路（ＬＯＡＤ00〜
ij）の１個の構成を示す回路図である。この負荷回路は
負荷トランジスタ回路であり、ＮチャネルＭＯＳトラン
ジスタＴｒ1 ，Ｔｒ2 を電源ＶＰＯＷＥＲとデータ線
（ＤＬi ）との間に直列に接続している。例えば、ＶＰ
ＯＷＥＲは、上述したように、メモリセル書き込み時の
書き込み電流を流す高電位電源となり、比較的、大電流
を供給することが必要となる。
ij）の１個の構成を示す回路図である。この負荷回路は
負荷トランジスタ回路であり、ＮチャネルＭＯＳトラン
ジスタＴｒ1 ，Ｔｒ2 を電源ＶＰＯＷＥＲとデータ線
（ＤＬi ）との間に直列に接続している。例えば、ＶＰ
ＯＷＥＲは、上述したように、メモリセル書き込み時の
書き込み電流を流す高電位電源となり、比較的、大電流
を供給することが必要となる。
【００１８】また、トランジスタＴｒ1 のゲートに印加
されるＰＲＧＢＩＡＳ信号は、書き込み時のドレイン電
圧を制限する働きがあり、書き込み時のドレイン電圧に
対して、Ｔｒ1 のＶth（しきい値電圧）分だけ高い電圧
に設定される。
されるＰＲＧＢＩＡＳ信号は、書き込み時のドレイン電
圧を制限する働きがあり、書き込み時のドレイン電圧に
対して、Ｔｒ1 のＶth（しきい値電圧）分だけ高い電圧
に設定される。
【００１９】また、トランジスタＴｒ2 のゲート入力Ｐ
ＲＧＨi は、メモリセルへの書き込みデータにより
“０”書き込み時は高電位となり、ドレイン電位をメモ
リセルに伝達する。一方、“１”書き込み時は、接地電
位となるため、メモリセルのドレインは、フローティン
グ状態となり、書き込み動作は行なわれない。
ＲＧＨi は、メモリセルへの書き込みデータにより
“０”書き込み時は高電位となり、ドレイン電位をメモ
リセルに伝達する。一方、“１”書き込み時は、接地電
位となるため、メモリセルのドレインは、フローティン
グ状態となり、書き込み動作は行なわれない。
【００２０】なお、このような負荷トランジスタに関
し、図２のごとく、電源ＶＰＯＷＥＲとデータ線との間
の直列順序が、トランジスタＴｒ1 ，Ｔｒ2 の順であっ
ても、また、順序を逆にしたトランジスタＴｒ2 ，Ｔｒ
1 順であってもどちらでもよい。
し、図２のごとく、電源ＶＰＯＷＥＲとデータ線との間
の直列順序が、トランジスタＴｒ1 ，Ｔｒ2 の順であっ
ても、また、順序を逆にしたトランジスタＴｒ2 ，Ｔｒ
1 順であってもどちらでもよい。
【００２１】この発明における上記各負荷回路15それぞ
れＬＯＡＤ00〜ijにおける負荷トランジスタのサイズ
は、１ビットの書き込みに必要なトランジスタサイズ
の、ブロック数分の１で構成されることになるため、非
常に小さいサイズとなり、集積化の面で何等悪影響を及
ぼさない。
れＬＯＡＤ00〜ijにおける負荷トランジスタのサイズ
は、１ビットの書き込みに必要なトランジスタサイズ
の、ブロック数分の１で構成されることになるため、非
常に小さいサイズとなり、集積化の面で何等悪影響を及
ぼさない。
【００２２】
【発明の効果】以上説明したようにこの発明によれば、
バス線への負荷を構成するにあたり、小サイズの負荷ト
ランジスタ等からなる負荷回路を各ブロックのメモリセ
ルアレイ毎に分散配置することにより、負荷回路からメ
モリセルアレイまでの距離を各ブロックで均等化するこ
とができる。
バス線への負荷を構成するにあたり、小サイズの負荷ト
ランジスタ等からなる負荷回路を各ブロックのメモリセ
ルアレイ毎に分散配置することにより、負荷回路からメ
モリセルアレイまでの距離を各ブロックで均等化するこ
とができる。
【００２３】この発明における負荷回路の構成は、従来
のレイアウトに比べて設計が容易である利点を有する。
すなわち、従来では、近くのメモリセルアレイにも遠く
のメモリセルアレイにも許容範囲内に適合するような負
荷を考慮して設計しなければならなかったが、この発明
を適用すれば、上述のような設計の考慮は不要となる。
以上の結果、メモリセルアレイブロック間での書き込み
特性の差を容易に抑えることのできる半導体記憶装置が
提供できる。
のレイアウトに比べて設計が容易である利点を有する。
すなわち、従来では、近くのメモリセルアレイにも遠く
のメモリセルアレイにも許容範囲内に適合するような負
荷を考慮して設計しなければならなかったが、この発明
を適用すれば、上述のような設計の考慮は不要となる。
以上の結果、メモリセルアレイブロック間での書き込み
特性の差を容易に抑えることのできる半導体記憶装置が
提供できる。
【図１】この発明に係る半導体記憶装置の要部を示す回
路図。
路図。
【図２】図１中の負荷回路の１個の構成を示す回路図。
【図３】ＥＥＰＲＯＭのメモリセルとして使用される一
般的な不揮発性トランジスタの構成を示す断面図。
般的な不揮発性トランジスタの構成を示す断面図。
【図４】従来の書き込み時に機能する負荷回路の構成を
有する半導体記憶装置の要部を示す回路図。
有する半導体記憶装置の要部を示す回路図。
Ｂｌｏｃｋ0 〜j …複数のメモリセルアレイを分割する
ブロック ＤＬ0 〜ＤＬi …データバス線 11…カラムゲート 12…センスアンプ 13…バッファ回路 15…負荷回路
ブロック ＤＬ0 〜ＤＬi …データバス線 11…カラムゲート 12…センスアンプ 13…バッファ回路 15…負荷回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 梅沢 明
神奈川県川崎市幸区堀川町580番１号
株式会社東芝半導体システム技術センタ
ー内
(56)参考文献 特開 平４−82091（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (13)
- 【請求項１】 複数のメモリセルが行列状に配列されて
なるメモリセルアレイと、 前記メモリセルアレイの前記各列を選択するための複数
の選択回路と、 前記複数の選択回路に共通に接続されるバス線と、 前記バス線に接続され、前記各選択回路に対応するよう
に配置された複数の負荷回路とを具備したことを特徴と
する半導体装置。 - 【請求項２】 メモリセルが列状に配列されてメモリセ
ルアレイが構成され、このメモリセルアレイが複数列配
置されてメモリセルアレイブロックが構成され、このメ
モリセルアレイブロックが複数個配置された複数のメモ
リセルアレイブロックと、 前記各メモリセルアレイを選択する複数の選択回路と、 前記各選択回路を介して、前記各メモリセルアレイブロ
ック内の１つのメモリセルアレイがそれぞれ共通に接続
される複数のバス線と、 前記バス線に接続され、前記各バス線に接続される前記
各選択回路に対応するように配置された複数の負荷回路
とを具備したことを特徴とする半導体装置。 - 【請求項３】 前記負荷回路それぞれは、対応する前記
メモリセルアレイ端からの距離が略等しいことを特徴と
する請求項１又は２記載の半導体装置。 - 【請求項４】 前記負荷回路はそれぞれ、制御端子に書
き込みデータにより変化する信号が与えられる負荷トラ
ンジスタ回路を構成することを特徴とする請求項１又は
２記載の半導体装置。 - 【請求項５】 前記負荷トランジスタ回路は、第１の電
源と前記バス線との間に電流通路が直列に接続された、
ゲートが書き込み電圧制御用の電源に接続される第１の
トランジスタと、ゲートが前記書き込みデータにより変
化する信号に接続された第２のトランジスタを含むこと
を特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第１の電源は、内部で昇圧した電位
を用いることを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記書き込み電圧制御用の電源は、少な
くとも前記メモリセルの書き込み時のドレイン電圧よ
り、前記第１のトランジスタのしきい値電圧分高いこと
を特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記書き込みデータにより変化する信号
のハイレベルが前記書き込み電圧制御用の電源より高い
ことを特徴とする請求項５記載の半導体装置。 - 【請求項９】 メモリセルが列状に配列されてメモリセ
ルアレイが構成され、このメモリセルアレイが複数列配
置されてメモリセルアレイブロックが構成され、このメ
モリセルアレイブロックが複数個配置された複数のメモ
リセルアレイブロックと、 前記各メモリセルアレイを選択する複数の選択回路と、 前記各選択回路を介して、前記各メモリセルアレイブロ
ック内の１つのメモリセルアレイがそれぞれ共通に接続
される複数のバス線と、 前記バス線に接続され、前記各バス線に結合させるデー
タ転送用の負荷を前記各バス線に接続される前記各選択
回路に対応するように均等に分散してそれぞれが構成さ
れ、前記各メモリセルアレイに対して距離が等しくなる
ように配置された複数の負荷回路とを具備し、 前記複数の負荷回路は、選択された前記メモリセルアレ
イに対するデータ書き込み時において、前記選択された
メモリセルアレイが接続された前記バス線に対して、前
記バス線に接続される前記各負荷回路の全てが活性化し
て前記バス線へ前記負荷に応じた電流を供給することを
特徴とする半導体装置。 - 【請求項１０】 前記負荷回路は、当該装置内部で昇圧
した電位を有する第１の電源と前記バス線との間に電流
通路が直列に接続された、ゲートが書き込み電圧制御用
の電源に接続される第１のトランジスタと、ゲートが書
き込みデータにより変化する信号に接続された第２のト
ランジスタとを含む負荷トランジスタ回路からなること
を特徴とする請求項９記載の半導体装置。 - 【請求項１１】 前記書き込み電圧制御用の電源は、少
なくとも前記メモリセルの書き込み時のドレイン電圧よ
り、前記第１のトランジスタのしきい値電圧 分高いこと
を特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 前記書き込みデータにより変化する信
号のハイレベルが前記書き込み電圧制御用の電源より高
いことを特徴とする請求項１０記載の半導体装置。 - 【請求項１３】 メモリセルが列状に配列されてメモリ
セルアレイが構成され、このメモリセルアレイが複数列
配置されてメモリセルアレイブロックが構成され、この
メモリセルアレイブロックが複数個配置された複数のメ
モリセルアレイブロックと、 前記各メモリセルアレイを選択する複数の選択回路と、 前記各選択回路を介して、前記各メモリセルアレイブロ
ック内の１つのメモリセルアレイがそれぞれ共通に接続
される複数のバス線と、 前記バス線に接続され、前記各バス線に結合させるデー
タ転送用の負荷を前記各バス線に接続される前記各選択
回路に対応するように均等に分散してそれぞれが構成さ
れ、前記各メモリセルアレイに対して距離が等しくなる
ように配置された複数の負荷回路とを具備し、 前記負荷回路は、当該装置内部で昇圧した電位を有する
第１の電源と前記バス線との間に電流通路が直列に接続
された、ゲートが書き込み電圧制御用の電源に接続され
る第１のトランジスタと、ゲートが書き込みデータによ
り変化する信号に接続された第２のトランジスタとを含
む負荷トランジスタ回路で構成され、 前記書き込み電圧制御用の電源は、少なくとも前記メモ
リセルの書き込み時のドレイン電圧より、前記第１のト
ランジスタのしきい値電圧分高く、 前記書き込みデータにより変化する信号は、当該信号の
ハイレベルが前記書き込み電圧制御用の電源より高いこ
とを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04223697A JP3450628B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体記憶装置 |
| TW087101424A TW381337B (en) | 1997-02-26 | 1998-02-04 | Semiconductor memory |
| KR1019980005923A KR100296561B1 (ko) | 1997-02-26 | 1998-02-25 | 반도체기억장치 |
| US09/030,671 US5909406A (en) | 1997-02-26 | 1998-02-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04223697A JP3450628B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242431A JPH10242431A (ja) | 1998-09-11 |
| JP3450628B2 true JP3450628B2 (ja) | 2003-09-29 |
Family
ID=12630403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04223697A Expired - Fee Related JP3450628B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5909406A (ja) |
| JP (1) | JP3450628B2 (ja) |
| KR (1) | KR100296561B1 (ja) |
| TW (1) | TW381337B (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850698A (ja) * | 1981-09-21 | 1983-03-25 | Toshiba Corp | 半導体メモリ |
| US5136546A (en) * | 1984-09-26 | 1992-08-04 | Hitachi, Ltd. | Semiconductor memory |
| JPS6457486A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0620485A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | 不揮発性半導体記憶装置 |
| JP3462894B2 (ja) * | 1993-08-27 | 2003-11-05 | 株式会社東芝 | 不揮発性半導体メモリ及びそのデータプログラム方法 |
| JPH07201191A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
-
1997
- 1997-02-26 JP JP04223697A patent/JP3450628B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-04 TW TW087101424A patent/TW381337B/zh not_active IP Right Cessation
- 1998-02-25 US US09/030,671 patent/US5909406A/en not_active Expired - Lifetime
- 1998-02-25 KR KR1019980005923A patent/KR100296561B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100296561B1 (ko) | 2001-08-07 |
| TW381337B (en) | 2000-02-01 |
| KR19980071693A (ko) | 1998-10-26 |
| US5909406A (en) | 1999-06-01 |
| JPH10242431A (ja) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100323970B1 (ko) | 비휘발성메모리구조 | |
| JP3913952B2 (ja) | 半導体記憶装置 | |
| KR100331563B1 (ko) | 낸드형 플래쉬 메모리소자 및 그 구동방법 | |
| US6816423B2 (en) | System for control of pre-charge levels in a memory device | |
| US7339828B2 (en) | Nonvolatile semiconductor memory device with memory cells, each having an FG cell transistor and select gate transistor, and a method of writing data into the same | |
| US6680865B2 (en) | Nonvolatile memory for which program operation is optimized by controlling source potential | |
| EP0551926A1 (en) | Nonvolatile semiconductor memory device | |
| JP3425340B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000222895A5 (ja) | ||
| US5295105A (en) | Semiconductor memory device | |
| KR100323553B1 (ko) | 데이타오기입방지능력이있는비휘발성반도체메모리 | |
| KR19980042858A (ko) | 비휘발성 반도체 기억장치 | |
| US5341329A (en) | Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state and method therefor | |
| US5467310A (en) | EEPROM and EEPROM reading method | |
| US6515911B2 (en) | Circuit structure for providing a hierarchical decoding in semiconductor memory devices | |
| JP2003513460A (ja) | フラッシュメモリのチップ全体に亘るワード線トラッキング | |
| US5978263A (en) | Negative voltage switch architecture for a nonvolatile memory | |
| JP2504831B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06334153A (ja) | 不揮発性半導体記憶装置 | |
| WO1997022971A9 (en) | A negative voltage switch architecture for a nonvolatile memory | |
| JP3450628B2 (ja) | 半導体記憶装置 | |
| US7031194B2 (en) | Nonvolatile semiconductor memory and method for controlling the same | |
| JP3160451B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3544731B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH10275481A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090711 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090711 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100711 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |