JP4804359B2 - 半導体装置及び半導体装置の制御方法 - Google Patents
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- メモリセルのドレインに書込み電圧を供給する書込電圧供給回路、
前記書込電圧供給回路の出力と前記メモリセルに接続されるデータバス線との間に挿入され、前記メモリセルに対して前記データバス線を介して電流を流す抵抗素子、
前記抵抗素子の両端の電位差が基準電圧を下回ったことを判定する比較回路、および
前記比較回路の出力信号に応じて前記書込電圧供給回路の前記出力の電位をグランドレベルより高く通常のプログラム時より低いレベルに下げるプルダウン回路とを含む半導体装置。 - メモリセルのドレインに書込み電圧を供給するトランジスタを含む書込電圧供給回路、
前記書込電圧供給回路のトランジスタと前記メモリセルに接続されるデータバス線との間に挿入され、前記データバス線を介して前記メモリセルに対して電流を流す抵抗素子、
前記抵抗素子の両端の電位差が基準電圧を下回ったことを判定する比較回路、および
前記比較回路の出力信号に応じて、前記トランジスタの前記書込み電圧を供給する能力を低減するように前記トランジスタのゲート電位を調整して前記書込電圧供給回路の前記トランジスタが供給する書込み電圧のレベルを低下させる書込電圧制限回路とを含む半導体装置。 - 前記書込電圧供給回路は、前記書込み電圧を出力するトランジスタを含む請求項1記載の半導体装置。
- 前記抵抗素子は、トランジスタで構成される請求項1または2記載の半導体装置。
- 前記抵抗素子は、ポリシリコン抵抗である請求項1または2記載の半導体装置。
- 前記プルダウン回路は、前記書込電圧供給回路の前記出力とグランド間に接続されたトランジスタである請求項1記載の半導体装置。
- 前記半導体装置は、対応するメモリセルのドレインにそれぞれ書込み電圧を供給するよう複数の前記書込電圧供給回路を含み、
前記抵抗素子及び前記比較回路は、前記書込電圧供給回路毎に設けられている請求項1または2記載の半導体装置。 - 前記メモリセルは電荷蓄積層を備えた不揮発性メモリセルである請求項1から請求項7のいずれか一項に記載の半導体装置。
- 書込電圧供給回路の出力とメモリセルに接続されたデータバス線の間に挿入されて電流を前記データバス線を介して前記メモリセルに流す抵抗素子の両端の電位差を基準電圧と比較するステップと、
前記電位差が前記基準電圧よりも小さい場合に、前記書込電圧供給回路の出力に接続されるプルダウン回路を活性化して前記書込電圧供給回路の前記出力の電位をプルダウンして前記書込電圧供給回路の前記出力の電位をグランドレベルより高く通常のプログラム時より低いレベルに引き下げるステップとを含む半導体装置の制御方法。 - 書込電圧供給回路の出力に配置されて書込み電圧を供給するトランジスタとメモリセルに接続されたデータバス線との間に挿入され前記メモリセルに対して前記書込み電圧に従って前記データバス線を介して電流を流す抵抗素子の両端の電位差を基準電圧と比較するステップと、
前記電位差が前記基準電圧よりも小さい場合に、前記トランジスタの前記書込み電圧を供給する能力を低減するように前記トランジスタのゲート電位を調整して、前記書込電圧供給回路の前記トランジスタが供給する前記書込み電圧のレベルを低下させるステップとを含む半導体装置の制御方法。
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