JPH1196783A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリセルのソ−ス電圧によらず精度よくメモ
リセルの状態が検出できる半導体記憶装置を提供するこ
と。 【解決手段】ワード線制御回路６は、メモリセルアレイ
１中のワード線を選択し、読み出しあるいは書き込みあ
るいは消去に必要な電圧を与える。メモリセルアレイ
１、ビット線制御回路２、カラムデコーダ３、データ入
出力バッファ４、ワード線制御回路６、およびデータ検
出回路９は、制御信号および制御電圧発生回路７によっ
て制御される。この中には読み出し及びベリファイ電圧
発生回路７ａが含まれ、制御電圧発生回路７で発生され
る読み出し時あるいは書き込みベリファイ時の選択ワー
ド線ＷＬの電圧を、メモリセルアレイ１の共通ソース線
電圧に応じて調整する構成となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に多値フラッシュメモリ、多値ＥＥＰＲＯ
Ｍ、多値ＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭのメモリセルの１つとし
て、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲ
ートが積層形成されたＭＯＳＦＥＴ構造を有するものが
知られている。通常、浮遊ゲートに蓄えられた電荷量に
よって、データ“０”または“１”を記憶し１つのセル
に１ビットのデータを記憶する。これに対してより高密
度なＥＥＰＲＯＭを実現させるため、１つのセルに多ビ
ット分のデータを記憶させる多値記憶方式も知られてい
る。例えば４値記憶方式では、データ“０”，“１”，
“２”，“３”を１つのセルに記憶させるため、データ
に対応した４つの電荷量を浮遊ゲートに蓄える。

【０００３】４値方式を例にデータの記憶状態の一例を
説明する。浮遊ゲートの電荷量が０の状態を中性状態と
し、中性状態より正の電荷を蓄えた状態を消去状態とす
る。また、消去状態をデータ“０”に対応させる。例え
ば、基板に高電圧（〜２０Ｖ）を印加し、制御ゲートを
０Ｖとして消去は行われる。中性状態より負の電荷を蓄
えた状態をデータ“１”の状態とする。データ“２”の
状態も中性状態より負の電荷を蓄えた状態であるが、負
の電荷量がデータ“１”の状態の負の電荷量より多くさ
れる。データ“３”の状態はさらに負の電荷量が多くさ
れる。例えば、書き込み動作中、基板、ソース、ドレイ
ンを０Ｖ、制御ゲートを高電圧（〜２０Ｖ）として、負
の電荷を浮遊ゲートに蓄え、データ“１”，“２”，
“３”を書き込む。また、書き込み動作中、基板を０
Ｖ、ソース、ドレインを１０Ｖ、制御ゲートを高電圧
（〜２０Ｖ）として浮遊ゲート中の電荷を保持し、デー
タ“０”をメモリセルに記憶する。これによって、４つ
の書き込み状態（“０”，“１”，“２”，“３”）が
メモリセルの中に実現される。

【０００４】メモリセルの書き込み状態は、制御ゲート
に所定の読み出し電圧を与え、メモリセルのチャネルを
介してセル電流と呼ばれる電流が流れるか否かを検出し
て調べられる。読み出し電圧を３種類用意すれば、４つ
の書き込み状態を判別できる。このとき、セル電流を流
しているメモリセルではそのセル電流によってソースの
電位が上昇する。これは、ソースと接地電位の間に寄生
抵抗があるためである。

【０００５】多値記憶ＥＥＰＲＯＭの１つとして、複数
のバイト分のデータを一括してメモリセルに多値レベル
データとして書き込むものが知られている（特開平７−
９３９７９）。一括して書き込むのは、書き込み時間を
短縮するためであり、個々のメモリセルに多値データを
書き込むための制御データを記憶する複数のデータ記憶
回路を備えている。また、書き込み状態を精度よく制御
するため、例えば、書き込み動作後にメモリセルの書き
込み状態を検出し（書き込みベリファイ）、書き込み不
十分なメモリセルがあれば、そのメモリセルのみに書き
込みを促進するような書き込み電圧が印加されるよう、
データ記憶回路の制御データは変換される。変換された
制御データを用いて、再度書き込み動作が行われ、全て
の選択されたメモリセルが十分書き込まれるまで、書き
込み動作と書き込みベリファイ動作は続けられる。読み
出しも書き込み同様複数バイト単位で一括して行われ
る。これも読み出し時間を短縮するためである。メモリ
セルのソースは共通ソース線に繋がる。

【０００６】このようなＥＥＰＲＯＭでは、読み出し時
あるいは書き込みベリファイ時に、セル電流によって共
通ソース線電圧が大きく上昇する。この電圧はセル電流
を流しているメモリセルの数によって異なり、一括して
読み出すまたは書き込みベリファイするメモリセルのデ
ータパターンによって異なる。このため正確にメモリセ
ルの状態を検出することが難しいという問題があった。

【０００７】例えば、しきい電圧が１Ｖのメモリセルの
制御ゲートに１Ｖ以上与えればセル電流は流れるはずで
ある。ところが、上記メモリセル以外のメモリセルでセ
ル電流が流れると共通ソース線の電位が浮いてしまい、
上記しきい電圧が１Ｖのメモリセルではセル電流が流れ
なくなる恐れがある。特に、多値メモリでは読み出し動
作や書き込み動作を精度よく制御する必要があるので、
ソース線の電位の浮きは大きな問題である。

【０００８】

【発明が解決しようとする課題】このように従来では、
メモリセルの状態を検出しようとすると、セル電流が流
れることでソース線電圧が上昇し、精度よくメモリセル
の状態を検出することが難しいという問題がある。

【０００９】この発明は、上記事情を考慮し、その課題
は、精度よくメモリセルの状態を検出できる半導体記憶
装置を提供することである。

【００１０】

【課題を解決するための手段】この発明の半導体記憶装
置は、ゲート、ドレイン、ソースを有するメモリセル
と、前記メモリセルの状態を検出するために、前記ゲー
トに読み出しゲート電圧を印加する制御回路と、前記ソ
ースの電圧に応じて前記読み出しゲート電圧を調整し発
生する制御電圧発生回路とを具備したことを特徴とす
る。

【００１１】この発明では、所定のデータを記憶したメ
モリセルの状態を検出するためにメモリセルのゲート電
極に読み出しゲート電圧を印加する際、ソース電極の電
圧に応じて上記読み出しゲート電圧を調整し発生する。

【００１２】すなわち、半導体記憶装置の、読み出し時
や、書き込み後に行われる書き込みベリファイ時におい
て、メモリセルのゲート電極（制御ゲート）に印加され
る読み出し電圧をメモリセルのソースの電圧に応じて調
整する。あるいは、複数のメモリセルに共通なソース線
の電圧に応じて読み出し電圧を調整する。

【００１３】

【発明の実施の形態】図１は、この発明の実施形態に係
る半導体記憶装置の構成、具体的には多値記憶式ＮＡＮ
Ｄフラッシュメモリの構成を示すブロック図である。

【００１４】メモリセルアレイ１は、複数のビット線と
複数のワード線と共通ソース線を含み、電気的にデータ
の書き換えが可能なメモリセルがマトリクス状に配置さ
れ構成されている。このメモリセルアレイ１に対して、
ビット線を制御するためのビット線制御回路２とワード
線制御回路６が設けられる。

【００１５】ビット線制御回路２は、ビット線を介して
メモリセルアレイ１中のメモリセルのデータを読み出し
たり、ビット線を介してメモリセルアレイ１中のメモリ
セルに書き込み制御電圧を印加してメモリセルに書き込
みを行ったり、ビット線を介してメモリセルアレイ１中
のメモリセルの書き込み状態（電気的特性) を検出した
りする。ビット線制御回路２は、図示しないが、複数の
データ記憶回路を含む。カラムデコーダ３によって選択
されたデータ記憶回路により読み出されたメモリセルの
データは、データ入出力バッファ４を介して入出力端子
５から外部へ出力される。また、外部からデータ入出力
端子５に入力された書き込みデータは、データ入出力バ
ッファ４を介して、カラムデコーダ３によって選択され
たデータ記憶回路に初期的な制御データとして入力され
る。ビット線制御回路２に含まれる複数のデータ記憶回
路に記憶されている内容を検出するために、データ検出
回路９が設けられる。

【００１６】ワード線制御回路６は、メモリセルアレイ
１中のワード線を選択し、読み出しあるいは書き込みあ
るいは消去に必要な電圧を与える。メモリセルアレイ
１、ビット線制御回路２、カラムデコーダ３、データ入
出力バッファ４、ワード線制御回路６、およびデータ検
出回路９は、制御信号および制御電圧発生回路７によっ
て制御される。制御信号および制御電圧発生回路７は、
外部から制御信号入力端子８に入力される制御信号によ
って制御される。また、データ検出回路９で検出され
た、ビット線制御回路２に含まれる複数のデータ記憶回
路の内容に応答する。

【００１７】図１に示される制御信号および制御電圧発
生回路７には、この発明に関わる読み出し及びベリファ
イ電圧発生回路７ａが含まれている。この読み出し及び
ベリファイ電圧発生回路７ａは、制御電圧発生回路７で
発生される読み出し時あるいは書き込みベリファイ時の
選択ワード線ＷＬの電圧を、メモリセルアレイ１の共通
ソース線電圧に応じて調整する。つまり、共通ソース線
が０Ｖのときは例えば１Ｖを発生し、共通ソース線が
０．２Ｖのときは例えば１．２Ｖを発生する。

【００１８】すなわち、メモリセルの状態を検出しよう
とすると、セル電流が流れることでソース線電圧が上昇
し、ひいては多値メモリ等しきい電圧が１Ｖ程度のメモ
リセルに対する読み出し動作、書き込み動作の制御は困
難になる。これを解消するため、ソース線電圧に応じて
読み出し時あるいは書き込みベリファイ時に与える選択
ワード線ＷＬの電圧を調整し、共通ソース線との電位差
をほぼ一定に保つ構成を備えるものである。これによ
り、例えばメモリセルのソ−スとゲートの電位差は１Ｖ
に保たれ、正確にメモリセルの状態を検出することがで
きる。

【００１９】次に、図１の各ブロック内の構成を踏まえ
て詳細に説明する。図２は、図１中のメモリセルアレイ
１及びビット線制御回路２（データ記憶回路）の構成を
示す回路ブロック図である。メモリセルＭが４個直列接
続されたＮＡＮＤ型セルユニットの一端は、選択トラン
ジスタＳを介してビット線ＢＬに接続され、セルユニッ
トの他端は、選択トランジスタＳを介して共通ソース線
ＳＲＣに接続される。メモリセルＭの制御ゲート電極は
ワード線ＷＬに接続され、２つの選択トランジスタＳは
それぞれ選択ゲートＳＧ１，ＳＧ２に接続される。１本
のワード線ＷＬを共有するメモリセルＭは、ページとい
う単位を形成し、４ページで１ブロックを構成する。こ
こでは２ブロック分が示されているが、任意の整数、例
えば１０２４ブロックなどでもよい。ビット線ＢＬはＢ
Ｌ０〜ＢＬ４２２３の４２２４本が示されているが、任
意の整数、例えば２１１２本などでもよい。

【００２０】ビット線制御回路２は、上述のように複数
のデータ記憶回路１０を含む。ここでは、２本のビット
線ＢＬに対して１つ設けられているが、任意の整数本、
例えば１本や４本や６本や９本などでもよい。信号ＣＳ
Ｌはカラムデコーダ３の出力信号で、例えば、ビット線
ＢＬ０とＢＬ１に接続されるデータ記憶回路１０に記憶
されているメモリセルのデータはＣＳＬ０とＣＳＬ１に
よってデータ入出力バッファ４に出力される。

【００２１】また、例えばＣＳＬ２とＣＳＬ３によっ
て、ビット線ＢＬ２とＢＬ３に接続されるデータ記憶回
路１０に、データ入出力バッファ４から、制御データが
初期的に転送される。データ記憶回路１０は、読み出し
の際、どちらか一方のビット線に接続されるメモリセル
のデータを読み出す。また、書き込みの際、どちらか一
方のビット線に接続されるメモリセルに、記憶されてい
る制御データに従って書き込み制御電圧を印加する。ま
た、書き込み状態検出の際、どちらか一方のビット線
に、記憶されている制御データに従って選択的に読み出
しビット線信号を印加し、接続されるメモリセルの書き
込み状態を検出する。

【００２２】図３（ａ），（ｂ）は、図２に示されたメ
モリセルＭと選択トランジスタＳの構造をそれぞれ示す
断面図である。（ａ），（ｂ）共にｐ型の半導体基板１
１の表面にｎ型の拡散層１２が形成され、１つがドレイ
ンもう１つがソースとなる。図に示すように、（ａ）の
メモリセルＭでは、半導体基板１１上に絶縁膜１３を介
して浮遊ゲート１４、さらにその上に絶縁膜１５を介し
てワード線ＷＬとなる制御ゲート１６が形成される。
（ｂ）の選択トランジスタＳでは、半導体基板１１上に
絶縁膜１７を介して選択ゲートＳＧとなる選択ゲート１
８が形成される。

【００２３】図４は、図２中のある１つのＮＡＮＤ型セ
ルユニットの構造を示す断面図である。例えば、メモリ
セルＭは４つ直列接続され、その直列接続の一端は選択
トランジスタＳを介して共通ソース線ＳＲＣに接続さ
れ、その直列接続の他端は選択トランジスタＳを介して
ビット線ＢＬに接続される。

【００２４】選択されたブロックの選択されたワード線
を例えばＷＬ２とすると、書き込み時には、選択された
ワード線ＷＬ２に２０Ｖが印加される。また、選択され
たブロックにおける非選択ワード線ＷＬ１，ＷＬ３とＷ
Ｌ４には１０Ｖが与えられる。また、選択ゲートＳＧ１
には電源電圧ＶＣＣが与えられる。選択ゲートＳＧ２は
０Ｖである。非選択ブロックの全ワード線ＷＬと全選択
ゲートＳＧは０Ｖである。

【００２５】例えば、４値記憶の場合、データ“１”，
“２”，“３”を書き込むときは、ビット線ＢＬを０Ｖ
にする。これによって、選択メモリセルでは浮遊ゲート
に電子が注入され、しきい電圧が正になる。データ
“０”を書き込む場合は、ビット線ＢＬを例えば電源電
圧ＶＣＣにする。この場合、浮遊ゲートには電子が注入
されない。データ“１”，“２”，“３”を書き込むと
きのビット線ＢＬの電圧は０Ｖでなくてもよい。例え
ば、データ“１”を書き込むときビット線ＢＬの電圧を
０．８Ｖにして、データ“２”，“３”を書き込むとき
のビット線ＢＬの電圧を０Ｖとしてもよい。これは、デ
ータ“１”を記憶させるためにメモリセルＭの浮遊ゲー
トに注入する電子量は、データ“２”，“３”を記憶さ
せるために注入する電子より少なくてよいからである。
また、データ“１”，“２”，“３”を書き込むときの
ビット線ＢＬの電圧はそれぞれ異なっていてもよい。例
えば、それぞれ、０．８Ｖ，０．４Ｖ，０Ｖとしてもよ
い。

【００２６】消去時は、基板の電圧Ｖｓｕｂを２０Ｖに
する。また、選択ゲートＳＧ１とＳＧ２、ソース線ＳＲ
Ｃ、ビット線ＢＬも２０Ｖにする。消去するブロックの
ワード線ＷＬ１〜ＷＬ４を０Ｖにすると、電子が浮遊ゲ
ートから放出されしきい電圧が負になる（データ“０”
の状態）。消去しないブロックのワード線ＷＬ１〜ＷＬ
４を２０Ｖにすると、電子は浮遊ゲートから放出されな
い。

【００２７】例えば４値記憶の場合、データ“０”に対
応するメモリセルのしきい電圧を０Ｖ以下、データ
“１”に対応するメモリセルのしきい電圧を０．４Ｖ〜
０．８Ｖ、データ“２”に対応するメモリセルのしきい
電圧を１．２Ｖ〜１．６Ｖ、データ“３”に対応するメ
モリセルのしきい電圧を２．０Ｖ〜２．４Ｖとする。

【００２８】読み出し時は、選択されたブロックの選択
ワード線ＷＬ２を後述する読み出し用の電位Ｖreadに設
定する。選択されたブロックの非選択ワード線ＷＬ１，
ＷＬ３とＷＬ４は例えば３Ｖにする。選択されたブロッ
クの選択ゲートＳＧ１とＳＧ２も３Ｖにする。非選択ブ
ロックの全ワード線ＷＬおよび全選択ゲートＳＧは０Ｖ
である。ソース線ＳＲＣは寄生抵抗を介して０Ｖに接地
される。

【００２９】共通ソース線電位が寄生抵抗によって上昇
しなければ、 （１）Ｖreadを０Ｖにして、選択メモリセルがデータ
“１”か“２”か“３”を記憶していれば、電源電圧Ｖ
ＣＣに充電され浮遊状態にされたビット線の電圧は、Ｖ
ＣＣのままである。また、選択メモリセルがデータ
“０”を記憶していれば、ＶＣＣに充電され浮遊状態に
されたビット線の電圧は０Ｖに下がる。 （２）Ｖreadを１Ｖにして、選択メモリセルがデータ
“２”か“３”を記憶していれば、ＶＣＣに充電され浮
遊状態にされたビット線の電圧はＶＣＣのままである。
選択メモリセルがデータ“０”か“１”を記憶していれ
ば、ＶＣＣに充電され浮遊状態にされたビット線の電圧
は０Ｖに下がる。 （３）Ｖreadを１．８Ｖにして、選択メモリセルがデー
タ“３”を記憶していれば、ＶＣＣに充電され浮遊状態
にされたビット線の電圧はＶＣＣのままである。選択メ
モリセルがデータ“０”か“１”か“２”を記憶してい
れば、ＶＣＣに充電され浮遊状態にされたビット線の電
圧は０Ｖに下がる。 以上の（１）〜（３）よりメモリセルＭに記憶されてい
るデータが判定される。

【００３０】図５は、図２に示されるメモリセルアレイ
１につながるデータ記憶回路１０の具体的な第１の構成
例を示す回路図である。ここでは、例として４値記憶フ
ラッシュメモリの構成例を示す。ＰチャネルＭＯＳトラ
ンジスタＱｐ１とＱｐ２、およびＮチャネルＭＯＳトラ
ンジスタＱｎ１，Ｑｎ２，Ｑｎ４，Ｑｎ５，Ｑｎ８で第
１のサブデータ回路を構成する。また、ＰチャネルＭＯ
ＳトランジスタＱｐ４とＱｐ５、及びＮチャネルＭＯＳ
トランジスタＱｎ１２，Ｑｎ１３，Ｑｎ１５，Ｑｎ１
６，Ｑｎ１９で第２のサブデータ回路を構成する。

【００３１】第１及び第２のサブデータ回路は、それぞ
れ書き込み時に第１および第２のサブデータを記憶す
る。第１及び第２のサブデータ回路は、それぞれ読み出
し時に第１および第２の読み出しサブデータを記憶す
る。すなわち、上記トランジスタＱｐ１，Ｑｐ２，Ｑｎ
１，Ｑｎ２は、第１のサブデータ回路におけるデータラ
ッチ回路を構成し、上記トランジスタＱｐ４，Ｑｐ５，
Ｑｎ１２，Ｑｎ１３は、第２のサブデータ回路における
データラッチ回路を構成する。

【００３２】ＰチャネルＭＯＳトランジスタＱｐ３とＱ
ｐ６は、それぞれ第１および第２のサブデータ回路をリ
セットするためのものである。リセットされると第１の
サブデータ回路内のノードＮａｉは“Ｈ”（ハイ）レベ
ルとなる。この状態は、第１のサブデータ回路が“１”
の第１の読み出しサブデータ、または“１”の第１のサ
ブデータを記憶している状態である。また、リセットさ
れると第２のサブデータ回路内のノードＮａｉ＋１は
“Ｈ”レベルとなる。この状態は第２のサブデータ回路
が“１”の第２の読み出しサブデータまたは“１”の第
２のサブデータを記憶している状態である。第１のサブ
データ回路内のノードＮａｉが“Ｌ”（ロー）レベルの
状態は、第１のサブデータ回路が“０”の第１の読み出
しサブデータまたは“０”の第１のサブデータを記憶し
ている状態である。第２のサブデータ回路内のノードＮ
ａｉ＋１が“Ｌ”レベルの状態は、第２のサブデータ回
路が“０”の第２の読み出しサブデータまたは“０”の
第２のサブデータを記憶している状態である。

【００３３】ＮチャネルＭＯＳトランジスタＱｎ６およ
びＱｎ１７は、第１および第２のサブデータ回路とそれ
ぞれデータ入出力線ＩＯＬ，ＩＯＵを電気的に接続する
ためのものである。それぞれのゲート電極にはカラムデ
コーダ３からの出力ＣＳＬｉおよびＣＳＬｉ＋１がそれ
ぞれ与えられる。例えば、ＣＳＬｉが“Ｈ”になると、
ビット線ＢＬｉとＢＬｉ＋１に設けられたデータ記憶回
路１０の第１のサブデータ回路とデータ入出力線ＩＯＬ
が電気的に接続される。

【００３４】データ入出力線ＩＯＬ，ＩＯＵは、図１に
おけるデータ入出力バッファ４に接続されていて、この
第１のサブデータ回路にサブデータを設定することがで
きる。あるいは、この第１のサブデータ回路の読み出し
サブデータをデータ入出力バッファ４に出力することが
できる。ＮチャネルＭＯＳトランジスタＱｎ３とＱｎ１
４は、それぞれ第１および第２のサブデータ回路に
“０”のサブデータをプリセットするためのものであ
る。プリセットされると第１のサブデータ回路内のノー
ドＮａｉは“Ｌ”レベルとなる。また、プリセットされ
ると第２のサブデータ回路内のノードＮａｉ＋１は
“Ｌ”レベルとなる。

【００３５】ＮチャネルＭＯＳトランジスタＱｎ７とＱ
ｎ８は、第１のサブデータ回路に記憶されている第１の
サブデータに応じて、ビット線ＢＬｉまたはＢＬｉ＋１
の電圧を制御する。また、ＮチャネルＭＯＳトランジス
タＱｎ１８とＱｎ１９は、第２のサブデータ回路に記憶
されている第２のサブデータに応じて、ビット線ＢＬｉ
またはＢＬｉ＋１の電圧を制御する。

【００３６】ＮチャネルＭＯＳトランジスタＱｎ７とＱ
ｎ９は、第１のサブデータ回路において“１”の第１の
サブデータが記憶されているとき、ビット線ＢＬｉまた
はＢＬｉ＋１の電圧を０Ｖにする。また、ＮチャネルＭ
ＯＳトランジスタＱｎ１８とＱｎ２０は、第２のサブデ
ータ回路において“１”の第２のサブデータが記憶され
ているとき、ビット線ＢＬｉまたはＢＬｉ＋１の電圧を
ＶＲＰにする。

【００３７】ＮチャネルＭＯＳトランジスタＱｎ１０お
よびＱｎ２１は、第１および第２のサブデータ回路とビ
ット線ＢＬｉまたはＢＬｉ＋１の電気的接続を制御す
る。信号ＢＬＣ１が“Ｈ”レベル、ＢＬＣ２が“Ｌ”レ
ベルであれば、第１および第２のサブデータ回路とビッ
ト線ＢＬｉが電気的に接続される。また、信号ＢＬＣ１
が“Ｌ”レベル、でＢＬＣ２が“Ｈ”レベルであれば、
第１および第２のサブデータ回路とビット線ＢＬｉ＋１
が電気的に接続される。

【００３８】ＮチャネルＭＯＳトランジスタＱｎ１１と
Ｑｎ２２は、ビット線ＢＬｉと電圧ＶＢＬ１の電気的接
続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２の電気的接続を
制御する。信号ＰＲＥ１が“Ｈ”レベルであれば、ビッ
ト線ＢＬｉと電圧ＶＢＬ１が電気的に接続される。信号
ＰＲＥ２が“Ｈ”レベルであれば、ビット線ＢＬｉ＋１
と電圧ＮＢＬ２が電気的に接続される。

【００３９】信号ＲＳＴ，ＳＥＮ１，ＳＥＮ２，ＲＤ
１，ＲＤ２，ＰＲＯ１，ＰＲＯ２，ＰＲＳＴ，ＢＬＣ
１，ＢＬＣ２，ＰＲＥ１，ＰＲＥ２，電圧ＶＲＰ，ＶＢ
Ｌ１，ＶＢＬ２は、図１における制御信号および制御電
圧発生回路７の出力信号であり、図２にみられるデータ
記憶回路１０の全てに共通である。データ入出力線ＩＯ
Ｌ，ＩＯＵはデータ入出力バッファ４に接続され、図２
にみられるデータ記憶回路１０の全てに共通である。電
圧ＶＣＣは電源電圧で例えば３．３Ｖである。

【００４０】第１及び第２サブデータ回路は、“０”ま
たは“１”のサブデータを記憶し、各々、ビット線信号
の“Ｈ”レベルに応答して記憶されている“１”のサブ
データを“０”のサブデータに変更し、“０”のサブデ
ータを保持するよう構成されている。また、第１及び第
２のサブデータ回路は、“０”または“１”の読み出し
サブデータを記憶し、各々、ビット線信号の“Ｈ”レベ
ルに応答して記憶されている“１”の読み出しサブデー
タを“０”の読み出しサブデータに変更し、“０”の読
み出しサブデータを保持するよう構成されている。

【００４１】このような実施形態の具体的な回路構成に
よらず、上記の機能を有する種々様々な回路を用いて同
様に実施可能である。この実施形態のサブデータ回路で
は、信号ＳＥＮ１またはＳＥＮ２が“Ｈ”レベルとなっ
て、このときビット線ＢＬの“Ｈ”レベルがＮチャネル
ＭＯＳトランジスタＱｎ５またはＱｎ１６のゲート電極
に転送されると、ＮチャネルＭＯＳトランジスタＱｎ５
またはＱｎ１６が導通し、ノードＮａｉまたはＮａｉ＋
１が“Ｌ”レベルにされる。これによって、“１”のサ
ブデータまたは読み出しサブデータは“０”のサブデー
タまたは読み出しサブデータに変更される。“０”のサ
ブデータまたは読み出しサブデータは、もともとノード
ＮａｉまたはＮａｉ＋１が“Ｌ”レベルであるので変更
されない。また、ビット線ＢＬの“Ｌ”レベルによって
サブデータまたは読み出しサブデータは、ＮチャネルＭ
ＯＳトランジスタＱｎ５またはＱｎ１６が非導通なので
変更されない。

【００４２】図６は、図１に示されているデータ検出回
路９の具体的な構成を示している。インバータＩＶ１、
ＮＡＮＤ論理回路Ｇ１，Ｇ２，Ｇ３で構成される回路に
より、データ記憶回路１０（図２，図５参照）に“１”
の制御データがあるか否かを検出する。データ記憶回路
１０の１つでも“１”の制御データを記憶していると信
号ＦＲ１が“Ｈ”となる。また、インバータＩＶ２、Ｎ
ＡＮＤ論理回路Ｇ４，Ｇ５，Ｇ６で構成される回路によ
り、データ記憶回路１０に“２”の制御データがあるか
否かを検出する。データ記憶回路１０の１つでも“２”
の制御データを記憶していると信号ＦＲ２が“Ｈ”とな
る。また、ＮＡＮＤ論理回路Ｇ７，Ｇ８，Ｇ９で構成さ
れる回路により、データ記憶回路１０に“３”の制御デ
ータがあるか否かを検出する。データ記憶回路１０の１
つでも“３”の制御データを記憶していると信号ＦＲ３
が“Ｈ”となる。

【００４３】信号ＤＴが“Ｈ”のとき、データ入出力線
ＩＯＬ，ＩＯＵを介して、データ記憶回路１０の制御デ
ータを検出する。信号ＤＲＳＴＢが“Ｌ”レベルとなる
と、信号ＦＲ１，ＦＲ２，ＦＲ３は“Ｌ”レベルにリセ
ットされる。信号ＤＴ，ＤＲＳＴＢは図１の制御信号お
よび制御電圧発生回路７の出力信号である。信号ＦＲ
１，ＦＲ２，ＦＲ３は制御信号および制御電圧発生回路
７にフィードバックされる。

【００４４】図７は、メモリセルに記憶されている４値
データの読み出し動作を示す波形図であり、前記図５の
各部の電圧変化を示している。ここでは、ビット線ＢＬ
０，ＢＬ２，…，ＢＬｉ，…，ＢＬ４２２２が選択され
（代表としてＢＬｉを示す）、ワード線ＷＬ２が選択さ
れている場合を示す。ここでは、４値記憶の例である
が、記憶レベルを３レベルに限定すれば、容易に３値記
憶が実施できる。電圧ＶＢＬ１，ＶＢＬ２（図５に図
示）は読み出しの間０Ｖである。

【００４５】まず、信号ＢＬＣ１が“Ｈ”となってビッ
ト線ＢＬｉは選択される（ｔ１）。信号ＲＳＴによって
第１および第２のサブデータ回路には“１”のそれぞれ
第１および第２の読み出しサブデータが設定される（ｔ
１〜ｔ２）。電圧ＶＲＰが電源電圧ＶＣＣとなる（ｔ
１）。

【００４６】信号ＰＲＥ１が“Ｌ”レベルとなって、ビ
ット線ＢＬｉと電圧ＶＢＬ１が電気的に切り離される
（ｔ３）。信号ＰＲＯ２が“Ｈ”レベルとなって（ｔ
３）、ビット線ＢＬｉは第２のサブデータ回路によって
“Ｈ”レベルに充電される（ｔ３〜ｔ４）。次いで、選
択されたブロックの選択ゲートＳＧ１とＳＧ２、および
非選択ワード線ＷＬ１，３，４が３Ｖにされ、選択ワー
ド線ＷＬ２が１．８Ｖにされる（ｔ４）。

【００４７】ここで、メモリセルＭに記憶されているデ
ータとしきい電圧の関係を表１に示す。

【００４８】

【表１】

【００４９】選択ワード線ＷＬ２が１．８Ｖになると、
メモリセルが“３”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”レベルのままである（図７の
（１））。それ以外の場合はビット線ＢＬｉは“Ｌ”レ
ベルとなる（図７の（２））。続いて、信号ＳＥＮ１と
ＳＥＮ２を“Ｈ”レベルにして変調されたビット線ＢＬ
ｉの電圧を読み出す（ｔ５〜ｔ６）。メモリセルが
“３”データを記憶している場合のみ、第１および第２
のサブデータ回路の第１及び第２の読み出しサブデータ
はともに“０”となる。それ以外の場合は、第１および
第２の読み出しサブデータは“１”のままである。

【００５０】信号ＰＲＥ１が“Ｈ”レベルとなって（ｔ
６〜ｔ７）、ビット線ＢＬｉは０Ｖにリセットされる。
その後、信号ＰＲＯ２が“Ｈ”レベルとなって（ｔ７〜
ｔ８）、第２の読み出しサブデータが“１”の場合の
み、電圧ＶＲＰによってビット線ＢＬｉは“Ｈ”レベル
に充電される（ｔ７〜ｔ８）。ビット線ＢＬｉは、第２
のサブデータ回路に記憶されている第２の読み出しサブ
データが“０”のときには“Ｌ”レベルのままである
（図７の（５））。次いで、選択されたブロックの選択
ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１，
３，４が３Ｖにされ、選択ワード線ＷＬ２が１．０Ｖに
される（ｔ８）。

【００５１】選択ワード線ＷＬ２が１．０Ｖになると、
メモリセルが“２”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”レベルのままである（図７の
（３））。メモリセルが“１”または“０”データを記
憶している場合はビット線ＢＬｉは“Ｌ”レベルとなる
（図７の（４））。続いて、信号ＳＥＮ２を“Ｈ”レベ
ルにして変調されたビット線ＢＬｉの電圧を読み出す
（ｔ９〜ｔ１０）。メモリセルが“２”データを記憶し
ている場合のみ、第２の読み出しサブデータは“１”か
ら“０”となる。メモリセルが“１”または“０”デー
タを記憶している場合は、第２の読み出しサブデータは
“１”のままである。メモリセルが“３”データを記憶
している場合は、すでに第２の読み出しサブデータは
“０”である。

【００５２】信号ＰＲＥ１が“Ｈ”レベルとなって（ｔ
１０〜ｔ１１）、ビット線ＢＬｉは０Ｖにリセットされ
る。その後、信号ＰＲＯ２が“Ｈ”レベルとなって（ｔ
１１〜ｔ１２）、第２の読み出しサブデータが“１”の
場合のみ、電圧ＶＲＰによってビット線ＢＬｉは“Ｈ”
レベルに充電される（ｔ１１〜ｔ１２）。ビット線ＢＬ
ｉは第２のサブデータ回路に記憶されている第２の読み
出しサブデータが“０”の場合は、“Ｌ”レベルのまま
である（図７の（８））。次いで、選択されたブロック
の選択ゲートＳＧ１とＳＧ２、および非選択ワード線Ｗ
Ｌ１，３，４が３Ｖにされ、選択ワード線ＷＬ２が１．
０Ｖにされる（ｔ１２）。

【００５３】選択ワード線ＷＬ２が０Ｖになると、メモ
リセルが“１”データを記憶している場合のみビット線
ＢＬｉは“Ｈ”レベルのままである（図７の（６））。
メモリセルが“０”データを記憶している場合はビット
線ＢＬｉは“Ｌ”レベルとなる（図７の（７））。続い
て、信号ＳＥＮ１を“Ｈ”レベルにして変調されたビッ
ト線ＢＬｉの電圧を読み出す（ｔ１３〜ｔ１４）。メモ
リセルが“１”データを記憶している場合のみ、第１の
読み出しサブデータは“１”から“０”となる。メモリ
セルが“０”データを記憶している場合は、第１の読み
出しサブデータは“１”のままである。メモリセルが
“３”データを記憶している場合は、すでに第１の読み
出しサブデータは“０”である。メモリセルが“２”デ
ータを記憶している場合は、ビット線ＢＬｉの電圧がメ
モリセルによらず“Ｌ”レベルであるので第１の読み出
しサブデータは“１”のままである。

【００５４】信号ＣＳＬｉとＣＳＬｉ＋１が“Ｈ”レベ
ルになると、第１の読み出しサブデータは、データ入出
力線ＩＯＬに出力されてデータ出力バッファ４を介して
データ入出力端子５から、外部へ出力される。また、第
２の読み出しサブデータは、データ入出力線ＩＯＵに出
力されてデータ出力バッファ４を介してデータ入出力端
子５から、外部へ出力される。カラムデコーダ３によっ
て選択された信号ＣＳＬに従って、任意のカラム番地の
第１と第２の読み出しサブデータが出力できる。

【００５５】読み出し動作中、非選択ビット線ＢＬｉ＋
１は、電圧ＶＢＬ２によって固定される。ここでは０Ｖ
である。表２に、メモリセルの４値データと第１および
第２の読み出しサブデータの関係を示す。

【００５６】

【表２】

【００５７】図８は、データ記憶回路１０への制御デー
タの初期設定と書き込み動作を示す波形図であり、前記
図５および図６の各部の電圧変化を示している。ここで
は、ビット線ＢＬ０，ＢＬ２，…，ＢＬｉ，…，ＢＬ４
２２２が選択され（代表としてＢＬｉを示す）、ワード
線ＷＬ２が選択されている場合を示す。記憶レベルを３
レベルに限定すれば容易に３値記憶が実施できる。

【００５８】ビット線ＢＬｉに備えられたデータ記憶回
路１０への制御データの初期設定は次のように行われ
る。第１のサブデータ回路の初期サブデータがデータ入
出力線ＩＯＬに転送され、信号ＣＳＬｉが“Ｈ”レベル
になって、第１のサブデータ回路に初期サブデータが記
憶される。同時に、第２のサブデータ回路の初期サブデ
ータがデータ入出力線ＩＯＵに転送され、信号ＣＳＬｉ
＋１が“Ｈ”レベルになって、第２のサブデータ回路に
初期サブデータが記憶される。このとき、初期制御デー
タと初期サブデータの関係は、以下の表３に示される。

【００５９】

【表３】

【００６０】ここで、全ての初期制御データ設定以前
に、信号ＰＲＳＴを“Ｈ”レベルにして全てのデータ記
憶回路１０の制御データを“０”にプリセットしておく
ことが望ましい。後ほど説明するように、制御データ
“０”によってメモリセルＭの状態は変化させられない
ので、２１１２個のデータ記憶回路１０の内、所望のデ
ータ記憶回路のみに外部から初期制御データを設定すれ
ばよい。もちろん２１１２個全部のデータ記憶回路１０
に初期制御データを外部から設定してもよい。

【００６１】書き込み動作では、まず、信号ＢＬＣ１が
“Ｈ”レベルとなり、ビット線ＢＬｉが選択される（ｔ
１）。信号ＤＲＳＴＢは“Ｌ”レベルとなり、データ検
出回路９がリセットされる（ｔ１〜ｔ２）。

【００６２】電圧ＶＢＬ１がＶＣＣとなり、ビット線Ｂ
ＬｉにＮチャネルＭＯＳトランジスタＱｎ１１を介して
ＶＣＣが伝達され、ビット線ＢＬｉはＶＣＣに充電され
る。その後、信号ＰＲＥ１が“Ｌ”レベルとなって、選
択ビット線ＢＬｉはフローティングにされる（ｔ２〜ｔ
３）。また、電圧ＶＢＬ２がＶＣＣとなり、非選択ビッ
ト線ＢＬｉ＋１にＮチャネルＭＯＳトランジスタＱｎ２
２を介してＶＣＣが伝達され、非選択ビット線ＢＬｉ＋
１はＶＣＣに充電される（ｔ２〜ｔ３）。また、選択ゲ
ートＳＧ１とワード線ＷＬ１〜４がＶＣＣにされる（ｔ
２〜ｔ３）。

【００６３】信号ＰＲＯ１とＰＲＯ２が“Ｈ”レベルと
なって、第１または第２のサブデータのどちらか１つが
“１”であれば、選択ビット線ＢＬｉは、ＮチャネルＭ
ＯＳトランジスタＱｎ９またはＱｎ２０によって０Ｖに
される（ｔ３）。この結果、ビット線ＢＬｉは、制御デ
ータが“０”の場合はＶＣＣに、制御データが“１”，
“２”または“３”の場合は０Ｖになる。選択ワード線
ＷＬ２が２０Ｖ、非選択ワード線が１０Ｖにされてメモ
リセルの浮遊ゲートへの電子注入が制御データに応じて
始まる（ｔ３）。ビット線ＢＬが０Ｖの場合、メモリセ
ルのチャネルとワード線間の電位差が２０Ｖで電子注入
が起こる。ビット線ＢＬがＶＣＣの場合、メモリセルの
チャネルはワード線ＷＬ１〜４との容量結合により昇圧
され、メモリセルのチャネルとワード線間の電位差が小
さいため電子注入が実質的に起こらない。

【００６４】選択ワード線ＷＬ２が２０Ｖにされている
期間（ｔ３〜ｔ７）、データ記憶回路１０に記憶されて
いる制御データが検出される。カラムデコーダ３によっ
て、ＣＳＬ０とＣＳＬ１〜ＣＳＬ４２２２とＣＳＬ４２
２３まで順に選択され、制御データは、データ入出力線
ＩＯＬとＩＯＵを介してデータ検出回路９に伝えられ
る。例として、ＣＳＬｉとＣＳＬｉ＋１が選択された場
合が図８に示されている。ＣＳＬｉとＣＳＬｉ＋１が
“Ｈ”レベルとなって（ｔ４〜ｔ５）、データ入出力線
ＩＯＬとＩＯＵに制御データが出力される。信号ＤＴが
“Ｈ”レベルとなると、データ検出回路９で制御データ
が検出される（ｔ５〜ｔ６）。

【００６５】このとき、データ記憶回路１０のうち１つ
でもデータ“１”を記憶していると、信号ＦＲ１が
“Ｈ”レベルとなる。また、データ記憶回路１０のうち
１つでもデータ“２”を記憶していると、信号ＦＲ２が
“Ｈ”レベルとなる。また、もしデータ記憶回路１０の
うち１つでもデータ“３”を記憶していると、信号ＦＲ
３が“Ｈ”レベルとなる。

【００６６】ワード線ＷＬ１〜４がＶＣＣに落とされた
（ｔ７〜ｔ８）後、電圧ＶＢＬ２が０Ｖ、信号ＰＲＥ１
が“Ｈ”レベルとなって、ビット線ＢＬｉとＢＬｉ＋１
は０Ｖにリセットされる（ｔ８〜ｔ９）。電圧ＶＢＬ１
は０Ｖである。またワード線ＷＬ１〜４も０Ｖにリセッ
トされる（ｔ８〜ｔ９）。

【００６７】図９は、図８に示される時間ｔ１〜ｔ９で
行われる書き込み動作後の、メモリセルの書き込み状態
を検出する書き込みベリファイ動作を示す波形図であ
る。ここでは、ビット線ＢＬ０，ＢＬ２，…，ＢＬｉ，
…，ＢＬ４２２２が選択され（代表としてＢＬｉを示
す）、ワード線ＷＬ２が選択されている場合を示す。図
５における電圧ＶＢＬ１とＶＢＬ２は０Ｖである。

【００６８】まず、信号ＰＲＥ１が“Ｌ”レベルとなっ
てビット線ＢＬｉ電圧ＶＢＬ１が切り離され、ビット線
ＢＬｉは０Ｖのフローティング状態となる（ｔ１）。同
時に、信号ＢＬＣ１が“Ｈ”レベルとなってビット線Ｂ
Ｌｉは選択される（ｔ１）。

【００６９】電圧ＶＲＰが電源電圧ＶＣＣとなって（ｔ
２）、信号ＰＲＯ２が“Ｈ”レベルとなると（ｔ３）、
“３”および“２”の制御データを記憶しているデータ
記憶回路に対応するビット線ＢＬｉは、ＮチャネルＭＯ
ＳトランジスタＱｎ２０によって、“Ｈ”レベルに充電
される（ｔ３〜ｔ４）。“１”および“０”の制御デー
タを記憶しているデータ記憶回路に対応するビット線Ｂ
Ｌｉは、“Ｌ”レベルのままである。

【００７０】次いで、選択されたブロックの選択ゲート
ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１，３，４
が３Ｖにされ、選択ワード線ＷＬ２が２Ｖにされる（ｔ
４）。選択ワード線ＷＬ２が２．０Ｖになると、“３”
の制御データを記憶しているデータ記憶回路に対応する
メモリセルが“３”データを記憶している状態に達して
いれば、ビット線ＢＬｉは“Ｈ”レベルのままである
（図９の（１））。“３”の制御データを記憶している
データ記憶回路に対応するメモリセルが“３”データを
記憶している状態に達していなければ、ビット線ＢＬｉ
は“Ｌ”レベルになる（図９の（２））。“２”の制御
データを記憶しているデータ記憶回路に対応するメモリ
セルは、“３”データを記憶している状態に達しないの
で、ビット線ＢＬｉは“Ｌ”レベルになる（図９の
（２））。“１”および“０”の制御データを記憶して
いるデータ記憶回路に対応するビット線ＢＬｉは、
“Ｌ”レベルのままである（図９の（３））。

【００７１】続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”
レベルにして変調されたビット線ＢＬｉの電圧を読み出
す（ｔ５〜ｔ６）。“３”の制御データを記憶している
データ記憶回路に対応するメモリセルが“３”データを
記憶している状態に達している場合のみ、第１および第
２のサブデータ回路の第１及び第２のサブデータはとも
に“０”となって、制御データは“０”に変更される。
それ以外の場合は、第１および第２のサブデータは保持
される。時間ｔ２からｔ６までがデータ“３”のベリフ
ァイ読み出しである。

【００７２】信号ＰＲＯ１とＲＤ１が“Ｈ”レベルとな
って（ｔ７）、“２”および“０”の制御データを記憶
しているデータ記憶回路に対応するビット線ＢＬｉは、
第１のサブデータ回路によって、“Ｈ”レベルに充電さ
れる（ｔ７〜ｔ８）。“３”および“１”の制御データ
を記憶しているデータ記憶回路に対応するビット線ＢＬ
ｉは、第１のサブデータ回路によって、“Ｌ”レベルに
される（ｔ７〜ｔ８）。

【００７３】次いで、選択されたブロックの選択ゲート
ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１，３，４
が３Ｖにされ、選択ワード線ＷＬ２が１．２Ｖにされる
（ｔ８）。選択ワード線ＷＬ２が１．２Ｖになると、
“２”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“２”データを記憶している状態に
達していればビット線ＢＬｉは“Ｈ”レベルのままであ
る（図９の（４））。“２”の制御データを記憶してい
るデータ記憶回路に対応するメモリセルが“２”データ
を記憶している状態に達していなければ、ビット線ＢＬ
ｉは“Ｌ”レベルになる（図９の（５））。“０”の制
御データを記憶しているデータ記憶回路に対応するメモ
リセルが“２”または“３”データを記憶している状態
に達していればビット線ＢＬｉは“Ｈ”レベルのままで
ある（図９の（４））。“０”の制御データを記憶して
いるデータ記憶回路に対応するメモリセルが“２”デー
タを記憶している状態に達していなければビット線ＢＬ
ｉは“Ｌ”レベルになる（図９の（５））。“３”およ
び“１”の制御データを記憶しているデータ記憶回路に
対応するビット線ＢＬｉは“Ｌ”レベルのままである
（図９の（６））。

【００７４】続いて、信号ＳＥＮ２を“Ｈ”レベルにし
て変調されたビット線ＢＬｉの電圧を読み出す（ｔ９〜
ｔ１０）。“２”の制御データを記憶しているデータ記
憶回路に対応するメモリセルが“２”データを記憶して
いる状態に達している場合のみ、第２のサブデータ回路
の第２のサブデータは“０”となって、制御データは
“０”に変更される。それ以外の場合は、第２のサブデ
ータは保持される。時間ｔ７からｔ１０までがデータ
“２”のベリファイ読み出しである。

【００７５】信号ＰＲＯ２とＲＤ２が“Ｈ”レベルとな
って（ｔ１１）、“１”および“０”の制御データを記
憶しているデータ記憶回路に対応するビット線ＢＬｉ
は、第２のサブデータ回路によって、“Ｈ”レベルに充
電される（ｔ１１〜ｔ１２）。“３”および“２”の制
御データを記憶しているデータ記憶回路に対応するビッ
ト線ＢＬｉは、第２のサブデータ回路によって、“Ｌ”
レベルにされる（ｔ１１〜ｔ１２）。

【００７６】次いで、選択されたブロックの選択ゲート
ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１，３，４
が３Ｖにされ、選択ワード線ＷＬ２が０．４Ｖにされる
（ｔ１２）。選択ワード線ＷＬ２が０．４Ｖになると、
“１”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“１”データを記憶している状態に
達していれば、ビット線ＢＬｉは“Ｈ”レベルのままで
ある（図９の（７））。“１”の制御データを記憶して
いるデータ記憶回路に対応するメモリセルが“１”デー
タを記憶している状態に達していなければ、ビット線Ｂ
Ｌｉは“Ｌ”レベルになる（図９の（８））。“０”の
制御データを記憶しているデータ記憶回路に対応するメ
モリセルが“１”または“２”または“３”データを記
憶している状態に達していれば、ビット線ＢＬｉは
“Ｈ”レベルのままである（図９の（７））。“０”の
制御データを記憶しているデータ記憶回路に対応するメ
モリセルが“１”データを記憶している状態に達してい
なければ、ビット線ＢＬｉは“Ｌ”レベルになる（図９
の（８））。“３”および“２”の制御データを記憶し
ているデータ記憶回路に対応するビット線ＢＬｉは
“Ｌ”レベルのままである（図９の（９））。

【００７７】続いて、信号ＳＥＮ１を“Ｈ”レベルにし
て変調されたビット線ＢＬｉの電圧を読み出す（ｔ１３
〜ｔ１４）。“１”の制御データを記憶しているデータ
記憶回路に対応するメモリセルが“１”データを記憶し
ている状態に達している場合のみ、第１のサブデータ回
路の第１のサブデータは“０”となって、制御データは
“０”に変更される。それ以外の場合は、第１のサブデ
ータは保持される。時間ｔ１１からｔ１４までがデータ
“１”のベリファイ読み出しである。

【００７８】時間ｔ１５で、信号ＰＲＥ１を“Ｈ”レベ
ル、ＢＬＣ１を“Ｌ”レベルにして書き込みベリファイ
は終了する。書き込みベリファイ動作で、メモリセルの
書き込み状態からデータ記憶回路９に記憶されている制
御データが表４のように変更される。

【００７９】

【表４】

【００８０】図９に示された、データ“３”のベリファ
イ読み出し、データ“２”のベリファイ読み出し、デー
タ“１”のベリファイ読み出しは、次に示されるように
選択的に実行される。 （１）データ“３”のベリファイ読み出し、データ
“２”のベリファイ読み出し、データ“１”のベリファ
イ読み出し、全てを実行するには図９に示されたように
すればよい。 （２）データ“３”のベリファイ読み出し、データ
“２”のベリファイ読み出し、のみを実行するには図９
に示されたものから、時間ｔ１１〜ｔ１４を省略すれば
よい。 （３）データ“３”のベリファイ読み出し、データ
“１”のベリファイ読み出し、のみを実行するには図９
に示されたものから、時間ｔ７〜ｔ１０を省略すればよ
い。 （４）データ“３”のベリファイ読み出し、のみを実行
するには図９に示されたものから、時間ｔ７〜ｔ１４を
省略すればよい。 （５）データ“２”のベリファイ読み出し、データ
“１”のベリファイ読み出し、のみを実行するには図９
に示されたものから、時間ｔ２〜ｔ６を省略すればよ
い。 （６）データ“２”のベリファイ読み出し、のみを実行
するには図９に示されたものから、時間ｔ２〜６とｔ１
〜ｔ１４を省略すればよい。 （７）データ“１”のベリファイ読み出し、のみを実行
するには図９に示されたものから、時間ｔ２〜ｔ１０を
省略すればよい。

【００８１】図８のｔ１〜ｔ９に示される書き込み動作
と、図９に示される書き込みベリファイ動作を、全ての
制御データが“０”になるまで繰り返し、メモリセルＭ
へのデータ書き込み（プログラム）は行われる。

【００８２】図１０は、図５のデータ記憶回路及び図６
のデータ検出回路の構成を用いた、メモリセルへのプロ
グラムの詳細な流れを示すフローチャートである。この
プログラムの流れは、図１に示される制御信号および制
御電圧発生回路７で制御される。制御信号入力端子８に
入力されたプログラムスタートの命令でプログラムは始
まる。制御信号および制御電圧発生回路７内に設けられ
る変数ＩＷＴをカウントするカウンタ回路がリセットさ
れＩＷＴは０にされる（Ｓ１）。データ入出力端子５に
入力された４２２４ビット分の初期制御データがデータ
記憶回路１０にロードされる（Ｓ２）。

【００８３】データロード後、書き込み動作が行われ、
このとき、変数ＩＷＴは１だけインクリメントされる
（Ｓ３）。データ検出回路９の出力ＦＲ３が“Ｈ”レベ
ルか否かが調べられる（Ｓ４）。データ検出回路９の出
力ＦＲ３が“Ｈ”レベルでデータ“３”がデータ記憶回
路１０に残っていれば、変数ＩＷＴが予め決められたＷ
３以上か否かが調べられる（Ｓ５）。変数ＩＷＴがＷ３
以上なら、データ“３”のベリファイ読み出しが行われ
る（Ｓ６）。ＦＲ３が“Ｌ”レベルあるいは変数ＩＷＴ
がＷ３より小さければ、データ“３”のベリファイ読み
出しは省略される。

【００８４】続いて、データ検出回路９の出力ＦＲ２が
“Ｈ”レベルか否かが調べられる（Ｓ７）。データ検出
回路９の出力ＦＲ２が“Ｈ”レベルでデータ“２”がデ
ータ記憶回路１０に残っていれば、変数ＩＷＴが予め決
められたＷ２以上か否かが調べられる（Ｓ８）。変数Ｉ
ＷＴがＷ２以上なら、データ“２”のベリファイ読み出
しが行われる（Ｓ９）。ＦＲ２が“Ｌ”レベルあるいは
変数ＩＷＴがＷ２より小さければ、データ“２”のベリ
ファイ読み出しは省略される。

【００８５】続いて、データ検出回路９の出力ＦＲ１が
“Ｈ”レベルか否かが調べられる（Ｓ１０）。データ検
出回路９の出力ＦＲ１が“Ｈ”レベルでデータ“１”が
データ記憶回路１０に残っていれば、変数ＩＷＴが予め
決められたＷ１以上か否かが調べられる（Ｓ１１）。変
数ＩＷＴがＷ１以上なら、データ“１”のベリファイ読
み出しが行われる（Ｓ１２）。ＦＲ１が“Ｌ”レベルあ
るいは変数ＩＷＴがＷ１より小さければ、データ“１”
のベリファイ読み出しは省略される。

【００８６】続いて、データ検出回路９の出力ＦＲ３，
ＦＲ２，ＦＲ１の全てが“Ｌ”レベルであれば、プログ
ラム終了となる（Ｓ１３，Ｓ１４，Ｓ１５）。データ検
出回路９の出力ＦＲ３，ＦＲ２，ＦＲ１のうち１つでも
“Ｈ”レベルであれば、再度、書き込み動作（Ｓ３）に
もどる。変数ＩＷＴが１つ増えるごとに選択されたワー
ド線に印加される書き込み時の電圧（図８に示される時
間ｔ３からｔ７の間の選択ワード線の電圧）は０．４Ｖ
ずつ増加され、“１”，“２”，“３”書き込みされる
メモリセルＭのしきい電圧は、ほぼ０．４Ｖずつ上昇し
ていく。予め決められるＷ１，Ｗ２，Ｗ３は、次のよう
にして決められる。

【００８７】図１１は、メモリセルＭの書き込み特性の
例を示す特性図である。横軸は書き込み動作回数ＩＷＴ
を示しており、縦軸は、書き込み動作回数ＩＷＴ後の書
き込み易いメモリセル（白丸）と最も書き込み難いメモ
リセル（黒丸）のしきい電圧を示している。最も書き込
み易いメモリセルのしきい電圧は、１回目の書き込み動
作後に０．１Ｖに達する。このとき、最も書き込み難い
メモリセルのしきい電圧は−１．５Ｖである。書き込み
動作回数が１つ増える毎に選択ワード線の書き込み時の
電圧が０．４Ｖずつ増えるので、メモリセルのしきい電
圧もほぼ０．４Ｖずつ上昇する。

【００８８】１回目の書き込み動作後では、どのメモリ
セルのしきい電圧も０．４Ｖに達しないので、データ
“３”，データ“２”，データ“１”のベリファイ読み
出しの全ては必要ない。２回目以降では、最も書き込み
やすいメモリセルのしきい電圧は、０．４Ｖを越えるの
で、データ“１”のベリファイ読み出しが必要となる。
よって、Ｗ１は２と予め決められる。４回目以降では、
最も書き込みやすいメモリセルのしきい電圧は、１．２
Ｖを越えるので、データ“２”のベリファイ読み出しが
必要となる。よって、Ｗ２は４と予め決められる。６回
目以降では、最も書き込みやすいメモリセルのしきい電
圧は、２．０Ｖを越えるので、データ“３”のベリファ
イ読み出しが必要となる。よって、Ｗ３は６と予め決め
られる。

【００８９】６回目の書き込み動作後には、最も書き込
み難いメモリセルのしきい電圧でさえ０．４Ｖを越え
る。よって、少なくともＩＷＴ＝７以降、データ検出回
路の出力ＦＲ１は“Ｌ”レベルとなる。８回目の書き込
み動作後には、最も書き込み難いメモリセルのしきい電
圧でさえ１．２Ｖを越える。よって、少なくともＩＷＴ
＝９以降、データ検出回路の出力ＦＲ２は“Ｌ”レベル
となる。１０回目の書き込み動作後には、最も書き込み
難いメモリセルのしきい電圧でさえ２．０Ｖを越える。
よって、少なくともＩＷＴ＝１１以降、データ検出回路
の出力ＦＲ３は“Ｌ”レベルとなる。

【００９０】図１２は、データ検出回路９の変形例を示
している。図２に示されるデータ記憶回路１０のそれぞ
れに隣接あるいは近接して、ＮチャネルＭＯＳトランジ
スタＱｎ２３，Ｑｎ２４，Ｑｎ２５，Ｑｎ２６，Ｑｎ２
７，Ｑｎ２８，Ｑｎ２９，Ｑｎ３０が設けられる。Ｑｎ
２３のゲート電極には、図５に示される第２のサブデー
タ回路のノードＮａｉ＋１が接続される。Ｑｎ２４のゲ
ート電極には、図５に示される第１のサブデータ回路の
ノードＮａｉが接続される。Ｑｎ２５のゲート電極に
は、図５に示される第２のサブデータ回路のノードＮｂ
ｉ＋１が接続される。Ｑｎ２６のゲート電極には、図５
に示される第１のサブデータ回路のノードＮａｉが接続
される。Ｑｎ２７のゲート電極には、図５に示される第
２のサブデータ回路のノードＮａｉ＋１が接続される。
Ｑｎ２８のゲート電極には、図５に示される第１のサブ
データ回路のノードＮｂｉが接続される。Ｑｎ２９のゲ
ート電極には、図５に示される第２のサブデータ回路の
ノードＮａｉ＋１が接続される。Ｑｎ３０のゲート電極
には、図５に示される第１のサブデータ回路のノードＮ
ａｉが接続される。

【００９１】インバータＩＶ３に入力されるＤＥＣＢが
“Ｌ”レベルとなり、インバータＩＶ４，ＩＶ５の出力
ＰＴが“Ｈ”レベルであれば、全てのデータ記憶回路１
０の制御データは“０”である。インバータＩＶ６に入
力されるＤＥＣ１Ｂが“Ｌ”レベルとなり、インバータ
ＩＶ７の出力ＦＲ１が“Ｈ”レベルであれば、少なくと
も１つのデータ記憶回路１０の制御データは“１”であ
る。インバータＩＶ８に入力されるＤＥＣ２Ｂが“Ｌ”
レベルとなり、インバータＩＶ９の出力ＦＲ２が“Ｈ”
レベルであれば、少なくとも１つのデータ記憶回路１０
の制御データは“２”である。インバータＩＶ１０に入
力されるＤＥＣ３Ｂが“Ｌ”レベルとなり、インバータ
ＩＶ１１の出力ＦＲ３が“Ｈ”レベルであれば、少なく
とも１つのデータ記憶回路１０の制御データは“３”で
ある。

【００９２】信号ＤＥＣＢ，ＤＥＣ１Ｂ，ＤＥＣ２Ｂ，
ＤＥＣ２Ｂ，ＤＥＣ３Ｂは、制御信号および制御電圧発
生回路７からの信号である。信号ＰＴ，ＦＲ１，ＦＲ
２，ＦＲ３は制御信号および制御電圧発生回路にフィー
ドバックされる。この図１２に示されるデータ検出回路
９により、一括して高速にデータ検出が行える。このた
め、図８に示したように書き込み動作時ではなく、デー
タ“３”のベリファイ読み出しの直前（図９に示された
時間ｔ１〜ｔ２）に信号ＤＥＣ３Ｂを“Ｌ”レベルにし
て信号ＦＲ３を調べればよい。同様に、データ“２”の
ベリファイ読み出しの直前（図９に示された時間ｔ６〜
ｔ７）に信号ＤＥＣ２Ｂを“Ｌ”レベルにして信号ＦＲ
２を調べればよい。データ“１”のベリファイ読み出し
の直前（図９に示された時間ｔ１０〜ｔ１１）に信号Ｄ
ＥＣ１Ｂを“Ｌ”レベルにして信号ＦＲ１を調べればよ
い。また、図９に示した書き込みベリファイ動作後に、
信号ＤＥＣＢを“Ｌ”レベルにして、信号ＰＴを調べれ
ばよい。また、図９に示した書き込みベリファイ動作後
に、信号ＤＥＣＢを“Ｌ”レベルにして信号ＰＴを調べ
れば、図１０のステップＳ１３，Ｓ１４，Ｓ１５が１ス
テップで行える。よって、無駄な１回分の書き込み動作
が不要となり、より高速にプログラムできる。

【００９３】図１３は、図５のデータ記憶回路及び図１
２のデータ検出回路を使用した場合のメモリセルへのプ
ログラムの流れを示すフローチャートである。ステップ
Ｓ４，Ｓ７，Ｓ１０は、それぞれ信号ＤＥＣ３Ｂ，ＤＥ
Ｃ２Ｂ，ＤＥＣ１Ｂを“Ｌ”レベルとして、信号ＦＲ
３，ＦＲ２，ＦＲ１を調べることで実行される。ステッ
プＳ１３は、信号ＤＥＣＢを“Ｌ”レベルとして、信号
ＰＴを調べることで実行される。その他は、図１０に示
した流れと同じである。

【００９４】図１４は、図５に示されるデータ記憶回路
１０の具体的な構成の変形例を示す回路図である。ここ
では、４値記憶ＥＥＰＲＯＭの構成例を示す。クロック
同期式インバータＣＩ１とＣＩ２からなるラッチ、及び
ＮチャネルＭＯＳトランジスタＱｎ３３，Ｑｎ３４，Ｑ
ｎ３５で第１のサブデータ回路を構成する。また、クロ
ック同期式インバータＣＩ３とＣＩ４からなるラッチ、
及びＮチャネルＭＯＳトランジスタＱｎ４０，Ｑｎ４
１，Ｑｎ４２で第２のサブデータ回路を構成する。

【００９５】第１及び第２のサブデータ回路は、それぞ
れ書き込み時に第１および第２のサブデータを記憶す
る。第１及び第２のサブデータ回路は、それぞれ読み出
し時に第１および第２の読み出しサブデータを記憶す
る。第１のサブデータ回路内のノードＮａｉが“Ｈ”レ
ベルである状態は、第１のサブデータ回路が“１”の第
１の読み出しサブデータまたは“１”の第１のサブデー
タを記憶している状態である。また、第２のサブデータ
回路内のノードＮａｉ＋１が“Ｈ”レベルである状態
は、第２のサブデータ回路が“１”の第２の読み出しサ
ブデータ、または“１”の第２のサブデータを記憶して
いる状態である。第１のサブデータ回路内のノードＮａ
ｉが“Ｌ”レベルの状態は、第１のサブデータ回路が
“０”の第１の読み出しサブデータ、または“０”の第
１のサブデータを記憶している状態である。第２のサブ
データ回路内のノードＮａｉ＋１が“Ｌ”レベルの状態
は、第２のサブデータ回路が“０”の第２の読み出しサ
ブデータ、または“０”の第２のサブデータを記憶して
いる状態である。

【００９６】ＮチャネルＭＯＳトランジスタＱｎ３２お
よびＱｎ３９は、第１および第２のサブデータ回路とそ
れぞれデータ入出力線ＩＯＬ，ＩＯＵを電気的に接続す
るためのものである。それぞれのゲート電極には、カラ
ムデコーダ３からの出力ＣＳＬｉおよびＣＳＬｉ＋１が
それぞれ与えられる。例えば、ＣＳＬｉが“Ｈ”レベル
になると、ビット線ＢＬｉとＢＬｉ＋１に設けられたデ
ータ記憶回路１０の第１のサブデータ回路とデータ入出
力線ＩＯＬが電気的に接続される。データ入出力線ＩＯ
Ｌ，ＩＯＵはデータ入出力バッファ４に接続されてい
て、この第１または第２のサブデータ回路にサブデータ
を設定することができる。あるいは、この第１または第
２のサブデータ回路の読み出しサブデータをデータ入出
力バッファ４に出力することができる。

【００９７】ＮチャネルＭＯＳトランジスタＱｎ３６お
よびＱｎ４３は、第１および第２のサブデータ回路とビ
ット線ＢＬｉまたはＢＬｉ＋１の電気的接続を制御す
る。信号ＢＬＣ１が（Ｈ）でＢＬＣ２が“Ｌ”レベルで
あれば、第１および第２のサブデータ回路とビット線Ｂ
Ｌｉが電気的に接続される。信号ＢＬＣ１が“Ｌ”レベ
ルでＢＬＣ２が“Ｈ”レベルであれば、第１および第２
のサブデータ回路とビット線ＢＬｉ＋１が電気的に接続
される。

【００９８】ＮチャネルＭＯＳトランジスタＱｎ３７お
よびＱｎ４４は、ビット線ＢＬｉ電圧ＶＢＬ１の電気的
接続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２の電気的接続
を制御する。信号ＰＲＥ１が“Ｈ”レベルであれば、ビ
ット線ＢＬｉと電圧ＶＢＬ１が電気的に接続される。信
号ＰＲＥ２が“Ｈ”レベルであれば、ビット線ＢＬｉ＋
１と電圧ＶＢＬ２の電気的に接続される。

【００９９】ＮチャネルＭＯＳトランジスタＱｎ３１お
よびＱｎ３８は、信号ＰＲＳＴが“Ｈ”レベルとなって
第１および第２のサブデータ回路に“０”のサブデータ
を設定するためのものである。

【０１００】ビット線ＢＬｉまたはＢＬｉ＋１を介して
メモリセルＭのデータあるいは書き込み状態を示す信号
が転送される。第１のサブデータ回路ではクロック同期
式インバータＣＩ１が、第２のサブデータ回路ではクロ
ック同期式インバータＣＩ３が、ビット線ＢＬの信号の
論理レベルをセンスするセンスアンプとしても働く。こ
の例では、クロック同期式インバータがビット線ＢＬの
電圧の絶対値を論理レベルとしてセンスするが、差動型
（ディファレンシャル）センスアンプなどを用いてもよ
く、その場合は、参照（リファランス）電圧との差を論
理レベルとして検出する。

【０１０１】図１５は、上記クロック同期式インバータ
ＣＩの具体的な構成を示す回路図である。ＮチャネルＭ
ＯＳトランジスタＱｎ４５とＰチャネルＭＯＳトランジ
スタＱｐ８で構成されるインバータ回路の入力端子がＩ
Ｎでその出力端子ＯＵＴである。このインバータ回路を
信号ＣＬＯＣＫとその反転信号ＣＬＯＣＫＢによって活
性化したり非活性化するためＮチャネルＭＯＳトランジ
スタＱｎ４６とＰチャネルＭＯＳトランジスタＱｐ７が
設けられている。信号ＣＬＯＣＫが“Ｈ”レベル、ＣＬ
ＯＣＫＢが“Ｌ”レベルで活性化され、信号ＣＬＯＣＫ
が“Ｌ”レベル、ＣＬＯＣＫＢが“Ｈ”レベルで非活性
化される。

【０１０２】図１４および図１５における信号ＳＥＮ
１，ＬＡＴ１，ＳＥＮ２，ＬＡＴ２，ＰＲＯ１，ＰＲＯ
２，ＢＬＣ１，ＢＬＣ２，ＰＲＥ１，ＰＲＥ２，ＶＲＦ
Ｙ１，ＶＲＦＹ２，ＰＲＳＴ，電圧ＶＢＬ１，ＶＢＬ
２，ＶＲＥＧ，ＶＦＦは、図１の制御信号および制御電
圧発生回路７の出力信号で、図２にみられるデータ記憶
回路１０の全てに共通である。電圧ＶＣＣは電源電圧で
例えば３．３Ｖである。

【０１０３】第１及び第２のサブデータ回路は、“０”
または“１”のサブデータを記憶し、各々、ビット線信
号の“Ｈ”レベルに応答して記憶されている“１”のサ
ブデータを“０”のサブデータに変更し、“０”のサブ
データを保持するよう構成されている。このような具体
的な回路構成によらず、上記の機能を有する種々様々な
回路を用いて同様に実施できる。

【０１０４】この図１４のサブデータ回路では、信号Ｐ
ＲＯ１またはＰＲＯ２が“Ｈ”レベルとなって、ビット
線ＢＬの電圧レベルがクロック同期式インバータＣＩ１
またはＣＩ３によってセンスされる前に、第１または第
２のサブデータに応じて、ビット線ＢＬの電圧レベル
が、ＮチャネルＭＯＳトランジスタＱｎ３４，３５また
はＱｎ４１，４２によって調整される。第１または第２
のサブデータが“０”の場合のみ、ビット線ＢＬの電圧
レベルは“Ｈ”レベルにされる。信号ＰＲＯ１またはＰ
ＲＯ２が“Ｈ”レベルとなって、このときビット線の
“Ｈ”レベルがクロック同期式インバータＣＩ１または
ＣＩ３の入力端子に転送されると、ノードＮａｉまたは
Ｎａｉ＋１が“Ｌ”レベルにされる。さらに、クロック
同期式インバータＣＩ２またはＣＩ４によって、“０”
のサブデータが記憶される。よって、もともと記憶され
ている“０”のサブデータは変更されない。もともと記
憶されているサブデータが“１”の場合は、ビット線Ｂ
Ｌのレベルが“Ｈ”レベルの時“０”のサブデータに変
更され記憶され、ビット線ＢＬのレベルが“Ｌ”レベル
の時“１”のサブデータを保持する。

【０１０５】図１６，１７は、メモリセルに記憶されて
いる４値データの読み出し動作を示す波形図であり、前
記図１４の各部の電圧変化を示している。ここでは、ビ
ット線ＢＬ０，ＢＬ２，…，ＢＬｉ，…，ＢＬ４２２２
が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ
２が選択されている場合を示す。ここでは、４値記憶の
例であるが、記憶レベルを３レベルに限定すれば容易に
３値記憶が実施できる。また、ここでは、電圧ＶＢＬ２
は０Ｖ、ＢＬＣ２は“Ｌ”レベル、ＰＲＥ２は“Ｈ”レ
ベル、ＰＲＳＴは“Ｌ”レベル、ビット線ＢＬｉ＋１は
０Ｖのままなのでこの波形図（図１６、図１７）への表
示を省略している。

【０１０６】まず、電圧ＶＢＬ１が１．３Ｖとなって、
ビット線ＢＬｉが“Ｈ”レベルに充電される（ｔ１）。
また、信号ＢＬＣ１が“Ｈ”レベルとなってビット線Ｂ
Ｌｉが選択される（ｔ１）。電圧ＶＦＦ（図１５に図
示）は、センスアンプとして動作するクロック同期式イ
ンバータＣＩ１とＣＩ３のセンス感度を安定させるため
２Ｖに固定される。

【０１０７】次いで、信号ＰＲＥ１が“Ｌ”レベルとな
ってビット線ＢＬｉと電圧ＶＢＬ１が電気的に切り離さ
れる。次に、選択されたブロックの選択ゲートＳＧ１と
ＳＧ２、および非選択ワード線ＷＬ１，３，４が３Ｖに
され、選択ワード線ＷＬ２が１．８Ｖにされる（ｔ
２）。

【０１０８】ここで、メモリセルＭに記憶されているデ
ータとしきい電圧の関係を表５に示す。

【０１０９】

【表５】

【０１１０】選択ワード線ＷＬ２が１．８Ｖになると、
メモリセルが“３”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”レベルのままである。それ以外の場
合はビット線ＢＬｉは“Ｌ”レベルとなる。選択ゲート
ＳＧ１，ＳＧ２、ワード線ＷＬ１〜ＷＬ４が０Ｖにリセ
ットされた（ｔ３）後、信号ＳＥＮ２とＬＡＴ２が
“Ｌ”レベルになって、クロック同期式インバータＣＩ
３とＣＩ４は非活性化される（ｔ４）。

【０１１１】次に、信号ＰＲＯ２が“Ｈ”レベルになっ
て（ｔ５）、信号ＳＥＮ２が“Ｈ”レベルになる（ｔ
６）と、クロック同期式インバータＣＩ３が活性化さ
れ、ビット線ＢＬｉの電圧がセンスされる。信号ＬＡＴ
２が“Ｈ”レベルになる（ｔ７）と、クロック同期式イ
ンバータＣＩ４が活性化され、センスされたビット線Ｂ
Ｌｉの信号の論理レベルがラッチされる。信号ＰＲＯ２
が“Ｌ”レベルとなって（ｔ８）、メモリセルＭのしき
い電圧が１．８Ｖ以上かどうかを検出する動作が終わ
る。メモリセルが“３”データを記憶している場合の
み、第２のサブデータ回路の第１の読み出しサブデータ
は“０”となる。それ以外の場合は、第２の読み出しサ
ブデータは“１”である。

【０１１２】続いて、メモリセルＭのしきい電圧が０．
０Ｖ以上かどうかを検出する動作に入る。電圧ＶＢＬ１
が１．３Ｖとなって（ｔ８）、信号ＰＲＥ１が“Ｈ”レ
ベルとなると、ビット線ＢＬｉが“Ｈ”レベルに充電さ
れる（ｔ９）。次いで、信号ＰＲＥ１が“Ｌ”レベルと
なってビット線ＢＬｉと電圧ＶＢＬ１が電気的に切り離
される。次に、選択されたブロックの選択ゲートＳＧ１
とＳＧ２、および非選択ワード線ＷＬ１，３，４が３Ｖ
にされ、選択ワード線ＷＬ２が０．０Ｖにされる（ｔ１
０）。これと同時に、信号ＶＲＦＹ２が１．３Ｖにさ
れ、ＮチャネルＭＯＳトランジスタＱｎ４１が導通す
る。これによって、第２の読み出しサブデータが“０”
の場合のみ、ビット線ＢＬｉの電位は、ＮチャネルＭＯ
ＳトランジスタＱｎ４１，Ｑｎ４２によって“Ｌ”レベ
ルになる（ｔ１０〜ｔ１１）。

【０１１３】選択ワード線ＷＬ２が０．０Ｖになると、
メモリセルが“１”または“２”データを記憶している
場合のみビット線ＢＬｉは“Ｈ”レベルのままである。
それ以外の場合はビット線ＢＬｉは“Ｌ”レベルとな
る。選択ゲートＳＧ１，ＳＧ２，ワード線ＷＬ１〜ＷＬ
４が０Ｖにリセットされた（ｔ１１）後、信号ＳＥＮ１
とＬＡＴ１が“Ｌ”レベルになって、クロック同期式イ
ンバータＣＩ１とＣＩ２は非活性化される（ｔ１２）。
信号ＰＲＯ１が“Ｈ”レベルになって（ｔ１３）、信号
ＳＥＮ１が“Ｈ”レベルになる（ｔ１４）とクロック同
期式インバータＣＩ１が活性化され、ビット線ＢＬｉの
電圧がセンスされる。信号ＬＡＴ１が“Ｈ”レベルにな
る（ｔ１５）と、クロック同期式インバータＣＩ２が活
性化され、センスされたビット線ＢＬｉの信号の論理レ
ベルがラッチされる。信号ＰＲＯ１が“Ｌ”レベルとな
って（ｔ１６）、メモリセルＭのしきい電圧が０．０Ｖ
以上かどうかを検出する動作が終わる。メモリセルが
“１”または“２”データを記憶している場合のみ、第
１のサブデータ回路の第１の読み出しサブデータは
“０”となる。それ以外の場合は、第１の読み出しサブ
データは“１”である。

【０１１４】続いて、メモリセルＭのしきい電圧が１．
０Ｖ以上かどうかを検出する動作に入る。電圧ＶＢＬ１
が１．３Ｖとなって（ｔ１６）、信号ＰＲＥ１が“Ｈ”
レベルとなると、ビット線ＢＬｉが“Ｈ”レベルに充電
される（図１７へ移りｔ１７）。信号ＰＲＥ１が“Ｌ”
レベルとなって（ｔ１７）、ビット線ＢＬｉと電圧ＶＢ
Ｌ１が電気的に切り離される。次に、選択されたブロッ
クの選択ゲートＳＧ１とＳＧ２、および非選択ワード線
ＷＬ１，３，４が３Ｖにされ、選択ワード線ＷＬ２が
１．０Ｖにされる（ｔ１８）。

【０１１５】選択ワード線ＷＬ２が１．０Ｖになると、
メモリセルが“３”または“２”データを記憶している
場合のみビット線ＢＬｉは“Ｈ”レベルのままである。
それ以外の場合はビット線ＢＬｉは“Ｌ”レベルとな
る。選択ゲートＳＧ１，ＳＧ２，ワード線ＷＬ１〜ＷＬ
４が０Ｖにリセットされた（ｔ１９）後、信号ＳＥＮ２
とＬＡＴ２が“Ｌ”レベルになって、クロック同期式イ
ンバータＣＩ３とＣＩ４は非活性化される（ｔ２０）。
信号ＰＲＯ２が“Ｈ”レベルになって（ｔ２１）、信号
ＳＥＮ２が“Ｈ”レベルになる（ｔ２２）と、クロック
同期式インバータＣＩ３が活性化され、ビット線ＢＬｉ
の電圧がセンスされる。信号ＬＡＴ２が“Ｈ”レベルに
なる（ｔ２３）と、クロック同期式インバータＣＩ４が
活性化され、センスされたビット線ＢＬｉの信号の論理
レベルがラッチされる。信号ＰＲＯ２が“Ｌ”レベルと
なって（ｔ２４）、メモリセルＭのしきい電圧が１．０
Ｖ以上かどうかを検出する動作が終わる。メモリセルが
“３”または“２”データを記憶している場合のみ、第
２のサブデータ回路の第２の読み出しサブデータは
“０”となる。それ以外の場合は、第２の読み出しサブ
データは“１”である。

【０１１６】信号ＢＬＣ１が“Ｌ”レベル、信号ＰＲＥ
１が“Ｈ”レベル、電圧ＶＦＦがＶＣＣとなってデータ
記憶回路１０へメモリセルＭのデータが読み出しデータ
として記憶される動作が終わる。

【０１１７】信号ＣＳＬｉ，ＣＳＬｉ＋１が“Ｈ”レベ
ルになる（ｔ２６）と、第１の読み出しサブデータは、
データ入出力線ＩＯＬに、第２の読み出しサブデータ
は、データ入出力線ＩＯＵに出力されてデータ出力バッ
ファ４を介してデータ入出力端子５から、外部へ出力さ
れる。

【０１１８】表６に、メモリセルの４値データと第１お
よび第２の読み出しサブデータの関係を示す。

【０１１９】

【表６】

【０１２０】図１８は、データ記憶回路１０への制御デ
ータの初期設定と書き込み動作を示す波形図であり、前
記図１４および図６の各部の電圧変化を示している。こ
こでは、ビット線ＢＬ０，ＢＬ２，…，ＢＬｉ，…，Ｂ
Ｌ４２２２が選択され（代表としてＢＬｉを示す）、ワ
ード線ＷＬ２が選択されている場合を示す。ここでは、
４値記憶の例であるが、記憶レベルを３レベルに限定す
れば容易に３値記憶が実施できる。

【０１２１】ビット線ＢＬｉに備えられたデータ記憶回
路１０への制御データの初期設定は次のように行われ
る。第１のサブデータ回路の初期サブデータがデータ入
出力線ＩＯＬに第２のサブデータ回路の初期サブデータ
がデータ入出力線ＩＯＵに転送され、信号ＣＳＬｉ＋１
が“Ｈ”レベルになって、第１および第２のサブデータ
回路に初期サブデータが記憶される。信号ＣＳＬの選択
を変えて、任意の数のデータ記憶回路１０に初期制御デ
ータは設定される。このとき、初期制御データと初期サ
ブデータの関係は、以下の表７に示される。

【０１２２】

【表７】

【０１２３】ここで、全ての初期制御データ設定以前
に、信号ＰＲＳＴを“Ｈ”レベルにして全てのデータ記
憶回路１０の制御データを“０”にリセットしておくこ
とが望ましい。後ほど説明するように、制御データ
“０”によってメモリセルＭの状態は変化させられない
ので、２１１２個のデータ記憶回路９の内、所望のデー
タ記憶回路のみに外部から初期制御データを設定すれば
よい。もちろん２１１２個全部のデータ記憶回路１０に
初期制御データを外部から設定してもよい。信号ＳＥＮ
１は“Ｈ”レベル、ＬＡＴ１は“Ｈ”レベル、ＶＲＦＹ
１は“Ｌ”レベル、ＳＥＮ２は“Ｈ”レベル、ＬＡＴ２
は“Ｈ”レベル、ＶＲＦＹ２は“Ｌ”レベル、電圧ＶＲ
ＥＧは０Ｖ、ＶＦＦはＶＣＣのままなので図１８の表示
は省略してある。

【０１２４】書き込み動作では、まず、信号ＰＲＥ１が
“Ｌ”レベルとなってビット線ＢＬｉと電圧ＶＢＬ１が
電気的に切り離される（ｔ１）。同時に、信号ＢＬＣ１
が“Ｈ”レベルとなってビット線ＢＬｉは選択される
（ｔ１）。また、信号ＤＲＳＴＢが“Ｌ”レベルとなっ
てデータ検出回路９はリセットされる（ｔ１〜ｔ２）。

【０１２５】電圧ＶＢＬ２がＶＣＣとなって、Ｎチャネ
ルＭＯＳトランジスタＱｎ４４を介して、非選択ビット
線ＢＬｉ＋１をＶＣＣに充電する（ｔ２〜ｔ３）。ま
た、信号ＰＲＯ１が“Ｈ”レベルとなって、第１のサブ
データに従って選択ビット線ＢＬｉは充電される（ｔ２
〜ｔ３）。このときビット線ＢＬｉは、制御データが
“０”または“３”の場合ＶＣＣに充電され、制御デー
タが“１”または“２”の場合０Ｖにされる。また、選
択ゲートＳＧ１とワード線ＷＬ１〜４がＶＣＣにされる
（ｔ２〜ｔ３）。

【０１２６】選択ゲートＳＧ２は０Ｖのままである。こ
の後、信号ＰＲＯ２が１．８Ｖとなって、第２のサブデ
ータに従って選択ビット線ＢＬｉの電圧は変更される
（ｔ３）。第２のサブデータが“０”の場合、予め０Ｖ
であったビット線ＢＬｉは１．８ＶよりＮチャネルＭＯ
ＳトランジスタＱｎ４０のしきい電圧（例えば１Ｖ）分
低い０．８Ｖに充電される。第２のサブデータが“０”
の場合、予めＶＣＣであったビット線ＢＬｉはＮチャネ
ルＭＯＳトランジスタＱｎ４０が非導通なのでＶＣＣの
ままである。第２のサブデータが“１”の場合、Ｎチャ
ネルＭＯＳトランジスタＱｎ４０が導通なのでビット線
ＢＬｉである。

【０１２７】この結果、ビット線ＢＬｉは、制御データ
が“０”の場合ＶＣＣに、制御データが“１”の場合
０．８Ｖに、制御データが“２”の場合０Ｖに、制御デ
ータが“３”の場合０Ｖになる。選択ワード線ＷＬ２が
２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの
浮遊ゲートへの電子注入が制御データに応じて始まる
（ｔ３〜ｔ７）。ビット線ＢＬが０Ｖの場合、メモリセ
ルのチャネルとワード線間の電位差が２０Ｖで電子注入
が起こる。ビット線ＢＬが０．８Ｖの場合、メモリセル
のチャネルとワード線間の電位差が１９．２Ｖで電子注
入が起こるが、メモリセルのチャネルとワード線間の電
位差が２０Ｖの場合より少ない。ビット線ＢＬがＶＣＣ
の場合、メモリセルのチャネルはワード線ＷＬ１〜４と
の容量結合により昇圧され、メモリセルのチャネルとワ
ード線間の電位差が小さいため電子注入が実質的に起こ
らない。

【０１２８】選択ワード線ＷＬ２が２０Ｖにされている
期間（ｔ３〜ｔ７）、データ記憶回路１０に記憶されて
いる制御データが検出される。カラムデコーダ３によっ
てＣＳＬ０とＣＳＬ１からＣＳＬ４２２２とＣＳＬ４２
２３まで順に選択され、データ入出力線ＩＯＬとＩＯＵ
を介して、制御データはデータ検出回路９に伝えられ
る。例として、ＣＳＬｉとＣＳＬｉ＋１が選択された場
合が図１７に示されている。ＣＳＬｉとＣＳＬｉ＋１が
“Ｈ”レベルとなって（ｔ４）、データ入出力線ＩＯＬ
とＩＯＵに制御データが出力され、信号ＤＴが“Ｈ”レ
ベルとなるとデータ検出回路９で制御データが検出され
る（ｔ５〜ｔ６）。

【０１２９】このとき、データ記憶回路１０のうち１つ
でもデータ“１”を記憶していると、信号ＦＲ１が
“Ｈ”レベルとなる。また、データ記憶回路１０のうち
１つでもデータ“２”を記憶していると、信号ＦＲ２が
“Ｈ”レベルとなる。また、もしデータ記憶回路１０の
うち１つでもデータ“３”を記憶していると、信号ＦＲ
３が“Ｈ”レベルとなる。

【０１３０】ワード線ＷＬ１〜４がＶＣＣに落とされた
（ｔ７〜ｔ８）後、電圧ＶＢＬ２が０Ｖ、信号ＰＲＥ１
が“Ｈ”レベルとなって、ビット線ＢＬｉとＢＬｉ＋１
は０Ｖにリセットされる（ｔ８〜ｔ９）。電圧ＶＢＬ１
は０Ｖである。また、ワード線ＷＬ１〜４も０Ｖにリセ
ットされる（ｔ８〜ｔ９）。

【０１３１】図１９〜図２１は、図１８に示される時間
ｔ１〜ｔ９で行われる書き込み動作後の、メモリセルの
書き込み状態を検出する書き込みベリファイ動作を示す
波形図である。ここでは、ビット線ＢＬ０，ＢＬ２，
…，ＢＬｉ，…，ＢＬ４２２２が選択され（代表として
ＢＬｉを示す）、ワード線ＷＬ２が選択されている場合
を示す。図１４における電圧ＶＢＬ２は０Ｖ、ＢＬＣ２
は“Ｌ”レベル、ＰＲＥ２は“Ｈ”レベルのままで、ビ
ット線ＢＬｉ＋１が０Ｖのままなので、この波形図への
表示を省略している。また、信号ＰＲＳＴが“Ｌ”レベ
ル、ＣＳＬｉが“Ｌ”レベル、ＣＳＬｉ＋１が“Ｌ”レ
ベルのままなので、この波形図への表示を省略してい
る。

【０１３２】まず、電圧ＶＢＬ１が１．３Ｖとなってビ
ット線ＢＬｉが“Ｈ”レベルに充電される（ｔ１）。ま
た、信号ＢＬＣ１が“Ｈ”レベルとなってビット線ＢＬ
ｉが選択される（ｔ１）。電圧ＶＦＦ（図１５に図示）
が２．０Ｖに固定される。次いで、信号ＰＲＥ１が
“Ｌ”レベルとなって、ビット線ＢＬｉと電圧ＶＢＬ１
が電気的に切り離される。選択されたブロックの選択ゲ
ートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１，
３，４が３Ｖにされ、選択ワード線ＷＬ２が２．０Ｖに
される（ｔ２）。

【０１３３】選択ワード線ＷＬ２が２．０Ｖになると、
“３”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“３”データを記憶している状態に
達していれば、ビット線ＢＬｉは“Ｈ”レベルのままで
ある。“３”の制御データを記憶しているデータ記憶回
路に対応するメモリセルが“３”データを記憶している
状態に達していなければ、ビット線ＢＬｉは“Ｌ”レベ
ルになる。“２”または“１”の制御データを記憶して
いるデータ記憶回路に対応するメモリセルは、“３”デ
ータを記憶している状態に達しないので、ビット線ＢＬ
ｉは“Ｌ”レベルになる。

【０１３４】選択ゲートＳＧ１，ＳＧ２，ワード線ＷＬ
１〜ＷＬ４が０Ｖにリセットされた（ｔ３）後、信号Ｖ
ＲＦＹ２が“Ｈ”レベルとなり、第２のサブデータが
“０”の場合のみ、ビット線ＢＬｉは“Ｈ”レベルにさ
れる（ｔ４）。ここで、電圧ＶＲＥＧはＶＣＣである。
信号ＳＥＮ２とＬＡＴ２が“Ｌ”レベルになって、クロ
ック同期式インバータＣＩ３とＣＩ４は非活性化される
（ｔ６）。信号ＰＲＯ２が“Ｈ”レベルになって（ｔ
７）、信号ＳＥＮ２が“Ｈ”レベルになる（ｔ８）と、
クロック同期式インバータＣＩ３が活性化され、ビット
線ＢＬｉの電圧がセンスされる。信号ＬＡＴ２が“Ｈ”
レベルになる（ｔ９）とクロック同期式インバータＣＩ
４が活性化され、センスされたビット線ＢＬｉの信号の
論理レベルがラッチされる。信号ＰＲＯ２が“Ｌ”レベ
ルとなり（ｔ１０）、“３”の制御データを記憶してい
るデータ記憶回路に対応するメモリセルが“３”データ
を記憶している状態に達しているか否かの検出（データ
“３”のベリファイ読み出し）が終了する。この時点
で、“３”の制御データを記憶しているデータ記憶回路
に対応するメモリセルが“３”データを記憶している状
態に達していると検出された場合のみ、“３”の制御デ
ータを記憶しているデータ記憶回路の制御データは
“０”データに変更され、その他の場合は、制御データ
は保持される（変更されない）。

【０１３５】続いて、“２”の制御データを記憶してい
るデータ記憶回路に対応するメモリセルが“２”データ
を記憶している状態に達しているか否かを検出する動作
に入る。電圧ＶＢＬ１が１．３Ｖとなって（ｔ１０）、
信号ＰＲＥ１が“Ｈ”レベルとなり、ビット線ＢＬｉが
“Ｈ”レベルに充電される（図２０へ移りｔ１１）。

【０１３６】次に、信号ＰＲＥ１が“Ｌ”レベルとなっ
てビット線ＢＬｉと電圧ＶＢＬ１が電気的に切り離され
る。次いで、選択されたブロックの選択ゲートＳＧ１と
ＳＧ２、および非選択ワード線ＷＬ１，３，４が３Ｖに
され、選択ワード線ＷＬ２が１．２Ｖにされる（ｔ１
２）。同時に、信号ＶＲＦＹ１が１．３Ｖにされ、Ｎチ
ャネルＭＯＳトランジスタＱｎ３４が導通する。これに
よって、第１のサブデータが“０”の場合のみ、ビット
線ＢＬｉの電位は、ＮチャネルＭＯＳトランジスタＱｎ
３４，Ｑｎ３５によって“Ｌ”レベルになる（ｔ１２〜
ｔ１３）。

【０１３７】選択ワード線ＷＬ２が１．２Ｖになると、
“２”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“２”データを記憶している状態に
達していれば、ビット線ＢＬｉは“Ｈ”レベルのままで
ある。“２”の制御データを記憶しているデータ記憶回
路に対応するメモリセルが“２”データを記憶している
状態に達していなければ、ビット線ＢＬｉは“Ｌ”レベ
ルになる。“１”の制御データを記憶しているデータ記
憶回路に対応するメモリセルは“２”データを記憶して
いる状態に達しないので、ビット線ＢＬｉは“Ｌ”レベ
ルになる。

【０１３８】選択ゲートＳＧ１，ＳＧ２，ワード線ＷＬ
１〜ＷＬ４が０Ｖにリセットされた（ｔ１３）後、信号
ＶＲＦＹ２が“Ｈ”レベルとなり、第２のサブデータが
“０”の場合のみ、ビット線ＢＬｉは“Ｈ”レベルにさ
れる（ｔ１４）。ここで、電圧ＶＲＥＧはＶＣＣであ
る。信号ＳＥＮ２とＬＡＴ２が“Ｌ”レベルになって、
クロック同期式インバータＣＩ３とＣＩ４は非活性化さ
れる（ｔ１６）。信号ＰＲＯ２が“Ｈ”レベルになって
（ｔ１７）、信号ＳＥＮ２が“Ｈ”レベルになる（ｔ１
８）と、クロック同期式インバータＣＩ３が活性化さ
れ、ビット線ＢＬｉの電圧がセンスされる。信号ＬＡＴ
２が“Ｈ”レベルになる（ｔ１９）と、クロック同期式
インバータＣＩ４が活性化され、センスされたビット線
ＢＬｉの信号の論理レベルがラッチされる。信号ＰＲＯ
２が“Ｌ”レベルとなり（ｔ２０）、“２”の制御デー
タを記憶しているデータ記憶回路に対応するメモリセル
が“２”データを記憶している状態に達しているか否か
の検出（データ“２”のベリファイ読み出し）が終了す
る。

【０１３９】この時点で、“３”の制御データを記憶し
ているデータ記憶回路に対応するメモリセルが“３”デ
ータを記憶している状態に達していると検出された場
合、データ記憶回路１０の制御データは“０”データに
変更されている。“２”の制御データを記憶しているデ
ータ記憶回路に対応するメモリセルが“２”データを記
憶している状態に達していると検出された場合のみ、デ
ータ記憶回路１０の制御データは“１”データに変更さ
れている。その他の場合は、制御データは保持される
（変更されない）。

【０１４０】続いて、“１”の制御データを記憶してい
るデータ記憶回路に対応するメモリセルが“１”データ
を記憶している状態に達しているか否かを検出する動作
に入る。電圧ＶＢＬ１が１．３Ｖとなって（ｔ２０）、
信号ＰＲＥ１が“Ｈ”レベルとなり、ビット線ＢＬｉが
“Ｈ”レベルに充電される（図２１へ移りｔ２１）。

【０１４１】次いで、信号ＰＲＥ１が“Ｌ”レベルとな
って、ビット線ＢＬｉと電圧ＶＢＬ１が電気的に切り離
される。次に、選択されたブロックの選択ゲートＳＧ１
とＳＧ２、および非選択ワード線ＷＬ１，３，４が３Ｖ
にされ、選択ワード線ＷＬ２が０．４Ｖにされる（ｔ２
２）。

【０１４２】選択ワード線ＷＬ２が０．４Ｖになると、
“１”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“１”データを記憶している状態に
達していれば、ビット線ＢＬｉは“Ｈ”レベルのままで
ある。“１”の制御データを記憶しているデータ記憶回
路に対応するメモリセルが“１”データを記憶している
状態に達していなければ、ビット線ＢＬｉは“Ｌ”レベ
ルになる。選択ゲートＳＧ１，ＳＧ２，ワード線ＷＬ１
〜ＷＬ４が０Ｖにリセットされた（ｔ２３）後、信号Ｐ
ＲＯ２が１．３Ｖとなり（ｔ２４）、第２のサブデータ
が“１”の場合、ビット線ＢＬｉは“Ｌ”レベルにされ
る。第２のサブデータが“０”の場合でビット線ＢＬｉ
がもともと“Ｈ”レベルの場合は、ビット線ＢＬｉは
“Ｈ”レベルのままである。第２のサブデータが“０”
の場合でビット線ＢＬｉがもともと“Ｌ”レベルの場合
は、ＮチャネルＭＯＳトランジスタＱｎ４０のしきい電
圧を１Ｖとすると、１．３Ｖの信号ＰＲＯ２によってビ
ット線ＢＬｉは高々０．３Ｖにしかならない。０．３Ｖ
のビット線ＢＬｉの電圧が“Ｌ”レベルと検出されるよ
うにクロック同期式インバータＣＩ１を設定しておけ
ば、ビット線ＢＬｉは“Ｌ”レベルのままである。

【０１４３】次に、信号ＶＲＦＹ１が“Ｈ”レベルとな
って、第１のサブデータが“０”の場合のみ、ビット線
ＢＬｉは“Ｈ”レベルに変更される（ｔ２６）。信号Ｓ
ＥＮ１とＬＡＴ１が“Ｌ”レベルになり、クロック同期
式インバータＣＩ１とＣＩ２は非活性化される（ｔ２
８）。信号ＰＲＯ１が“Ｈ”レベルになって（ｔ２
９）、信号ＳＥＮ１が“Ｈ”レベルになる（ｔ３０）
と、クロック同期式インバータＣＩ１が活性化され、ビ
ット線ＢＬｉの電圧がセンスされる。信号ＬＡＴ１が
“Ｈ”レベルになる（ｔ３１）と、クロック同期式イン
バータＣＩ２が活性化され、ビット線ＢＬｉの信号の論
理レベルがラッチされる。

【０１４４】信号ＰＲＯ１が“Ｌ”レベルとなって（ｔ
３２）、“１”の制御データを記憶しているデータ記憶
回路に対応するメモリセルが“１”データを記憶してい
る状態に達しているか否かを検出する動作（データ
“１”のベリファイ読み出し）は終わる。この時点で、
“３”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“３”データを記憶している状態に
達していると検出された場合と、“２”の制御データを
記憶しているデータ記憶回路に対応するメモリセルが
“２”データを記憶している状態に達していると検出さ
れた場合と、“１”の制御データを記憶しているデータ
記憶回路に対応するメモリセルが“１”データを記憶し
ている状態に達していると検出された場合のみ、データ
記憶回路の制御データは“０”データに変更され、その
ほかの場合は、制御データは保持される（変更されな
い）。

【０１４５】信号ＢＬＣ１が“Ｌ”レベル、信号ＰＲＥ
１が“Ｈ”レベル、電圧ＶＦＦがＶＣＣとなって書き込
みベリファイ動作が終わる。書き込みベリファイ動作に
よって、メモリセルの書き込み状態からデータ記憶回路
１０に記憶されている制御データが表８のように変更さ
れる。

【０１４６】

【表８】

【０１４７】図１９〜図２１に示された、データ“３”
のベリファイ読み出し、データ“２”のベリファイ読み
出し、データ“１”のベリファイ読み出しは、次に示さ
れるように選択的に実行される。

【０１４８】（１）データ“３”のベリファイ読み出
し、データ“２”のベリファイ読み出し、データ“１”
のベリファイ読み出し、全てを実行するには、図１９〜
図２１に示されたようにすればよい。

【０１４９】（２）データ“３”のベリファイ読み出
し、データ“２”のベリファイ読み出し、のみを実行す
るには、図１９〜図２１に示したようにすればよい。

【０１５０】（３）データ“３”のベリファイ読み出
し、データ“１”のベリファイ読み出し、のみを実行す
るには、図１９〜図２１に示されたものから、時間ｔ１
１〜ｔ２１を省略すればよい。

【０１５１】（４）データ“３”のベリファイ読み出
し、のみを実行するには、図１９〜図２１に示されたも
のから、時間ｔ１１〜ｔ３４を省略すればよい。ただ
し、ｔ１１で電圧ＶＢＬ１は０Ｖ、ＶＦＦはＶＣＣ、信
号ＰＲＥ１は“Ｈ”レベル、ＢＬＣ１は“Ｌ”レベルに
リセットする。

【０１５２】（５）データ“２”のベリファイ読み出
し、データ“１”のベリファイ読み出し、のみを実行す
るには図１９〜図２１に示されたものから、時間ｔ１〜
ｔ１１を省略すればよい。ただし、ｔ１１で電圧ＶＢＬ
１は１．３Ｖ、ＶＦＦは２．０Ｖ、ＢＬＣ１は“Ｈ”レ
ベルにセットしておく。

【０１５３】（６）データ“２”のベリファイ読み出
し、のみを実行するには図１９〜図２１に示されたもの
から、時間ｔ１〜ｔ１１を省略すればよい。ただし、ｔ
１１で電圧ＶＢＬ１は１．３Ｖ、ＶＦＦは２．０Ｖ、Ｂ
ＬＣ１は“Ｈ”レベルにセットしておく。

【０１５４】（７）データ“１”のベリファイ読み出
し、のみを実行するには図１８に示されたものから、時
間ｔ１〜ｔ２１を省略すればよい。ただし、ｔ２１で電
圧ＶＢＬ１は１．３Ｖ、ＶＦＦは２．０Ｖ、ＢＬＣ１は
“Ｈ”レベルにセットしておく。

【０１５５】図１８のｔ１〜ｔ９に示される書き込み動
作と、図１９〜図２１に示される書き込みベリファイ動
作を、全ての制御データが“０”になるまで繰り返し、
メモリセルＭへのデータ書き込み（プログラム）は行わ
れる。

【０１５６】図２２は、図１４のデータ記憶回路及び図
６のデータ検出回路を使用した場合の、メモリセルへの
プログラムの詳細な流れを示すフローチャートである。
このプログラムの流れは、図１に示される制御信号およ
び制御電圧発生回路７で制御される。制御信号入力端子
８に入力されたプログラムスタートの命令でプログラム
は始まる。制御信号および制御電圧発生回路７内に設け
られる変数ＩＷＴをカウントするカウンタ回路がリセッ
トされＩＷＴは０にされる（Ｓ１）。データ入出力端子
５に入力された４２２４ビット分の初期制御データがデ
ータ記憶回路１０にロードされる（Ｓ２）。

【０１５７】データロード後、書き込み動作が行われ、
このとき、変数ＩＷＴは１だけインクリメントされる
（Ｓ３）。データ検出回路９の出力ＦＲ３が“Ｈ”レベ
ルか否かが調べられる（Ｓ４）。データ検出回路９の出
力ＦＲ３が“Ｈ”レベルでデータ“３”がデータ記憶回
路１０に残っていれば、変数ＩＷＴが予め決められたＷ
３以上か否かが調べられる（Ｓ５）。変数ＩＷＴがＷ３
以上なら、データ“３”のベリファイ読み出しが行われ
る（Ｓ６）。ＦＲ３が“Ｌ”レベルあるいは変数ＩＷＴ
がＷ３より小さければ、データ“３”のベリファイ読み
出しは省略される。

【０１５８】続いて、データ検出回路９の出力ＦＲ２が
“Ｈ”レベルか否かが調べられる（Ｓ７）。データ検出
回路９の出力ＦＲ２が“Ｈ”レベルでデータ“２”がデ
ータ記憶回路１０に残っていれば、変数ＩＷＴが予め決
められたＷ２以上か否かが調べられる（Ｓ８）。変数Ｉ
ＷＴがＷ２以上なら、データ“２”のベリファイ読み出
しが行われる（Ｓ９）。ＦＲ２が“Ｌ”または変数ＩＷ
ＴがＷ２より小さければ、データ“２”のベリファイ読
み出しは省略される。

【０１５９】続いて、データ検出回路９の出力ＦＲ１が
“Ｈ”レベルか否かが調べられる（Ｓ１０）。データ検
出回路９の出力ＦＲ１が“Ｈ”レベルでデータ“１”が
データ記憶回路１０に残っていれば、変数ＩＷＴが予め
決められたＷ１以上か否かが調べられる（Ｓ１１）。変
数ＩＷＴがＷ１以上なら、データ“１”のベリファイ読
み出しが行われる（Ｓ１２）。ＦＲ１が“Ｌ”レベルあ
るいは変数ＩＷＴがＷ１より小さければ、データ“１”
のベリファイ読み出しは省略される。ただし、データ
“２”のベリファイ読み出し（Ｓ９）が行われた場合、
常にデータ“１”ベリファイ読み出し（Ｓ１２）は行わ
れる。

【０１６０】続いて、データ検出回路９の出力ＦＲ３，
ＦＲ２，ＦＲ１の全てが“Ｌ”レベルであれば、プログ
ラム終了となる（Ｓ１３，Ｓ１４，Ｓ１５）。データ検
出回路９の出力ＦＲ３，ＦＲ２，ＦＲ１のうち１つでも
“Ｈ”レベルがあれば、再度、書き込み動作（Ｓ３）に
もどる。変数ＩＷＴが１つ増えるごとに選択されたワー
ド線に印加される書き込み時の電圧（図１８に示される
時間ｔ３からｔ７の間の選択ワード線の電圧）は０．４
Ｖずつ増加され、“１”，“２”，“３”書き込みされ
るメモリセルＭのしきい電圧は、ほぼ０．４Ｖずつ上昇
していく。予め決められるＷ１，Ｗ２，Ｗ３は次のよう
にして決められる。

【０１６１】再度、図１１を参照して説明する。図１１
はメモリセルＭの書き込み特性の例を示している。横軸
は書き込み動作回数ＩＷＴである。縦軸は、書き込み動
作回数ＩＷＴ後の書き込み易いメモリセル（白丸）と最
も書き込み難いメモリセル（黒丸）のしきい電圧を示し
ている。最も書き込み易いメモリセルのしきい電圧は、
１回目の書き込み動作後に０．１Ｖに達する。このと
き、最も書き込み難いメモリセルのしきい電圧は−１．
５Ｖである。書き込み動作回数が１つ増えるごとに選択
ワード線の書き込み時の電圧が０．４Ｖずつ増えるの
で、メモリセルのしきい電圧もほぼ０．４Ｖずつ上昇す
る。ただし、“１”の制御データを記憶しているデータ
記憶回路１０につながるメモリセルＭのしきい電圧は、
０．８Ｖ低い。

【０１６２】１回目の書き込み動作後では、どのメモリ
セルのしきい電圧も０．４Ｖに達しないので、データ
“３”，データ“２”，データ“１”のベリファイ読み
出しの全ては必要ない。４回目以降では、最も書き込み
やすいメモリセルのしきい電圧は、１．２Ｖを越えるの
で、データ“２”のベリファイ読み出しが必要となる。
また、“１”の制御データを記憶しているデータ記憶回
路１０につながるメモリセルＭのしきい電圧は、０．４
Ｖを越えるので、データ“１”ベリファイ読み出し必要
になる。よって、Ｗ１，Ｗ２は４と予め決められる。６
回目以降では、最も書き込みやすいメモリセルのしきい
電圧は、２．０Ｖを越えるので、データ“３”のベリフ
ァイ読み出しが必要となる。よってＷ３は６と予め決め
られる。

【０１６３】９回目の書き込み動作後には、つまりＩＷ
Ｔ＝９以降、データ検出回路の出力ＦＲ１と出力ＦＲ２
は“Ｌ”レベルとなる。１０回目の書き込み動作後に
は、最も書き込み難いメモリセルのしきい電圧でさえ
２．０Ｖを越える。よって、少なくともＩＷＴ＝１１以
降、データ検出回路の出力ＦＲ３は“Ｌ”レベルとな
る。

【０１６４】図２３は、図１４のデータ記憶回路及び図
１２のデータ検出回路を使用した場合のメモリセルへの
プログラムの流れを示すフローチャートである。ステッ
プＳ４，Ｓ７，Ｓ１０は、それぞれ信号ＤＥＣ３Ｂ，Ｄ
ＥＣ２Ｂ，ＤＥＣ１Ｂを“Ｌ”レベルとして、信号ＦＲ
３，ＦＲ２，ＦＲ１を調べることで実行される。ステッ
プ１３は、信号ＤＥＣＢを“Ｌ”レベルとして、信号Ｐ
Ｔを調べることで実行される。その他は、図１０に示し
た流れと同じである。

【０１６５】図２４は、メモリセルアレイ１の共通ソー
ス線ＳＲＣの寄生抵抗を示す回路図である。共通ソース
線ＳＲＣは、メモリセルアレイ内では通常図３に示され
るＮ型拡散層１２で形成される。このＮ型拡散層１２の
抵抗をＲsrc で示している。また、ビット線ＢＬと共通
ソース線ＳＲＣの間のメモリセルＭを介して流れるセル
電流をＩcellで示している。共通ソース線ＳＲＣは、メ
モリセルアレイ１の端で例えば抵抗値の比較的低いアル
ミニウム配線に接続され、比較的抵抗値の高いポリシリ
コン配線などを介して、図１に示される制御信号および
制御電圧発生回路７に接続される。このメモリセルアレ
イ１から制御信号および制御電圧発生回路７までのポリ
シリコン配線抵抗をＲperiで示してある。共通ソース線
ＳＲＣは、ＮチャネルＭＯＳトランジスタＱｎ５０を介
して接地される。消去時には信号ＥＲＡＳＥＢが“Ｌ”
レベルとなって共通ソース線ＳＲＣは浮遊状態となり、
メモリセルアレイ１が形成されるＰ型基板電圧Ｖｓｕｂ
につられて高電圧になる。共通ソース線ＳＲＣの電圧の
セル電流Ｉcellによる上昇が大きいのは、抵抗Ｒperiと
ＮチャネルＭＯＳトランジスタＱｎ５０によることが多
い。ここでは、各ビット線から共通ソース線ＳＲＣにセ
ル電流Ｉcellが流れるように示してあるが、前記図５や
図１４に示したビット線制御回路に従えば、２本に１本
のビット線からしかセル電流Ｉcellは流れない。

【０１６６】また、選択されたメモリセルＭの状態によ
って、セル電流の流れるものと流れないものがある。読
み出しや書き込みベリファイ時のワード線電圧より全て
の選択されたメモリセルＭのしきい電圧が高ければ、ど
こにもセル電流Ｉcellは流れない。このとき共通ソース
線ＳＲＣの電位は０Ｖである。読み出しや書き込みベリ
ファイ時のワード線電圧より全ての選択されたメモリセ
ルＭのしきい電圧が低ければ、２１１２本のビット線Ｂ
Ｌにセル電流Ｉcellが流れる。このとき、各セル電流Ｉ
cellが、平均して１μＡ流れ、抵抗ＲperiとＮチャネル
ＭＯＳトランジスタＱｎ５０が主な寄生抵抗として１０
０Ωとすると、共通ソース線ＳＲＣの電位は約０．２Ｖ
上昇する。

【０１６７】例えば、ビット線ＢＬ２に接続される０．
９Ｖのしきい電圧を持つメモリセルＭのワード線に１Ｖ
を与え、セル電流Ｉcellが流れるか否かを検出するとす
る。共通ソース線ＳＲＣが０Ｖの時は、セル電流が流
れ、そのメモリセルＭのしきい電圧は１Ｖ以下と検出さ
れる。共通ソース線ＳＲＣが０．２Ｖの時は、セル電流
が流れないので、そのメモリセルＭのしきい電圧は１Ｖ
以上と検出される。

【０１６８】本発明では、図１に示される制御信号およ
び制御電圧発生回路７で発生される読み出し時または書
き込みベリファイ時の選択ワード線ＷＬの電圧を、共通
ソース線ＳＲＣの電圧に応じて調整するために、読み出
し及びベリファイ電圧発生回路７ａを設けている。つま
り、共通ソース線ＳＲＣが０Ｖのときは例えば１Ｖを発
生し、共通ソース線ＳＲＣが０．２Ｖのときは例えば
１．２Ｖを発生する。これにより、メモリセルＭのソ−
スとゲートの電位差は１Ｖに保たれ、正確にメモリセル
Ｍの状態を検出することができる。基本的には、メモリ
セルＭのソ−スの電圧に応じてワード線ＷＬの電圧を調
整するのが望ましい。

【０１６９】上記図２４のように、抵抗ＲperiとＮチャ
ネルＭＯＳトランジスタＱｎ５０が主な寄生抵抗である
場合は、共通ソース線ＳＲＣ電位と選択されたメモリセ
ルＭのソ−スの電位はほぼ等しい。等しくない場合で
も、精度よくメモリセルＭの状態を検出するという意味
では、選択ワード線ＷＬの電圧を、共通ソース線ＳＲＣ
の電圧に応じて調整するということは効果絶大である。
また、選択ブロックの非選択ワード線ＷＬの電圧や選択
ゲート線ＳＧの電圧も、読み出し時や書き込みベリファ
イ時に、共通ソース線ＳＲＣの電圧に応じて調整する。
この方が、より精度よく選択メモリセルＭの状態を検出
できる。

【０１７０】図２５〜図２７はそれぞれ、読み出し及び
ベリファイ電圧発生回路７ａ中の構成を示す回路図であ
り、読み出し時または書き込みベリファイ時の選択ブロ
ックのワード線ＷＬ及び選択ゲート線ＳＧの電圧を発生
する回路を示している。

【０１７１】図２５は、基準電圧ＶＣＭ発生回路を示し
ている。信号ＲＥＮＢＢが“Ｌ”で活性化される。Ｐチ
ャネルＭＯＳトランジスタＱｐ２０，２１，２２とＮチ
ャネルＭＯＳトランジスタＱｎ５１，５２で比較回路を
構成する。Ｑｐ２０のゲートは信号ＲＥＮＢＢに制御さ
れ、Ｑｐ２０のソースに電源電圧ＶＣＣが供給される。
Ｑｐ２０のドレインはＱｐ２１，２２の各ソースに接続
され、Ｑｐ２１，２２の各ドレインはそれぞれＱｎ５
１，５２の各ドレインに接続されている。Ｑｎ５１，５
２の両ゲートはＱｐ２１のドレインに接続され、両ソー
スは接地される。Ｑｐ２２とＱｎ５２のドレイン接続点
はＶＣＭ出力ノードとなる。この比較回路のＱｐ２１の
ゲートは、ＶＣＭ出力ノードと共通ソース線ＳＲＣの間
に直列に設けられた抵抗Ｒ１とダイオードＤ１の接続点
に接続されている。この比較回路のＱｐ２２のゲート
は、ＶＣＭ出力ノードと共通ソース線ＳＲＣの間に直列
に設けられた抵抗Ｒ２，Ｒ３とダイオードＤ２の、抵抗
Ｒ２，Ｒ３の接続点に接続されている。

【０１７２】このような比較回路と抵抗Ｒ１，Ｒ２，Ｒ
３とダイオードＤ１，Ｄ２でバンドギャップリファレン
ス回路を構成し、電圧ＶＣＭとして共通ソース線ＳＲＣ
の電圧のみに依存する出力電圧が得られる。共通ソース
線ＳＲＣが０Ｖの場合、例えばＶＣＭ＝１．２Ｖであ
る。この場合、共通ソース線ＳＲＣが０．２Ｖであれば
ＶＣＭ＝１．４Ｖである。図９の時刻ｔ８〜ｔ９や、図
２０の時刻ｔ１２〜ｔ１３の間の選択ワード線ＷＬ２の
電圧は、制御信号および制御電圧発生回路７内の読み出
し及びベリファイ電圧発生回路７ａとワード線制御回路
６を介して電圧ＶＣＭにされる。

【０１７３】図２６は、基準電圧ＶＣＭより低い電圧Ｖ
out1を発生する回路である。この回路は、信号ＲＥＮＢ
Ｂが“Ｌ”レベルで活性化される。ＰチャネルＭＯＳト
ランジスタＱｐ２３，２４，２５とＮチャネルＭＯＳト
ランジスタＱｎ５３，５４で比較回路を構成する。Ｑｐ
２３のゲートは信号ＲＥＮＢＢに制御され、ソースは電
源電圧ＶＣＣが供給される。Ｑｐ２３のドレインはＱｐ
２４，２５の各ソースに接続され、Ｑｐ２４，２５の各
ドレインはそれぞれＱｎ５３，５４の各ドレインに接続
されている。Ｑｎ５３，５４の両ゲートはＱｐ２５のド
レインに接続され、両ソースは接地される。Ｑｐ２４の
ゲートには前記図２５の回路からの基準電圧ＶＣＭが供
給される。Ｑｐ２５のゲートは、一端に電圧ＶＦＸが供
給される抵抗Ｒ４の他端に接続される。抵抗Ｒ４の他端
は抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は信号
ＲＥＮＢＢでゲート制御されソースが接地されたＮチャ
ネルＭＯＳトランジスタＱｎ５５のドレインが接続され
ると共に出力Ｖout1につながる。また、電源電圧ＶＣＣ
がソースに接続されゲートがＱｐ２４のドレインに接続
されるＰチャネルＭＯＳトランジスタＱｐ２６と、ゲー
トが信号ＲＥＮＢＢで制御されるＰチャネルＭＯＳトラ
ンジスタＱｐ２７が直列に接続され、Ｑｐ２７のドレイ
ンは出力Ｖout1へつながる。

【０１７４】この図２６の回路は２組設けられ、共通ソ
ース線ＳＲＣが０Ｖの時、それぞれ０．４Ｖと１．０Ｖ
を発生する。それぞれ、図９の時刻ｔ１２〜ｔ１３や図
２１の時刻ｔ２２〜ｔ２３の間の選択ワード線ＷＬ２の
電圧、図７の時刻ｔ８〜ｔ９や図１７の時刻ｔ１８〜ｔ
１９の間の選択ワード線ＷＬ２の電圧として、制御信号
および制御電圧発生回路７内の読み出し及びベリファイ
電圧発生回路７ａとワード線制御回路６を介してワード
線ＷＬ２に転送される。

【０１７５】すなわち、電圧ＶＦＸは例えば２．８Ｖの
低電圧である。Ｒ４：Ｒ５を２：１とすると、共通ソー
ス線ＳＲＣが０Ｖの時に出力電圧Ｖout1が０．４Ｖにな
る。共通ソース線ＳＲＣが０．２Ｖの時に出力電圧Ｖou
t1が０．７Ｖになる。Ｒ４：Ｒ５を８：１とすると、共
通ソース線ＳＲＣが０Ｖの時に出力電圧Ｖout1が１．０
Ｖになる。共通ソース線ＳＲＣが０．２Ｖの時に出力電
圧Ｖout1が１．２２５Ｖになる。

【０１７６】図２７は、基準電圧ＶＣＭより高い電圧Ｖ
out2を発生する回路である。この回路は、信号ＲＥＮＢ
Ｂが“Ｌ”レベルで活性化される。ＰチャネルＭＯＳト
ランジスタＱｐ２８，２９，３０とＮチャネルＭＯＳト
ランジスタＱｎ５６，５７で比較回路を構成する。Ｑｐ
２８のゲートは信号ＲＥＮＢＢに制御され、ソースは電
源電圧ＶＣＣが供給される。Ｑｐ２８のドレインはＱｐ
２９，３０の各ソースに接続され、Ｑｐ２９，３０の各
ドレインはそれぞれＱｎ５６，５７の各ドレインに接続
されている。Ｑｎ５６，５７の両ゲートはＱｐ３０のド
レインに接続され、両ソースは接地される。Ｑｐ２９の
ゲートには前記図２５の回路からの基準電圧ＶＣＭが供
給される。Ｑｐ２９とＱｎ５６のドレイン接続点はＰチ
ャネルＭＯＳトランジスタＱｐ３１のゲートに接続され
る。Ｑｐ３１のソースは電源電圧ＶＣＣに接続され、ド
レインはＰチャネルＭＯＳトランジスタＱｐ３２のソー
スに接続される。Ｑｐ３２のゲートは信号ＲＥＮＢＢに
より制御される。Ｑｐ３２のドレインは出力Ｖout2に接
続されると共に抵抗Ｒ６，Ｒ７を介して接地される。抵
抗Ｒ６とＲ７の接続点はＱｐ３０のゲートに接続されて
いる。出力Ｖout2のノードと接地電位との間に信号ＲＥ
ＮＢＢでゲート制御されるＮチャネルＭＯＳトランジス
タＱｎ５８のドレイン，ソース間が接続されている。

【０１７７】この図２７の構成の回路は３組設けられ、
共通ソース線ＳＲＣが０Ｖの時、それぞれ１．８Ｖと
２．０Ｖと３．０Ｖを発生する。それぞれ、図７の時刻
ｔ４〜ｔ５や図１６の時刻ｔ２〜ｔ３の間の選択ワード
線ＷＬ２の電圧、図９の時刻ｔ４〜ｔ５や図１９の時刻
ｔ２〜ｔ３の間の選択ワード線ＷＬ２の電圧、読み出し
または書き込みベリファイ時の選択ブロックの非選択ワ
ード線ＷＬと選択ゲート線ＳＧの電圧として、制御信号
および制御電圧発生回路７とワード線制御回路６によっ
て選択ブロックのワード線ＷＬと選択ゲート線ＳＧに転
送される。

【０１７８】例えば、Ｒ６：Ｒ７を１：２とすると、共
通ソース線ＳＲＣが０Ｖの時に出力電圧Ｖout2が１．８
Ｖになる。共通ソース線ＳＲＣが０．２Ｖの時に出力電
圧Ｖout2が２．１Ｖになる。Ｒ６：Ｒ７を２：３とする
と、共通ソース線ＳＲＣが０Ｖの時に出力電圧Ｖout2が
２．０Ｖになる。共通ソース線ＳＲＣが０．２Ｖの時に
出力電圧Ｖout2が２．３３Ｖになる。Ｒ６：Ｒ７を３：
２とすると、共通ソース線ＳＲＣが０Ｖの時に出力電圧
Ｖout2が３．０Ｖになる。共通ソース線ＳＲＣが０．２
Ｖの時に出力電圧Ｖout2が３．５Ｖになる。

【０１７９】すなわち、この発明における半導体記憶装
置は、図１から図４を参照すると、ゲート（１６）、ド
レイン（１２）、ソ−ス（１２）を有するメモリセル
（Ｍ）と、このメモリセルの状態を検出するために、上
記ゲートに読み出しゲート電圧を印加する制御回路
（６）と、上記ソ−スの電圧に応じて上記読み出しゲー
ト電圧を調整し発生する手段（７ａ）とを備えたことを
特徴とする。

【０１８０】また上記特徴に加えて、上記メモリセルに
直列に接続され、他のゲート（１６または１８）を有す
るトランジスタ（ＭまたはＳ）と、この他のゲート電極
に制御電圧を印加する手段である制御回路（６）と、上
記ソ−スの電圧に応じて前記制御電圧を調整し発生する
手段（７ａ）とをさらに備えることを特徴とする。

【０１８１】このような構成は、メモリセルが複数個直
列接続されて構成され、直列接続の一端がビット線（Ｂ
Ｌ）に、他端がソ−ス線（ＳＲＣ）に接続される形態を
取ることも特徴の一つである。好ましくは、上記ソ−ス
線（ＳＲＣ）は複数のメモリセルの共通ソース線となっ
て、この共通ソ−ス線の電圧に応じて読み出し用のゲー
ト電圧を調整し発生する構成となる。

【０１８２】以上のような構成により、この発明に係わ
る半導体記憶装置は、読み出し時や書き込み後に行われ
る書き込みベリファイ時に制御ゲートに印加される読み
出し電圧をメモリセルのソ−スの電圧に応じて調整す
る。または、複数のメモリセルに共通なソ−ス線の電圧
に応じて読み出し電圧を調整する。これによって、メモ
リセルのソ−ス電圧によらず精度よくメモリセルの状態
が検出できる半導体記憶装置を実現することができる。

【０１８３】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、この発明の実施形態で示し
たＮＡＮＤ型のメモリセルアレイに限らず、ＮＯＲ型、
ＤＩＮＯＲ型、ＡＮＤ型などのメモリセルアレイを有す
る不揮発性半導体記憶装置であっても同様に実施でき
る。また、ホットエレクトロン注入書き込み式の不揮発
性半導体記憶装置であっても同様に実施できる。

【０１８４】図２８は、ＮＯＲ型ＥＥＰＲＯＭのメモリ
セルアレイの回路図である。図に示すように、ＮＯＲ型
ＥＥＰＲＯＭでは、ビット線ＢＬとビット線ＢＬに直交
する方向に延びるソース線ＶＳとの間にそれぞれのメモ
リセルが設けられ、そのドレイン，ソース間が接続され
ている。ＣＧで表わす各メモリセルの制御ゲートはそれ
ぞれ、メモリセルを制御する電圧を駆動制御する周辺回
路のトランジスタ（図示せず）につながる。このメモリ
セルアレイ構成にも本発明が適用でき、上記ソース線Ｖ
Ｓの電圧の変動に応じてＣＧへの電圧を調整する。

【０１８５】図２９は、ＤＩＮＯＲ（Divided NOR ）型
ＥＥＰＲＯＭのメモリセルアレイの回路図である。図に
示すように、ＤＩＮＯＲ型ＥＥＰＲＯＭでは、１つのサ
ブビット線（サブＢＬ）と、複数のソース線ＶＳとの間
に、メモリセルが並列に接続される。サブビット線（サ
ブＢＬ）は、ビット線選択ゲート（ＳＧ）を介して、ビ
ット線ＢＬに接続される。ＳＧで表わす各選択トランジ
スタの選択ゲート、ＣＧで表わす各メモリセルの制御ゲ
ートはそれぞれ、選択トランジスタ、メモリセルを制御
する電圧を駆動制御する周辺回路のトランジスタ（図示
せず）につながる。このメモリセルアレイ構成にも本発
明が適用でき、上記ソース線ＶＳの電圧の変動に応じて
ＣＧ、ＳＧへの電圧を調整する。

【０１８６】図３０は、ＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイの回路図である。図に示すように、ＡＮＤ型
ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間
に、ビット線側選択ゲート（ＳＧ１）と、互いに並列接
続されたメモリセル群（メモリセルユニット）と、ソー
ス線側選択ゲート（ＳＧ２）とが、直列に接続される。
ＳＧ１，ＳＧ２で表わす各選択トランジスタの選択ゲー
ト、ＣＧで表わす各メモリセルの制御ゲートはそれぞ
れ、選択トランジスタ、メモリセルを制御する電圧を駆
動制御する周辺回路のトランジスタ（図示せず）につな
がる。このメモリセルアレイ構成にも本発明が適用で
き、上記ソース線ＶＳの電圧の変動に応じてＣＧ、ＳＧ
１，２への電圧を調整する。

【０１８７】その他、本発明の要旨を逸脱しない範囲
で、図２５〜図２７それぞれに示した、読み出し及びベ
リファイ電圧発生回路７ａの構成は種々変型して実施す
ることができる。また、多値記憶のメモリに限らず、精
度よくメモリセルの状態を検出する必要のあるメモリデ
バイスにこの発明は適用され得る。

【０１８８】

【発明の効果】以上説明したようにこの発明によれば、
読み出し時や書き込み後に行われる書き込みベリファイ
時に制御ゲートに印加される読み出し電圧をメモリセル
のソ−スの電圧に応じて調整する。または、複数のメモ
リセルに共通なソ−ス線の電圧に応じて読み出し電圧を
調整する。これによって、メモリセルのソ−ス電圧によ
らず精度よくメモリセルの状態が検出できる半導体記憶
装置を実現することができる。

【図面の簡単な説明】

【図１】この発明の実施形態に係る半導体記憶装置の構
成を示すブロック図。

【図２】図１中のメモリセルアレイ及びビット線制御回
路（データ記憶回路）の構成を示す回路ブロック図。

【図３】（ａ），（ｂ）は、図２に示されたメモリセル
と選択トランジスタの構造をそれぞれ示す断面図。

【図４】図２中のある１つのＮＡＮＤ型セルユニットの
構造を示す断面図。

【図５】図２に示されるメモリセルアレイにつながるデ
ータ記憶回路の具体的な第１の構成例を示す回路図。

【図６】図１に示されているデータ検出回路の具体的な
構成を示す回路図。

【図７】メモリセルに記憶されている４値データの読み
出し動作を示す波形図であり、図５の各部の電圧変化を
示している。

【図８】図５のデータ記憶回路への制御データの初期設
定と書き込み動作を示す波形図であり、図５および図６
の各部の電圧変化を示している。

【図９】図８に示される時間ｔ１〜ｔ９で行われる書き
込み動作後の、メモリセルの書き込み状態を検出する書
き込みベリファイ動作を示す波形図。

【図１０】図５、図６の構成を用いた、メモリセルへの
プログラム（データ書き込み）の詳細な流れを示すフロ
ーチャート。

【図１１】この発明に係る、メモリセルの書き込み特性
の例を示す特性図。

【図１２】図６に代わるデータ検出回路の変形例の具体
的な構成を示す回路図。

【図１３】図５、図１２の構成を用いた、メモリセルへ
のプログラム（データ書き込み）の流れを示すフローチ
ャート。

【図１４】図２に示されるメモリセルアレイにつながる
データ記憶回路の具体的な第２の構成例を示す回路図。

【図１５】図１４中のクロック同期式インバータの具体
的な構成を示す回路図。

【図１６】メモリセルに記憶されている４値データの読
み出し動作を示す波形図であり、図１４の各部の電圧変
化を示している。

【図１７】メモリセルに記憶されている４値データの読
み出し動作を示す図１６に続く波形図であり、図１４の
各部の電圧変化を示している。

【図１８】図１４のデータ記憶回路への制御データの初
期設定と書き込み動作を示す波形図であり、図１４およ
び図６の各部の電圧変化を示している。

【図１９】図１８に示される時間ｔ１〜ｔ９で行われる
書き込み動作後の、メモリセルの書き込み状態を検出す
る書き込みベリファイ動作を示す波形図。

【図２０】図１８に示される時間ｔ１〜ｔ９で行われる
書き込み動作後の、メモリセルの書き込み状態を検出す
る書き込みベリファイ動作を示す図１９に続く波形図。

【図２１】図１８に示される時間ｔ１〜ｔ９で行われる
書き込み動作後の、メモリセルの書き込み状態を検出す
る書き込みベリファイ動作を示す図２０に続く波形図。

【図２２】図１４、図６の構成を用いた、メモリセルへ
のプログラム（データ書き込み）の詳細な流れを示すフ
ローチャート。

【図２３】図１４、図１２の構成を用いた、メモリセル
へのプログラム（データ書き込み）の詳細な流れを示す
フローチャート。

【図２４】図１内のソース線の寄生抵抗の例を示す回路
図。

【図２５】図１内の読み出し及びベリファイ電圧発生回
路を構成する第１の回路図。

【図２６】図１内の読み出し及びベリファイ電圧発生回
路を構成する第２の回路図。

【図２７】図１内の読み出し及びベリファイ電圧発生回
路を構成する第３の回路図。

【図２８】この発明の実施形態が適用され得るＮＯＲ型
ＥＥＰＲＯＭの構成を示す回路図。

【図２９】この発明の実施形態が適用され得るＤＩＮＯ
Ｒ型ＥＥＰＲＯＭの構成を示す回路図。

【図３０】この発明の各実施形態が適用され得るＡＮＤ
型ＥＥＰＲＯＭの構成を示す回路図。

【符号の説明】

１…メモリセルアレイ ２…ビット線制御回路 ３…カラムデコーダ ４…データ入出力バッファ ５…データ入出力端子 ６…ワード線制御回路 ７…制御信号および制御電圧発生回路 ７ａ…読み出し及びベリファイ電圧発生回路 ８…制御信号入出力端子 ９…データ検出回路 １０…データ記憶回路 １１…Ｐ型半導体基板 １２…Ｎ型の拡散層 １３…絶縁膜 １４…浮遊ゲート １５…絶縁膜 １６…制御ゲート １７…絶縁膜 １８…選択ゲート Ｍ…メモリセル Ｓ…選択トランジスタ ＷＬ…ワード線 ＢＬ…ビット線 ＳＧ…選択ゲート ＳＲＣ…ソース線 Ｑｎ…ＮチャネルＭＯＳトランジスタ Ｑｐ…ＰチャネルＭＯＳトランジスタ ＩＶ…インバータ Ｇ…論理ゲート ＶＣＣ…電源電圧 ＣＩ…クロック同期式インバータ Ｉcell…セル電流、 Ｒ…抵抗 Ｄ…ダイオード

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ゲート、ドレイン、ソースを有するメモ
   リセルと、 前記メモリセルの状態を検出するために、前記ゲートに
   読み出しゲート電圧を印加する制御回路と、 前記ソースの電圧に応じて前記読み出しゲート電圧を調
   整し発生する制御電圧発生回路とを具備したことを特徴
   とする半導体記憶装置。
2. 【請求項２】 第１のゲート、第１のドレイン、第１の
   ソースを有するメモリセルと、 前記メモリセルに直列に接続された、第２のゲート、第
   ２のドレイン、第２のソースを有するトランジスタと、 前記メモリセルの状態を検出するために、前記第１のゲ
   ートに第１の電圧を印加すると共に前記第２のゲートに
   第２の電圧を印加する制御回路と、 前記第１のソースの電圧に応じて前記第１の電圧及び第
   ２の電圧を調整し発生する制御電圧発生回路とを具備し
   たことを特徴とする半導体記憶装置。
3. 【請求項３】 前記メモリセルは複数個が直列接続さ
   れ、直列接続の一端がビット線に、他端がソース線に電
   気的に接続されることを特徴とする請求項１または請求
   項２記載の半導体記憶装置。
4. 【請求項４】 前記メモリセルは電荷蓄積層を有し、電
   気的に前記電荷蓄積層の電荷量を制御することでしきい
   電圧が変化して所定のデータ記憶状態とされることを特
   徴とする請求項１または請求項２記載の半導体記憶装
   置。
5. 【請求項５】 ゲート電極、ドレイン領域、ソース領域
   を有するメモリセルと、 前記ソース領域が電気的に接続されるソース線と、 前記メモリセルの状態を検出するために、前記第１のゲ
   ート電極に読み出しゲート電圧を印加する手段と、 前記ソース線の電圧に応じて前記読み出しゲート電圧を
   調整し発生する手段とを具備したことを特徴とする半導
   体記憶装置。
6. 【請求項６】 前記メモリセルに直列に接続された、他
   のゲート電極を有するトランジスタと、 前記他のゲート電極に制御電圧を印加する手段と、 前記のソース線の電圧に応じて前記制御電圧を調整し発
   生する手段とを具備したことを特徴とする請求項５記載
   の半導体記憶装置。
7. 【請求項７】 各々がゲート、ドレイン、ソースを有す
   る複数のメモリセルと、 前記複数のメモリセルのソースが電気的に接続される共
   通ソース線と、 前記複数のメモリセルのゲートに電気的に接続されるワ
   ード線と、 前記メモリセルの状態を検出するために、前記ワード線
   に読み出し電圧を印加する手段と、 前記共通ソース線の電圧に応じて前記読み出し電圧を調
   整し発生する手段とを具備したことを特徴とする半導体
   記憶装置。
8. 【請求項８】 各々が各々の前記メモリセルに直列に接
   続された、他のゲート電極を有する複数のトランジスタ
   と、 前記他のゲート電極に電気的に接続される共通ゲート線
   と、 前記共通ゲート線に制御電圧を印加する手段と、 前記の共通ソース線の電圧に応じて前記制御電圧を調整
   し発生する手段とを具備したことを特徴とする請求項７
   記載の半導体記憶装置。
9. 【請求項９】 第１のゲート電極、第１のドレイン領
   域、第１のソース領域を有し、その電気的特性を変える
   ことで所定のデータ記憶状態とされるメモリセルと、 前記第１のソース領域が電気的に接続されるソース線
   と、 前記メモリセルのデータを読み出すために、前記第１の
   ゲート電極に読み出し電圧を印加する手段と、 前記メモリセルの電気的特性を変える手段と、 前記メモリセルの電気的特性を検出するために、前記第
   １のゲート電極にベリファイ電圧を印加する手段と、 前記ソース線の電圧に応じて前記読み出し電圧および前
   記ベリファイ電圧を調整し発生する手段とを具備したこ
   とを特徴とする半導体記憶装置。
10. 【請求項１０】 前記メモリセルに直列に接続された、
    第２のゲート電極、第２のドレイン領域、第２のソース
    領域を有するトランジスタと、 前記第２のゲート電極に第１の電圧を印加する手段と、 前記ソース線の電圧に応じて前記第１の電圧を調整し発
    生する手段とを具備したことを特徴とする請求項９記載
    の半導体記憶装置。
11. 【請求項１１】 各々が第１のゲート電極、第１のドレ
    イン領域、第１のソース領域を有し、その電気的特性を
    変えることで所定のデータ記憶状態とされる複数のメモ
    リセルと、 前記複数のメモリセルの第１のソース領域が電気的に接
    続される共通ソース線と、 前記複数のメモリセルの第１のゲート電極に電気的に接
    続されるワード線と、 前記複数のメモリセルのデータを読み出すために、前記
    ワード線に読み出し電圧を印加する手段と、 前記複数のメモリセルの電気的特性を変える手段と、 前記複数のメモリセルの電気的特性を検出するために、
    前記ワード線にベリファイ電圧を印加する手段と、 前記共通ソース線の電圧に応じて前記読み出し電圧およ
    び前記ベリファイ電圧を調整し発生する手段とを具備し
    たことを特徴とする半導体記憶装置。
12. 【請求項１２】 各々が各々の前記メモリセルに直列に
    接続された、第２のゲート電極、第２のドレイン領域、
    第２のソース領域を有する複数のトランジスタと、 前記第２のゲート電極に電気的に接続される共通ゲート
    線と、 前記共通ゲート線に第１の電圧を印加する手段と、 前記共通ソース線の電圧に応じて前記第１の電圧を調整
    し発生する手段とを具備したことを特徴とする請求項１
    １記載の半導体記憶装置。
13. 【請求項１３】 前記トランジスタは前記メモリセルと
    実質的に同じ構造を有することを特徴とする請求項６，
    ８，１０または１２記載の半導体記憶装置。