JP2004355676A - 記憶装置 - Google Patents
記憶装置 Download PDFInfo
- Publication number
- JP2004355676A JP2004355676A JP2003149592A JP2003149592A JP2004355676A JP 2004355676 A JP2004355676 A JP 2004355676A JP 2003149592 A JP2003149592 A JP 2003149592A JP 2003149592 A JP2003149592 A JP 2003149592A JP 2004355676 A JP2004355676 A JP 2004355676A
- Authority
- JP
- Japan
- Prior art keywords
- information
- storage element
- recorded
- voltage
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0038—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/009—Write using potential difference applied between cell electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
【解決手段】記憶素子と、記憶素子に電圧を印加する印加手段とを有し、記憶素子に、印加手段により電圧が印加されることにより、記憶素子の特性が変化して、情報の記録が行われ、同一の情報の記録が連続して行われると、記憶素子の特性がさらに変化する構成の記憶装置であって、情報の記録が行われる際に、既に記憶素子に記録されている情報の内容が検出され、記憶素子に記録されている情報と、記憶素子に記録すべき情報とを比較して、両者の情報が異なる場合には電圧が印加されて通常の情報の記録過程が行われ、両者の情報が同一である場合には通常の情報の記録過程が行われない記憶装置を構成する。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、記憶装置に関する。
【0002】
【従来の技術】
現在、コンピューター等の情報機器においては、情報(データ)を記録する記憶装置が大量に使用されている。このような記憶装置としては、例えば動作が高速で、高密度のDRAMが広く使用されている(例えば非特許文献1参照)。
【0003】
【非特許文献1】
伊藤清男著,「超LSIメモリ」,培風館,1994年,11月5日,3頁〜4頁
【0004】
【発明が解決しようとする課題】
ところで、上述したような情報を記録する記憶装置においては、記録した情報の保持を、できるだけ簡単な方法で且つ低電圧で行えることが要求されている。
【0005】
しかしながら、上述したDRAMは、情報の保持時間が極めて短く、電源を切ると記録された情報が消えてしまう揮発性の記憶装置であるので、頻繁にリフレッシュ動作(即ち書き込んだ情報を読み出し、増幅し直して、再度書き込み直す動作)を行う必要があり、このため回路設計が複雑となり、消費電力が増加してしまう。
【0006】
このため、消費電力が低減され、且つ例えばDRAMに置き換わるような特性を有する記憶装置が要求される。
【0007】
尚、上述したDRAMは、民生用の電子機器に用いられる一般的な論理回路LSIや信号処理LSIと比較して製造工程が複雑であるため、例えば製造コストが高い記憶装置となってしまう等の問題点も有している。
【0008】
ところで、このような要求を実現できる可能性があるとして、例えば図9に示すような構成の記憶装置が知られている。
尚、図9は、記憶装置、特にその記憶素子の基本構成を示す拡大断面図を示している。
記憶素子20は、2つの電極(図9の場合では第1の電極21及び第2の電極22)との間に、電極間材料23が挟まれた構成である。
【0009】
このような構成の記憶素子20を有する記憶装置では、例えば、電極間材料23としてイオン導電体を用いて、さらに2つの電極21,22のいずれか一方の電極(例えば第1の電極21)にイオン導電体中にイオンとして拡散する金属を含ませることによって、記憶素子20の2つの電極21,22間に電圧を印加した場合に、電極間材料23に電荷が供給され、電極21中に含まれる金属がイオン導電体からなる電極間材料23中にイオンとして拡散することによって、イオン導電体中の抵抗或いはキャパシタンス等の電気特性が変化させて、情報の記録動作を行うことができる。
【0010】
次に、このような記憶装置において、実際に情報の記録(書き込み及び消去)が行われる場合の具体的な動作を説明する。
尚、以下、記憶素子20の抵抗を高い状態から低い状態に変化させる記録動作を、情報の「書き込み」と定義し、記憶素子20の抵抗を低い状態から高い状態に変化させる記録動作を、情報の「消去」と定義する。
例えば情報の書き込みを行う場合は、例えば第1の電極21に接続されている配線を介して書き込み用の電圧(正電圧)が第1の電極21に印加される。これにより、例えば第1の電極21に含まれている金属がイオン化し、イオン導電体中に拡散して電子と結合して析出する。これにより、イオン導電体の抵抗が低くなり、記憶素子20の抵抗も低くなるので、情報の書き込みを行うことが可能になる。
【0011】
また、例えば情報の消去を行う場合は、例えば第2の電極22に接続されている配線を介して、書き込み時とは逆極性の消去用の電圧(負電圧)が第2の電極3に印加される。これにより、イオン導電体に析出していた金属が再びイオン化して、第1の電極21に戻ることにより、イオン導電体の抵抗が元の高い状態に戻り、記憶素子20の抵抗も高くなるので、情報の消去を行うことが可能になる。
【0012】
ここで、このような一連の記録動作を、例えば上述した記憶装置(例えばDRAM)が実行する一連の記録動作に対応させた場合を図6及び図7に示す。
尚、各図AはDRAMの記録動作を、各図Bは図9に示す記憶素子を有する記憶装置の記録動作を示している。
図6は、異なる情報の記録を交互に例えば3回ずつ繰り返し行った後、情報読み出しを行う場合を示し、図7は、同一の情報の記録を複数回例えば5回連続して行った後、異なる情報の記録を行って情報読み出しを行う場合を示している。
図6及び図7からも明らかなように、上述した図9に示す記憶素子を有する記憶装置での情報書き込み(抵抗値の高い状態から低い状態に変化させる記録動作)は、DRAMの場合の情報“1”書き込みに対応し、情報消去(抵抗値の低い状態から高い状態に変化させる記録動作)は、DRAMの場合の情報“0”書き込みに対応している。
【0013】
ここで、図9に示す記憶素子を有する記憶装置において、図6Bに示すように、記憶素子1に、情報書き込みと情報消去を交互に連続して行った後、情報読み出しを行うようにした場合では問題にならないが、図7Bに示すように、情報書き込みを複数回連続して行った後、情報消去を行って情報読み出しを行うような場合は、次に示すような問題が生じる。
【0014】
即ち、図8に示すように、記憶素子に情報書き込みを繰り返し連続して行った場合、書き込み回数が増加するにしたがい、本来意図していた情報“1”の保持状態の抵抗値よりもさらに抵抗値が低下してしまう。
このように、記憶素子の抵抗値が低下した場合、例えばその次に情報消去を行う際、大きい電圧を記憶素子に加える必要がでてきてしまう。
【0015】
ところで、DRAMのようなデータ書き換え可能な記憶装置に用いられる記憶素子の場合、情報“0”及び情報“1”とが、どのような順番で無制限に繰り返し書き込まれても、この通りに記録動作が行われることが要求される(即ち、情報の記録及び読み出しが何ら制限なく良好に行われることが要求される)。
これは、図7Aに示したように、情報“1”が繰り返し連続して書き込まれた後、情報“0”を書き込むような場合である。
【0016】
従って、例えば図9に示した記憶素子を有する記憶装置で、例えばDRAMに置き換わる記憶装置を実際に実現しようとする場合は、例えば前述したような情報書き込みが繰り返し連続して行われた後、情報消去を行うような場合を想定して(図7B参照)、情報消去の際に加える電圧を大きな値に設定しておくことが必要となる。
【0017】
しかしながら、このような場合、例えば情報消去に長い時間がかかるようになり、記憶素子自体の動作が遅くなってしまう。特に、図7Bで想定した場合とは反対に、情報消去が繰り返し連続した後、情報書き込みを行う場合は、記憶素子自体の動作が極めて遅くなってしまう。
【0018】
尚、図9に示したような構成の記憶素子に、情報書き込みを繰り返し連続して行った場合に、書き込み回数が増加するにしたがい、記憶素子の抵抗値がさらに変化する場合を説明したが(図8参照)、記憶素子の構成によっては、情報書き込みを繰り返し連続して行った場合に、書き込み回数が増加するにしたがい、例えば記憶素子のしきい値電圧が変化するような場合も考えられる。
このような場合も、前述したように、例えば情報消去に長い時間がかかるようになり、記憶素子自体の動作が遅くなってしまう。
【0019】
上述した点に鑑み、本発明は、記録動作が何ら制限なく良好に行われる記憶装置を提供するものである。
【0020】
【課題を解決するための手段】
本発明は、記憶素子と、記憶素子に電圧を印加する印加手段とを有し、記憶素子に、印加手段により電圧が印加されることにより、記憶素子の特性が変化して、情報の記録が行われ、同一の情報の記録が連続して行われると、記憶素子の特性がさらに変化する構成の記憶装置であって、情報の記録が行われる際に、既に記憶素子に記録されている情報の内容が検出され、記憶素子に記録されている情報と、記憶素子に記録すべき情報とを比較して、両者の情報が異なる場合には電圧が印加されて通常の情報の記録過程が行われ、両者の情報が同一である場合には通常の情報の記録過程が行われない。
【0021】
本発明によれば、情報の記録が行われる際に、既に記憶素子に記録されている情報の内容が検出され、記憶素子に記録されている情報と、記憶素子に記録すべき情報とを比較して、両者の情報が異なる場合には電圧が印加されて通常の情報の記録過程が行われ、両者の情報が同一である場合には通常の情報の記録過程が行われないので、例えば同じ情報の内容の記録が連続して行われても、記憶素子の特性がさらに変化することがない。
【0022】
また、上述した記憶装置において、記憶素子が、第1の電極及び第2の電極との間に、電極間材料が挟まれた構成である場合は、記憶素子の構成をさらに簡素化できる。
【0023】
また、上述した記憶装置において、情報の記録が行われる前に、記憶素子に記録されている情報が読み出されることにより、情報の内容が検出され、両者の情報が同一である場合には、電圧が印加されない構成とした場合は、例えば同じ内容の情報(例えば“1”)の記録が繰り返し連続した後、異なる内容の情報(例えば“0”)の記録を行うような場合の記録動作であっても、異なる内容の情報の記録の際に記憶素子に印加する電圧を大きくする必要がなく、記録動作が遅くなることを防ぐことができる。
【0024】
また、上述した記憶装置であって、情報の記録が行われる際に、電圧が印加されると共に、記憶素子の抵抗値の変化の検出が行われることにより、情報の内容が検出され、両者の情報が同一である場合には、以降は電圧が印加されない構成とした場合は、情報を読み出す過程が必要ないので、前述した情報の記録が行われる前に、記憶素子に記録されている情報が読み出されることにより、情報の内容が検出される場合に比べて、記録に要する時間を短くできる。
【0025】
また、上述した記憶装置であって、両者の情報が同一である場合には、さらに記憶素子の抵抗値がその規格値の範囲内であるかどうかが調べられ、規格値の範囲外である場合には、抵抗値を規格値の範囲内に補正するために、印加手段により電圧が印加される構成とした場合は、例えば同じ内容の情報(例えば“1”)の記録が多数回も繰り返し連続して続いた後、異なる内容の情報(例えば“0”)の記録を行うような場合の記録動作であり、記憶素子の抵抗値が規格値の範囲外に変化してしまったとしても、抵抗値を補正することができ、例えば記録エラー等の発生を少なくすることができる。
【0026】
また前述した記憶装置において、情報の記録が行われる前に、記憶素子に記録されている情報が読み出されることにより、情報の内容が検出され、両者の情報が同一であり、かつ記憶素子の抵抗値がその規格値の範囲内である場合には、電圧が印加されない構成とした場合は、例えば同じ内容の情報(例えば“1”)の記録が多数回も繰り返し連続して続いた後、異なる内容の情報(例えば“0”)の記録を行うような場合の記録動作であっても、異なる内容の情報の記録の際に記憶素子に印加する電圧を大きくする必要がなく、記録動作が遅くなることを防ぐことができる。
【0027】
また、上述した記憶装置において、電圧がパルス電圧である場合は、電流量を少なくでき、情報の記録に要する総電流量を低減することができる。
【0028】
本発明は、記憶素子と、記憶素子に電圧を印加する印加手段とを有し、記憶素子に、印加手段により電圧が印加されることにより、記憶素子の特性が変化して、情報の記録が行われ、同一の情報の記録が連続して行われると、記憶素子の特性がさらに変化する構成の記憶装置であって、記憶素子に記録されている情報の内容がいったん消去される過程が行われてから、情報の記録が行われる。
【0029】
本発明によれば、記憶素子に記録されている情報の内容がいったん消去される過程が行われてから、情報の記録が行われるので、上述した、情報の記録が行われる際に、既に記憶素子に記録されている情報の内容が検出される場合に比べて、読み出しに要する時間を少なくでき、さらに記録動作を速くすることを可能にする。
【0030】
また、上述した記憶装置において、記憶素子が、第1の電極及び第2の電極との間に、電極間材料が挟まれた構成である場合は、記憶素子の構成をさらに簡素化できる。
【0031】
また、上述した記憶装置において、電圧がパルス電圧である場合は、電流量を少なくでき、情報の記録に要する総電流量を低減することができる。
【0032】
【発明の実施の形態】
本発明の実施の形態を説明するにあたり、先ず、本発明の基本的な構成とその動作を、図9を用いて説明する。
尚、図9は、本発明に係る記憶装置、特に、その記憶素子の基本構成を示す拡大断面図である。
本発明の記憶素子は、例えば2つの電極(図9の場合では第1の電極21及び第2の電極22)との間に、電極間材料23が挟まれた構成である。
【0033】
このような構成の記憶素子20を有する記憶装置では、例えば、電極間材料23としてイオン導電体を用いて、さらに2つの電極21,22のいずれか一方の電極(例えば第1の電極21)にイオン導電体中にイオンとして拡散する金属を含ませることによって、記憶素子20の2つの電極21,22間に電圧を印加した場合に、電極間材料23に電荷が供給され、電極21中に含まれる金属がイオン導電体からなる電極間材料23中にイオンとして拡散することによって、イオン導電体中の抵抗或いはキャパシタンス等の電気特性が変化させて、情報の記録動作を行うことができる。
【0034】
本発明は、このような、電気特性等の特性の変化を利用して、情報の記録を行うことができる記憶素子を用いて記憶装置を構成し、上述した目的を達成する。
【0035】
続いて、本発明に係る記憶装置、特に、その記憶素子の一実施の形態を、図1を用いて説明する。
本実施の形態の記憶素子1は、例えば上側に設けられた第1の電極2と、下側に設けられた第2の電極3との間に、電極間材料4が挟まれた構成である。
【0036】
電極間材料4は、例えばある金属を含むイオン導電体(カルコゲナイドイオン導電体)5から構成されている。
図1の場合では、イオン導電体5は、第1の電極2側(上側)のイオン導電体層51と、第2の電極3側(下側)のイオン導電体層52とからなる2層構造で構成され、イオン導電体層51は例えばGeSbTeAgから、イオン導電体層52は例えばGeSbTeから構成されている。
そして、イオン導電体層51は例えば25nmの膜厚で形成され、イオン導電体層52は例えば30nmの膜厚で形成されている。
尚、イオン導電体層51を構成するGeSbTeAgは、例えばカルコゲナイトに属する元素を含んで構成されたGeSbTeに、金属であるAgが含まれたものである。
【0037】
電極間材料4のイオン導電体5は、電荷が供給されることにより、イオン導電体5中に含まれるAgが酸化されて陽イオン6となったり、陽イオン6が還元されて金属Agに戻ったりすることにより、抵抗が高い状態と低い状態との間を繰り返し変化させることが可能である。
これにより、イオン導電体5の抵抗の状態によって、情報を記録することが可能な構成となっている。尚、初期状態では、Agが金属の状態にあるので抵抗値が高い状態となっている。そして、イオン導電体5の抵抗の状態に連動して、記憶素子1の抵抗値も同様に高い状態と低い状態の間を変化する。
【0038】
また、第1の電極2及び第2の電極3は、劣化してしまうことを避けるために、そのイオン化した際の価数が、電極間材料4(即ちイオン導電体5)中に含まれる物質(Ag)が酸化されて陽イオン6となった際の価数(1価のAg+)よりも大きい物質から構成される。即ち、第1の電極2及び第2の電極3は、例えばTiW(チタンタングステン)から構成される。
尚、Ti(チタン)が酸化された場合の価数は、2価もしくは3価もしくは4価であり、W(タングステン)が酸化された場合の価数は、4価もしくは5価もしくは6価である。
第1の電極2及び第2の電極3は、一般的な半導体装置に用いられる膜厚で形成されており、例えばそれぞれ100nmの膜厚で形成される。
【0039】
そして、上述した構成の記憶素子1が基板7上に形成されている。
また、図示せざるも、記憶素子1の第1の電極2及び第2の電極3にはそれぞれ配線が接続されており、それぞれの配線は、例えば記録、消去、読み出し回路等に接続されている。さらに、図示せざるも、記憶素子1に電圧を印加する印加手段が設けられ、記憶装置が構成される。
尚、記憶素子1に電圧を印加する印加手段は、記憶素子1と同一の基板7上に設けられた構成としても、同一の基板7以外の部分に設けられた構成としても、いずれの構成も可能である。
【0040】
次に、このような記憶装置において、実際に情報の記録(書き込み及び消去)が行われる場合の具体的な動作を説明する。
尚、以下、記憶素子1の抵抗を高い状態から低い状態に変化させる記録動作を、情報の「書き込み」と定義し、記憶素子1の抵抗を低い状態から高い状態に変化させる記録動作を、情報の「消去」と定義する。
また、上述した印加手段により、記憶素子1に電圧、例えばパルス電圧が印加されることで、情報の記録が行われる。
例えば情報の書き込みを行う場合は、第1の電極2に接続されている配線を介して書き込み用のパルス電圧(正電圧)が第1の電極2に印加される。これにより、例えば第1の電極2側のイオン導電体層51に含まれているAgがイオン化し、イオン導電体層52中に拡散して、イオン導電体層52の第2の電極3側で電子と結合して析出する。これにより、イオン導電体5の抵抗が低くなり、記憶素子1の抵抗も低くなるので、情報の書き込みを行うことが可能になる。
【0041】
また、例えば情報の消去を行う場合は、第2の電極3に接続されている配線を介して、書き込み時とは逆極性の消去用のパルス電圧(負電圧)が第2の電極3に印加される。これにより、イオン導電体層52の第2の電極3側に析出していたAgが再びイオン化して、第1の電極2側のイオン導電体層51に戻ることにより、イオン導電体5の抵抗が元の高い状態に戻り、記憶素子1の抵抗も高くなるので、情報の消去を行うことが可能になる。
【0042】
記憶素子1に印加するパルス電圧としては、例えば図2に波形を示すパルス電圧を印加することができる。
この図2に波形を示すパルス電圧の場合、第1の電極2及び第2の電極3の間の抵抗値を読み出すための読み出し電圧(read bias)V1が常に印加され、さらに、書き込み用のパルス電圧(write bias)V2と消去用のパルス電圧(erase bias)V3が交互に繰り返し印加される。
書き込み用の電圧パルスV2としては時間T2の間、消去用の電圧パルスV3としては時間T3の間、それぞれ印加される。
即ち、書き込みや消去の際に一定の電圧が継続して印加されるのではなく、短いパルス電圧(V2又はV3)が所定の時間(T2又はT3)だけ印加される。
【0043】
このような構成の記憶素子を有する記憶装置において、例えば同一の情報の書き込みが連続して行われた場合、図8に示したように、書き込み回数が増加するにしたがい、本来意図していた情報の保持状態の抵抗値(例えば情報“1”の抵抗値)よりもさらに抵抗値が低下してしまう。
【0044】
そこで、本実施の形態では、特に、情報の記録が行われる際に、既に記憶素子に記録されている情報の内容が検出され、記憶素子に記録されている情報と、記憶素子に記録すべき情報とを比較して、両者の情報が異なる場合にはパルス電圧が印加されて通常の情報の記録過程が行われ、両者の情報が同一である場合には通常の記録過程が行われないようにする。
【0045】
先ず、情報の記録が行われる前に、記憶素子に記録されている情報が読み出されることにより、情報の内容が検出され、両者の情報が同一である場合にはパルス電圧が印加されないようにする実施の形態を、図3を用いて説明する。
本実施の形態では、記憶素子の抵抗値が高い状態を“1”の情報が記載された状態として、記憶素子の抵抗値が低い状態を“0”の情報が記録された状態とする。
本実施の形態の記憶装置では、先ず、情報の記録が行われる前に、ステップS1に示すように、記憶素子1に記録されている情報が読み出され、既に記憶素子1に記録されている情報が“1”であるか“0”であるかが判別される。
【0046】
ここで、記憶素子1に既に記録されている情報が“1”であり、且つ今回新たに記録すべき情報が“1”の場合は、ステップS2に示すように、パルス電圧が印加されないようにすることで、情報“1”の記録が行われないようにし、そのまま(何もない)の状態とされる。
これに対し、既に記憶素子1に記録されている情報が“1”であり、今回新たに記録すべき情報が“1”ではない場合(即ち“0”の場合)は、ステップS3に示すように、そのまま情報“0”の記録(情報消去)が行われ、既に記憶素子1に記録されている情報“1”が消去される。即ち、通常の記録過程が行われる。
【0047】
一方、ステップS1で情報が読み出された後、既に記憶素子1に記録されている情報が“1”ではなく“0”であり、且つ今回新たに記録すべき情報が“1”の場合は、ステップS4に示すように、そのまま情報“1”の記録(情報書き込み)が行われる。
これに対し、今回新たに記録すべき情報が“1”ではない場合(即ち“0”の場合)は、ステップS5に示すように、この情報“0”の記録(情報消去)は行われず、そのまま(何もしない)の状態とされる。
【0048】
尚、図3の場合では、ステップS1で情報が読み出され、既に記憶素子1に記録されている情報が“0”か“1”かが判別された後、今回新たに記録すべき情報が“0”か“1”かが判別されるようにしているが、例えば、ステップS1で情報が読み出され、今回新たに記録すべき情報が“0”か“1”かが判別された後、既に記憶素子1に記録されている情報が“0”か“1”かが判別されるようにしても構わない。
【0049】
また、今回新たに記録すべき情報が“0”か“1”かが判別されてから、ステップS1と同様の情報の読み出しが行われるようにしても構わない。この場合、好ましくは、今回新たに記録すべき情報が例えば“1”の場合のみ情報が読み出されるようにすればよい。
【0050】
尚、記憶素子1に既に記録されている情報と、今回新たに記録すべき情報の両方が“0”であった場合は、情報“0”の記録が行われるようにしても構わないし、図3に示したように、行われないようにしても構わない。
【0051】
このように、本実施の形態の記憶装置では、情報の記録が行われる前に、既に記憶素子に記録されている情報が読み出され、今回新たに記録すべき情報と同一だった場合には、記録が行われないでそのままの状態とされるようにしたので、例えば同じ内容の情報の書き込みが繰り返し連続した後、異なる内容の情報の消去が行われるような記録動作の場合であっても、異なる内容の情報の消去の際に加える電荷量を大きな値に設定しておく必要がなくなる。これにより、異なる内容の情報の消去に長い時間がかかるようなこともなく、記録動作が遅くなることを防止することができる。これにより、記録動作を速くすることができる。
【0052】
また、記憶素子1は、第1の電極2及び第2の電極3との間に電極間材料4が挟まれた構成であるので、記憶素子1の構成を、例えばDRAMの記憶素子に比べて簡素化できる。
【0053】
また、電圧としてパルス電圧を印加しているので、電流量を少なくすることができ、情報の記録に要する総電流量を低減することが可能になる。
【0054】
ここで、図3に示した実施の形態において、例えば既に記憶素子1に記録されている情報が“1”であって、今回新たに記録すべき情報も“1”である状態が多数回も繰り返し連続して続いた場合、記憶素子1は何の処理もされないまま放置された状態となる。
【0055】
例えば抵抗が高い状態の記憶素子に電荷が加えられて抵抗の低い状態にされた記憶素子の場合、時間の経過と共に抵抗値は緩やかに記憶素子の初期状態、即ち抵抗の高い状態へと変化していく。このため、抵抗の低い状態とされた記憶素子1が長時間放置された場合、記憶素子1は時間が経過するに伴い抵抗の高い状態へと変化してしまい、その時点で記録エラーが生じてしまう。
【0056】
つまり、図3に示した実施の形態において、既に記憶素子1に記録されている情報が“1”であって、今回新たに記録すべき情報も“1”である場合が多数回も繰り返し連続して続いた場合、記録エラーが生じてしまうこととなる。
【0057】
そこで、このような問題点をも解決するようにした実施の形態を、図4を用いて説明する。
本実施の形態の記憶装置では、先ず、図3に示した実施の形態の場合と同様、ステップS10に示すように、情報の記録が行われる前に、記憶素子1に記録されている情報が読み出され、既に記憶素子1に記録されている情報が、“1”か“0”かが判別される。
ここで、既に記憶素子1に記録されている情報が“1”であり、且つ今回新たに記録すべき情報が“1”の場合、記憶素子1の抵抗値が規格値の範囲内であるかどうかが調べられる。本実施の形態では、ステップS11に示すように、記憶素子1の抵抗値が規格値の範囲内の上限を上回っているかどうかが調べられる。
尚、例えば予め規定された抵抗値に対して、上限を0.1kΩにして規格値を設定することができる。
【0058】
ここで、記憶素子1の抵抗値が規格値の範囲内の上限を上回っている場合、本実施の形態では、ステップS111に示すように、記憶素子1の抵抗値が規格値の範囲内におさまるように補正が行われる。
これに対して、記憶素子1の抵抗値が規格値の範囲内にある場合、ステップS12に示すように、パルス電圧が印加されないようにすることで、情報“1”の記録が行われないようにし、そのまま(何もしない)の状態とする。
【0059】
また、ステップS10に示す読み出しが行われた後、既に記憶素子1に記録されている情報が“1”であるが、今回新たに記録すべき情報が“1”ではない場合(即ち“0”の場合)は、ステップS13に示すように、パルス電圧が印加されることで、そのまま情報“0”の記録(情報消去)が行われ、既に記憶素子1に記録されている情報“1”が消去される。即ち、通常の記録過程が行われる。
【0060】
一方、ステップ10に示す読み出しが行われた後、既に記憶素子1に記録されている情報が“0”であり、且つ今回新たに記録すべき情報が“1”の場合は、ステップS14に示すように、そのまま情報“1”の記録(情報書き込み)が行われる。これに対し、今回新たに記録すべき情報が“1”ではない場合(即ち“0”の場合)は、ステップS15に示すように、この情報“0”の記録(情報消去)は行われず、そのまま(何もしない)の状態とされる。
【0061】
このように、本実施の形態の記憶装置では、情報の記録が行われる前に、既に記憶素子1に記録されている情報が読み出され、今回新たに記録される情報と記録されている情報が共に“1”であった場合には、記憶素子1の抵抗値が規格値の範囲内の上限を上回っていないかが判別されるようにし、記憶素子1の抵抗値が規格値の範囲内の上限を上回っていないと判別された場合には、記録が行われないでそのままの状態とされ、記憶素子1の抵抗値が規格値の範囲内の上限を上回っていると判別された場合には、記憶素子1の抵抗値が規格値の範囲内におさまるように抵抗値の補正が行われるようにしたので、例えば同じ内容の情報の書き込みが多数回も繰り返し連続して続いた後、異なる内容の情報の消去を行うような場合で、情報の書き込みが行われないでそのままの状態とされたために、記憶素子1の抵抗値が変化して規格値を上回ってしまったとしても、抵抗値を規格値内へと補正することができ、記録エラーの発生を少なくすることができる。
【0062】
また、本実施の形態においても、記憶素子1は、第1の電極2及び第2の電極3との間に電極間材料4が挟まれた構成であるので、上述した実施の形態の場合と同様に、記憶素子1の構成を、例えばDRAMの記憶素子に比べて簡素化できる。
【0063】
また、本実施の形態においても、電圧としてパルス電圧を印加しているので、上述した実施の形態の場合と同様に、電流量を少なくすることができ、情報の記録に要する総電流量を低減することが可能になる。
【0064】
続いて、このように、記憶素子1の抵抗値が規格値の範囲内の上限を上回っていないかが判別されると共に、さらに記憶素子1の抵抗値が規格値の範囲内の下限を下回っていないかも判別されるようにした実施の形態を図5に示す。
本実施の形態の記憶装置では、先ず、上述した図4に示した実施の形態の場合と同様、ステップS30に示すように、情報の記録が行われる前に記憶素子1に記録されている情報が読み出され、既に記憶素子1に記録されている情報が“1”か“0”かが判別される。
そして、既に記憶素子1に記録されている情報が“1”であり、且つ今回新たに記録すべき情報も“1”の場合、上述した図4に示した実施の形態の場合と同様、ステップS31に示すように、記憶素子の抵抗値が規格値の範囲内の上限を上回っていないかが判別される。
【0065】
ここで、記憶素子1の抵抗値が規格値の範囲内の上限を上回っている場合、上述した実施の形態の場合と同様に、ステップS311に示すように、記憶素子1の抵抗値が規格値の範囲内におさまるように補正が行われる。
一方、記憶素子1の抵抗値が規格値の範囲内の上限を上回っていない場合、本実施の形態では、ステップS32に示すように、さらに記憶素子1の抵抗値が規格値の範囲内の下限を下回っていないかが判別されるようにする。
尚、例えば予め規定された抵抗値に対して、上限を0.1kΩ、下限を0.1kΩにして規格値を設定することができる。
【0066】
ここで、記憶素子1の抵抗値が規格値の範囲内を下回っている場合は、ステップS321に示すように、記憶素子1の抵抗値が規格値の範囲内におさまるように補正が行われる。
また、記憶素子1の抵抗値が規格値の範囲内を下回っていないと判別された場合には、ステップS33に示すように、パルス電圧が印加されないようにすることで、情報“1”の記録が行われないようにし、そのまま(何もしない)の状態とされる。
【0067】
尚、既に記憶素子1に記録されている情報が“1”であり、今回新たに記録すべき情報が“1”ではない場合(即ち“0”の場合)は、ステップS34に示すように、パルス電圧が印加されることで、そのまま情報“0”が記録(情報消去)されて、既に記憶素子1に記録されている情報“1”が消去される。
【0068】
また、ステップS30で記憶素子1に既に記録されている情報が読み出され、記録されている情報が“1”ではなく“0”であり、且つ今回新たに記録すべき情報が“1”の場合は、ステップS35に示すように、そのまま情報“1”の記録(情報書き込み)が行われる。
これに対し、今回新たに記録すべき情報が“1”ではない場合(即ち“0”の場合)は、ステップS36に示すように、この情報“0”の記録は行われず、そのまま(何もしない)の状態とされる。
【0069】
本実施の形態の記憶装置によれば、既に記憶素子に記録された情報が今回新たに記録される情報と同じであった場合に、記憶素子の抵抗値が規格値の範囲内の上限を上回っていないかが判別されると共にさらに範囲内の下限を下回っていないかも判別されるようにし、抵抗値が下限を下回っていないと判別された場合には、記録が行われないようにしてそのままの状態とされ、記憶素子の抵抗値が規格値の範囲内の下限を下回っていると判別された場合には、記憶素子の抵抗値を規格値の範囲内におさまるように抵抗値の補正が行われるようにしたので、抵抗値が規格値を上回っている場合と下回っている場合の両方を判別することができ、前述した抵抗値が規格値の範囲内の上限を上回っていないかのみが判別されるようにした実施の形態の場合と比べて、さらに抵抗値の補正を精度良く行うことができる。これにより、記録エラーの発生をさらに少なくすることができる。
【0070】
また、本実施の形態においても、記憶素子1は、第1の電極2及び第2の電極3との間に電極間材料4が挟まれた構成であるので、上述した実施の形態の場合と同様に、記憶素子1の構成を、例えばDRAMの記憶素子に比べて簡素化できる。
【0071】
また、本実施の形態においても、電圧としてパルス電圧を印加しているので、上述した実施の形態の場合と同様に、電流量を少なくすることができ、情報の記録に要する総電流量を低減することが可能になる。
【0072】
尚、図3〜図5に示した実施の形態では、既に記憶素子1に記録されている情報の内容を検出する過程として、情報の記録が行われる前に記憶素子1に記録されている情報を読み出す場合を示したが、この他にも、例えば情報の記録過程中に記憶素子1の抵抗状態を検出する場合も考えられる。
【0073】
このような場合は、記憶素子1の抵抗値が、例えば初期状態の高い状態から除々に下がって低い状態へと変化していく過程において、ある程度抵抗値が変化してしまう前に、即ち抵抗値が下がり始めてから比較的短い時間のうちに、記憶素子1の抵抗値を検出するようにする。
そして、情報の記録過程が始まってから短い時間で記憶素子1の抵抗値を検出して、既に記憶素子1に記録されている情報と、今回記録すべき情報とが同一であると判断したときに、情報の記録過程を停止する。即ち以降のパルス電圧の印加を停止することにより、不要なパルス電圧の印加を最小限にとどめ、また記録素子1の抵抗値が過剰に低く、或いは過剰に高くならないようにすることができる。
【0074】
例えば今回記録すべき情報が“1”、即ち抵抗値の低い状態である場合には、情報の記録過程として、抵抗値を下げるようにパルス電圧を印加して前述した「情報書き込み」を行う。
このとき、情報の記録過程が始まってから短い時間で検出された、記憶素子1の抵抗値が充分に低い場合には、既に記憶素子1に記録されている情報が“1”であり、今回記録すべき情報と同一であると判断して、情報の記録過程を停止する。即ち以降のパルス電圧の印加を停止する。
一方、情報の記録過程が始まってから短い時間で検出された、記憶素子1の抵抗値がまだ高い場合には、既に記憶素子1に記録されている情報が“0”であり、今回記録すべき情報と異なると判断して、引き続き情報の記録過程を行うようにして、記憶素子1の抵抗値を高い状態から低い状態に完全に変化させる。即ち通常の記録動作(情報書き込み)が行われる。
【0075】
また、例えば今回記録すべき情報が“0”、即ち抵抗値の高い状態である場合には、情報の記録過程として、抵抗値を上げるようにパルス電圧を印加して前述した「情報消去」を行う。
このとき、情報の記録過程が始まってから短い時間で検出された、記憶素子1の抵抗値が充分に高い場合には、既に記憶素子1に記録されている情報が“0”であり、今回記録すべき情報と同一であると判断して、情報の記録過程を停止する。即ち、以降のパルス電圧の印加を停止する。
一方、情報の記録過程が始まってから短い時間で検出された、記憶素子1の抵抗値がまだ低い場合には、既に記憶素子1に記録されている情報が“1”であり、今回記録すべき情報と異なると判断して、引き続き情報の記録過程を行うようにして、記憶素子1の抵抗値を低い状態から高い状態に完全に変化させる。即ち通常の記録動作(情報消去)が行われる。
【0076】
このように、情報の記録過程中に、記憶素子1の抵抗状態を検出するようにしたので、情報の記録が行われる前に、既に記憶素子1に記録されている情報を読み出す過程が行われるようにした実施の形態の場合に比べて、例えば情報を読み出す過程が必要ないので、記録に要する時間を短くできる。
【0077】
次に、本発明の記憶装置の他の実施の形態を説明する。
本実施の形態では、記憶素子1に記録されている情報がいったん消去される過程が行われてから(即ち記憶素子1を抵抗の高い初期状態としてから)、情報の記録が行われるようにする。
尚、本実施の形態においても、記憶素子1に電圧、例えばパルス電圧が印加されることで、情報の記録が行われる。
即ち、上述した実施の形態では、情報の記録が行われる際に、既に記憶素子に記録されている情報の内容が検出され、記憶素子に記録されている情報と、記憶素子に記録すべき情報とを比較して、両者の情報が異なる場合にはパルス電圧が印加されて通常の情報の記録過程が行われ、両者の情報が同一である場合には通常の記録過程が行われないようにする場合(例えば情報の記録が行われる前に、記憶素子1に記録されている情報が読み出される場合)を示したが、本実施の形態では、記憶素子1に記録されている情報を読み出してから情報の記録を行うのではなく、情報の記録を行う前に記憶素子1に記録されている情報をすべて消去してしまう。
【0078】
本実施の形態の記憶装置によれば、記憶素子1に記録されている情報がいったん消去される過程が行われてから(即ち記憶素子1を抵抗の高い初期状態としてから)、情報の記録が行われるので、記憶素子に記録されている情報がどのような値であっても、情報の消去のためのパルス電圧を印加することができる。
従って、例えば記録された情報が読み出される際に要する時間よりも、情報の消去のためのパルス電圧が印加される時間が短くて済むのであれば、上述した、情報の記録が行われる前に、既に記憶素子に記録されている情報が読み出される実施の形態の場合に比べて、情報の読み出し過程がない分、記録動作をさらに速くすることができる。
【0079】
また、本実施の形態においても、記憶素子1は、第1の電極2及び第2の電極3との間に電極間材料4が挟まれた構成であるので、上述した実施の形態の場合と同様に、記憶素子1の構成を、例えばDRAMの記憶素子に比べて簡素化できる。
【0080】
また、本実施の形態においても、電圧としてパルス電圧を印加しているので、上述した実施の形態の場合と同様に、電流量を少なくすることができ、情報の記録に要する総電流量を低減することが可能になる。
【0081】
上述した実施の形態では、図1に示した、第1の電極2及び第2の電極3との間に、電極間材料4が挟まれた構成の記憶素子1を用いて記憶装置を構成したが、この他にも、例えば図10A〜図10Cに示すような構成の記憶素子を用いて記憶装置を構成することもできる。
尚、図10A〜図10Cは記憶素子の概略断面図を示している。
先ず、図10Aに示す記憶素子30は、所謂MOS型の構造を有する記憶素子(MONOS)であり、例えば基板35中に形成された第1の電極31及び第2の電極32と、例えば絶縁層34を介して基板35上に形成された第3の電極33等から構成されている。
このような記憶素子30では、例えば第1の電極31と第3の電極33との間に電圧が印加されると、第3の電極33に電荷が供給されることで、情報の記録(書き込み)が行われる。
また、例えば第3の電極33に電圧が印加されることで、第1の電極31と第2の電極32との間に電流が流れ始めるしきい値電圧が上昇して、第1の電極31と第2の電極32との間に流れる電流の大きさが変化して、記録された情報が読み出される。
記憶素子30では、このような電気的な特性の変化により、情報の記録動作が行われる。
【0082】
次に、図10Bに示す記憶素子40は、例えば電極間材料44の上面の所定の位置に、第1の電極41と第3の電極43がそれぞれ設けられ、下面に第2の電極42が設けられた構成である。
このような記憶素子40では、例えば第1の電極41と第2の電極42との間に電圧が印加されると、電極間材料44に電荷が供給され、第1の電極41に含まれる金属が電極間材料44中に拡散して第2の電極42の表面に付着する。これにより、第2の電極42の組成が変化して、情報の記録(書き込み)が行われる。
また、例えば第2の電極42及び第3の電極43との間に電圧が印加されることで、第2の電極42と第3の電極43との間に電流が流れ始めるしきい値電圧が変化したり、第2の電極42と第3の電極43との間に流れる電流の大きさが変化して、記録された情報が読み出される。
記憶素子40では、このような電気的な特性の変化により、情報の記録動作が行われる。
【0083】
次に、図10Cに示す記憶素子50は、例えば第1の電極51と第2の電極52との間に電極間材料541が挟まれ、第2の電極52と第3の電極53との間にも電極間材料542が挟まれた構成である。
このような記憶素子50では、例えば第1の電極51と第2の電極52との間に電圧が印加されると、電極材料541に電荷が供給され、第1の電極51に含まれる金属が電極材料541中に拡散して第2の電極52に付着する。これにより、第2の電極52の組成が変化して、情報の記録(書き込み)が行われる。
また、前述した図10Bに示した記憶素子40の場合と同様に、第2の電極52と第3の電極53との間に電圧が印加されることで、第2の電極52と第3の電極53との間に電流が流れ始めるしきい値電圧が変化したり、第2の電極52と第3の電極53との間に流れる電流の大きさが変化して、記録された情報が読み出される。
記憶素子50では、このような電気的な特性の変化により、情報の記録動作が行われる。
【0084】
本実施の形態では、このような構成の記憶素子30,40,50を用いて記憶装置を構成することもできる。
【0085】
上述した実施の形態においては、パルス電圧は、図2に示すような階段状の波形の場合を示したが、パルス電圧は、このような階段状の波形に限られず、例えばのこぎり状の波形や三角状の波形等も含まれる。
【0086】
また、上述した実施の形態では、情報の内容を検出する動作として、記憶素子1に記録されている情報を読み出す場合(図3、4及び5参照)や、記憶素子1の抵抗状態を検出する場合を示したが、記憶素子1に記録されている情報を把握するのであれば、このような動作に限定されない。
【0087】
本発明は、上述したように、同一の情報の記録が連続して行われると、記憶素子の特性がさらに変化する構成の記憶素子を有す記憶装置に用いて好適である。
【0088】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【0089】
【発明の効果】
本発明の記憶装置によれば、記録動作が何ら制限なく良好に行われる記憶装置を得ることができる。
【0090】
また、記録動作が高速で、記録エラー等の発生の少ない記憶装置を得ることができる。
【0091】
従って、安定に動作可能で且つ高速な、例えばDRAMに置き換わる記憶装置を提供することが可能になる。
【0092】
また、記憶素子を、第1の電極及び第2の電極との間に電極間材料が挟まれた構成とした場合は、例えばDRAMの記憶素子の構成に比べて簡素化することができるので、製造コストの低い構成の記憶装置を提供することが可能になる。
【0093】
また、電圧をパルス電圧とした場合は、情報の記録に要する総電流量を低減することができるので、消費電力が低減された記憶装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の記憶装置、特に記憶素子の概略断面図である。
【図2】図1の記憶素子に印加されるパルス電圧の波形図である。
【図3】本発明の記録動作を示すフローチャート図(その1)である。
【図4】本発明の記録動作を示すフローチャート図(その2)である。
【図5】本発明の記録動作を示すフローチャート図(その3)である。
【図6】A、B 記録動作のフローチャート図(その1)である。
【図7】A、B 記録動作のフローチャート図(その2)である。
【図8】書き込み回数と抵抗変化率との関係を示す図である。
【図9】記憶装置の記憶素子の基本的な構成を示す概略断面図である。
【図10】A〜C 記憶素子の他の構成を示す概略断面図である。
【符号の説明】
1・・・記憶素子、2・・・第1の電極、3・・・第2の電極、4・・・電極間材料、5(51,52)・・・イオン導電体層、6・・・陽イオン、7・・・半導体基板
Claims (10)
- 記憶素子と、
前記記憶素子に電圧を印加する印加手段とを有し、
前記記憶素子に、前記印加手段により電圧が印加されることにより、前記記憶素子の特性が変化して、情報の記録が行われ、
同一の前記情報の記録が連続して行われると、前記記憶素子の特性がさらに変化する構成の記憶装置であって、
前記情報の記録が行われる際に、既に前記記憶素子に記録されている情報の内容が検出され、
前記記憶素子に記録されている情報と、前記記憶素子に記録すべき情報とを比較して、両者の情報が異なる場合には前記電圧が印加されて通常の情報の記録過程が行われ、両者の情報が同一である場合には前記通常の情報の記録過程が行われない
ことを特徴とする記憶装置。 - 前記記憶素子が、第1の電極及び第2の電極との間に、電極間材料が挟まれた構成であることを特徴とする請求項1に記載の記憶装置。
- 前記情報の記録が行われる前に、前記記憶素子に記録されている情報が読み出されることにより、前記情報の内容が検出され、前記両者の情報が同一である場合には、前記電圧が印加されないことを特徴とする請求項1に記載の記憶装置。
- 前記情報の記録が行われる際に、前記電圧が印加されると共に、前記記憶素子の抵抗値の変化の検出が行われることにより、前記情報の内容が検出され、前記両者の情報が同一である場合には、以降は前記電圧が印加されないことを特徴とする請求項1に記載の記憶装置。
- 前記両者の情報が同一である場合には、さらに前記記憶素子の抵抗値がその規格値の範囲内であるかどうかが調べられ、前記規格値の範囲外である場合には、前記抵抗値を前記規格値の範囲内に補正するために、前記印加手段により電圧が印加されることを特徴とする請求項1に記載の記憶装置。
- 前記情報の記録が行われる前に、前記記憶素子に記録されている情報が読み出されることにより、前記情報の内容が検出され、前記両者の情報が同一であり、かつ前記記憶素子の抵抗値がその規格値の範囲内である場合には、前記電圧が印加されないことを特徴とする請求項4に記載の記憶装置。
- 前記電圧はパルス電圧であることを特徴とする請求項1に記載の記憶装置。
- 記憶素子と、
前記記憶素子に電圧を印加する印加手段とを有し、
前記記憶素子に、前記印加手段により電圧が印加されることにより、前記記憶素子の特性が変化して、情報の記録が行われ、
同一の前記情報の記録が連続して行われると、前記記憶素子の特性がさらに変化する構成の記憶装置であって、
前記記憶素子に記録されている情報の内容がいったん消去される過程が行われてから、前記情報の記録が行われる
ことを特徴とする記憶装置。 - 前記記憶素子が、第1の電極及び第2の電極との間に、電極間材料が挟まれた構成であることを特徴とする請求項8に記載の記憶装置。
- 前記電圧はパルス電圧であることを特徴とする請求項8に記載の記憶装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003149592A JP4285082B2 (ja) | 2003-05-27 | 2003-05-27 | 記憶装置 |
US10/851,897 US7167390B2 (en) | 2003-05-27 | 2004-05-21 | Storage device with resistive memory cells enduring repetitive data writing |
EP04012334A EP1482513B1 (en) | 2003-05-27 | 2004-05-25 | Recording method avoiding unnecessary voltage applications to a memory element |
DE602004010744T DE602004010744T2 (de) | 2003-05-27 | 2004-05-25 | Aufzeichnungsverfahren zur Vermeidung von unnötigem Anlegen einer Spannung an ein Speicherelement |
CNB2004100684036A CN100394511C (zh) | 2003-05-27 | 2004-05-27 | 用于存储设备的记录方法 |
TW093115027A TWI264008B (en) | 2003-05-27 | 2004-05-27 | Storage device |
KR1020040037876A KR101024563B1 (ko) | 2003-05-27 | 2004-05-27 | 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003149592A JP4285082B2 (ja) | 2003-05-27 | 2003-05-27 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004355676A true JP2004355676A (ja) | 2004-12-16 |
JP4285082B2 JP4285082B2 (ja) | 2009-06-24 |
Family
ID=33128227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003149592A Expired - Lifetime JP4285082B2 (ja) | 2003-05-27 | 2003-05-27 | 記憶装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7167390B2 (ja) |
EP (1) | EP1482513B1 (ja) |
JP (1) | JP4285082B2 (ja) |
KR (1) | KR101024563B1 (ja) |
CN (1) | CN100394511C (ja) |
DE (1) | DE602004010744T2 (ja) |
TW (1) | TWI264008B (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006331626A (ja) * | 2005-05-20 | 2006-12-07 | Infineon Technologies Ag | Pmcメモリセル、およびcbramメモリ回路を作動する方法 |
JP2007525785A (ja) * | 2004-04-23 | 2007-09-06 | キモンダ アクチエンゲゼルシャフト | 導電性架橋構造ランダムアクセスメモリの各メモリセルのための書込装置および上記各メモリセルのための書込方法 |
JP2008010035A (ja) * | 2006-06-27 | 2008-01-17 | Sony Corp | 記憶装置 |
JP2008542957A (ja) * | 2005-05-27 | 2008-11-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | ナノスケール抵抗記憶装置のプログラミング、消去、読出のためのページバッファアーキテクチャ |
JP2008300011A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 不揮発性メモリ装置 |
JP2010506403A (ja) * | 2006-10-03 | 2010-02-25 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | 電気的に作動するスイッチ |
JP2011134389A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 不揮発性メモリの制御装置および制御方法 |
JP2013041649A (ja) * | 2011-08-17 | 2013-02-28 | Kanazawa Univ | 抵抗変化型不揮発性記憶素子の書き込み回路 |
US8431921B2 (en) | 2009-01-13 | 2013-04-30 | Hewlett-Packard Development Company, L.P. | Memristor having a triangular shaped electrode |
WO2013105414A1 (ja) * | 2012-01-12 | 2013-07-18 | ソニー株式会社 | 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法 |
JP2016100032A (ja) * | 2014-11-19 | 2016-05-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4189395B2 (ja) * | 2004-07-28 | 2008-12-03 | シャープ株式会社 | 不揮発性半導体記憶装置及び読み出し方法 |
KR100684908B1 (ko) * | 2006-01-09 | 2007-02-22 | 삼성전자주식회사 | 다수 저항 상태를 갖는 저항 메모리 요소, 저항 메모리 셀및 그 동작 방법 그리고 상기 저항 메모리 요소를 적용한데이터 처리 시스템 |
US7443712B2 (en) * | 2006-09-07 | 2008-10-28 | Spansion Llc | Memory erase management system |
US7916523B2 (en) * | 2006-12-05 | 2011-03-29 | Spansion Llc | Method of erasing a resistive memory device |
JP2011060388A (ja) * | 2009-09-11 | 2011-03-24 | Toshiba Corp | 不揮発性メモリ装置 |
US8654561B1 (en) | 2010-10-29 | 2014-02-18 | Adesto Technologies Corporation | Read methods, circuits and systems for memory devices |
US9177639B1 (en) | 2010-12-09 | 2015-11-03 | Adesto Technologies Corporation | Memory devices, circuits and methods having data values based on dynamic change in material property |
US9099175B1 (en) | 2011-03-01 | 2015-08-04 | Adesto Technologies Corporation | Memory devices and methods for read and write operation to memory elements having dynamic change in property |
US8854873B1 (en) | 2011-05-05 | 2014-10-07 | Adesto Technologies Corporation | Memory devices, architectures and methods for memory elements having dynamic change in property |
US8976568B1 (en) | 2012-01-20 | 2015-03-10 | Adesto Technologies Corporation | Circuits and methods for programming variable impedance elements |
US9305643B2 (en) | 2012-03-27 | 2016-04-05 | Adesto Technologies Corporation | Solid electrolyte based memory devices and methods having adaptable read threshold levels |
US9613693B1 (en) | 2015-10-29 | 2017-04-04 | Adesto Technologies Corporation | Methods for setting a resistance of programmable resistance memory cells and devices including the same |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4014151A1 (de) | 1990-05-02 | 1991-11-07 | Detecon Gmbh | Verfahren zur verlaengerung der benutzungsdauer von informationstraegern mit eeprom |
JPH1117123A (ja) * | 1997-06-23 | 1999-01-22 | Rohm Co Ltd | 不揮発性記憶素子 |
US6075719A (en) * | 1999-06-22 | 2000-06-13 | Energy Conversion Devices, Inc. | Method of programming phase-change memory element |
DE10059182C2 (de) * | 2000-11-29 | 2002-10-24 | Infineon Technologies Ag | Schaltungsanordnung zum zerstörungsfreien, selbstnormierenden Auslesen von MRAM-Speicherzellen |
JP4907011B2 (ja) * | 2001-04-27 | 2012-03-28 | 株式会社半導体エネルギー研究所 | 不揮発性メモリとその駆動方法、及び半導体装置 |
US6759249B2 (en) * | 2002-02-07 | 2004-07-06 | Sharp Laboratories Of America, Inc. | Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory |
JP4024166B2 (ja) * | 2002-03-20 | 2007-12-19 | 三洋電機株式会社 | 強誘電体メモリ |
JP3978062B2 (ja) * | 2002-03-26 | 2007-09-19 | 松下電器産業株式会社 | 半導体記憶素子への電圧印加方法及び半導体記憶装置 |
US6751114B2 (en) * | 2002-03-28 | 2004-06-15 | Micron Technology, Inc. | Method for programming a memory cell |
US6831854B2 (en) * | 2002-08-02 | 2004-12-14 | Unity Semiconductor Corporation | Cross point memory array using distinct voltages |
US6753561B1 (en) * | 2002-08-02 | 2004-06-22 | Unity Semiconductor Corporation | Cross point memory array using multiple thin films |
JP4124635B2 (ja) | 2002-12-05 | 2008-07-23 | シャープ株式会社 | 半導体記憶装置及びメモリセルアレイの消去方法 |
-
2003
- 2003-05-27 JP JP2003149592A patent/JP4285082B2/ja not_active Expired - Lifetime
-
2004
- 2004-05-21 US US10/851,897 patent/US7167390B2/en not_active Expired - Lifetime
- 2004-05-25 DE DE602004010744T patent/DE602004010744T2/de not_active Expired - Lifetime
- 2004-05-25 EP EP04012334A patent/EP1482513B1/en not_active Expired - Fee Related
- 2004-05-27 TW TW093115027A patent/TWI264008B/zh not_active IP Right Cessation
- 2004-05-27 CN CNB2004100684036A patent/CN100394511C/zh not_active Expired - Fee Related
- 2004-05-27 KR KR1020040037876A patent/KR101024563B1/ko active IP Right Grant
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007525785A (ja) * | 2004-04-23 | 2007-09-06 | キモンダ アクチエンゲゼルシャフト | 導電性架橋構造ランダムアクセスメモリの各メモリセルのための書込装置および上記各メモリセルのための書込方法 |
JP4516049B2 (ja) * | 2005-05-20 | 2010-08-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Pmcメモリセル、およびcbramメモリ回路を作動する方法 |
JP2006331626A (ja) * | 2005-05-20 | 2006-12-07 | Infineon Technologies Ag | Pmcメモリセル、およびcbramメモリ回路を作動する方法 |
JP4704460B2 (ja) * | 2005-05-27 | 2011-06-15 | スパンション エルエルシー | ナノスケール抵抗記憶装置のプログラミング、消去、読出のためのページバッファアーキテクチャ |
JP2008542957A (ja) * | 2005-05-27 | 2008-11-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | ナノスケール抵抗記憶装置のプログラミング、消去、読出のためのページバッファアーキテクチャ |
JP2008010035A (ja) * | 2006-06-27 | 2008-01-17 | Sony Corp | 記憶装置 |
JP2010506403A (ja) * | 2006-10-03 | 2010-02-25 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | 電気的に作動するスイッチ |
US9735355B2 (en) | 2006-10-03 | 2017-08-15 | Hewlett Packard Enterprise Development Lp | Electrically actuated switch |
US11283012B2 (en) | 2006-10-03 | 2022-03-22 | Hewlett Packard Enterprise Development Lp | Electrically actuated switch |
US10374155B2 (en) | 2006-10-03 | 2019-08-06 | Hewlett Packard Enterprise Development Lp | Electrically actuated switch |
US8766224B2 (en) | 2006-10-03 | 2014-07-01 | Hewlett-Packard Development Company, L.P. | Electrically actuated switch |
JP2008300011A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 不揮発性メモリ装置 |
JP4496238B2 (ja) * | 2007-06-04 | 2010-07-07 | 株式会社東芝 | 不揮発性メモリ装置 |
US7817457B2 (en) | 2007-06-04 | 2010-10-19 | Kabushiki Kaisha Toshiba | Non-volatile memory device |
US8431921B2 (en) | 2009-01-13 | 2013-04-30 | Hewlett-Packard Development Company, L.P. | Memristor having a triangular shaped electrode |
JP2011134389A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 不揮発性メモリの制御装置および制御方法 |
JP2013041649A (ja) * | 2011-08-17 | 2013-02-28 | Kanazawa Univ | 抵抗変化型不揮発性記憶素子の書き込み回路 |
US9396132B2 (en) | 2012-01-12 | 2016-07-19 | Sony Corporation | Storage control device and system to improve data retention in variable resistance memory cells |
JPWO2013105414A1 (ja) * | 2012-01-12 | 2015-05-11 | ソニー株式会社 | 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法 |
WO2013105414A1 (ja) * | 2012-01-12 | 2013-07-18 | ソニー株式会社 | 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法 |
JP2016100032A (ja) * | 2014-11-19 | 2016-05-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
KR101024563B1 (ko) | 2011-03-31 |
JP4285082B2 (ja) | 2009-06-24 |
KR20040102345A (ko) | 2004-12-04 |
CN1574094A (zh) | 2005-02-02 |
DE602004010744T2 (de) | 2008-12-04 |
TW200511320A (en) | 2005-03-16 |
EP1482513A2 (en) | 2004-12-01 |
US7167390B2 (en) | 2007-01-23 |
CN100394511C (zh) | 2008-06-11 |
EP1482513A3 (en) | 2005-08-03 |
DE602004010744D1 (de) | 2008-01-31 |
TWI264008B (en) | 2006-10-11 |
US20050097257A1 (en) | 2005-05-05 |
EP1482513B1 (en) | 2007-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4285082B2 (ja) | 記憶装置 | |
US7894254B2 (en) | Refresh circuitry for phase change memory | |
US9196831B2 (en) | Two-terminal memory with intrinsic rectifying characteristic | |
JP5028011B2 (ja) | 二種の抵抗体を含む不揮発性メモリ素子 | |
JP4529654B2 (ja) | 記憶素子及び記憶装置 | |
JP4684297B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
US9378817B2 (en) | Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device | |
JP4475098B2 (ja) | 記憶素子及びその駆動方法 | |
WO2012001944A1 (ja) | 不揮発性記憶装置及びその駆動方法 | |
US8213214B2 (en) | Storage device and information rerecording method | |
JP2009141225A (ja) | 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置 | |
JP2009135206A (ja) | メモリセル | |
JP2004363604A (ja) | 一つのスイッチング素子と一つの抵抗体とを含む不揮発性メモリ装置およびその製造方法 | |
JP2010108595A (ja) | 記憶素子 | |
US8369128B2 (en) | Storage device and information rerecording method | |
JP2021140856A (ja) | カウンタ及びeccフィードバックに基づいたメモリセルに対するオンザフライプログラミング及び検証方法 | |
JP2010153591A (ja) | 不揮発性可変抵抗素子とその駆動方法 | |
JP2006032867A (ja) | 記憶素子及びその駆動方法 | |
JP2005026576A (ja) | 記憶装置 | |
US9373410B1 (en) | MLC OTP operation in A-Si RRAM | |
JP5120967B2 (ja) | 可変抵抗素子 | |
JP6865561B2 (ja) | 非確率論抵抗性スイッチングメモリデバイス及び製造方法 | |
JP2009104715A (ja) | 可変抵抗素子の駆動方法および駆動装置 | |
JP4483540B2 (ja) | 記憶装置 | |
JP4543885B2 (ja) | 記憶装置の読み出し方法及び記憶装置、並びに半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090316 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4285082 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130403 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130403 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140403 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |