JPH08330577A - Ｍｉｓ電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｉｓ電界効果トランジスタおよびその製造方法Info
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- JPH08330577A JPH08330577A JP15678295A JP15678295A JPH08330577A JP H08330577 A JPH08330577 A JP H08330577A JP 15678295 A JP15678295 A JP 15678295A JP 15678295 A JP15678295 A JP 15678295A JP H08330577 A JPH08330577 A JP H08330577A
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Abstract
(57)【要約】
【目的】 ＭＩＳ電界効果トランジスタの素子特性を犠
牲にすることなく、ホットエレクトロン耐性を向上させ
る。 【構成】 ＭＩＳ電界効果トランジスタのゲート電極５
の側壁に、Ｓｉ3 Ｎ4膜８を介して、このゲート電極５
と電気的に絶縁されたホットエレクトロン引き抜き電極
９を設ける。層間絶縁膜１０に形成されたコンタクトホ
ール１２を通して、ホットエレクトロン引き抜き電極９
とドレイン電極１４とを電気的に接続する。
牲にすることなく、ホットエレクトロン耐性を向上させ
る。 【構成】 ＭＩＳ電界効果トランジスタのゲート電極５
の側壁に、Ｓｉ3 Ｎ4膜８を介して、このゲート電極５
と電気的に絶縁されたホットエレクトロン引き抜き電極
９を設ける。層間絶縁膜１０に形成されたコンタクトホ
ール１２を通して、ホットエレクトロン引き抜き電極９
とドレイン電極１４とを電気的に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＩＳ電界効果トラ
ンジスタおよびその製造方法に関するものである。
ンジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】従来より、微細化されたＭＩＳ電界効果
トランジスタ（以下、ＭＩＳＦＥＴと記す）においてチ
ャネル中を走行するエレクトロンが電界によって高いエ
ネルギーを得てホットエレクトロンとなり、これがゲー
ト絶縁膜に注入されてＭＩＳＦＥＴの特性を劣化させる
問題は、ホットエレクトロン問題として周知である。
トランジスタ（以下、ＭＩＳＦＥＴと記す）においてチ
ャネル中を走行するエレクトロンが電界によって高いエ
ネルギーを得てホットエレクトロンとなり、これがゲー
ト絶縁膜に注入されてＭＩＳＦＥＴの特性を劣化させる
問題は、ホットエレクトロン問題として周知である。
【０００３】このホットエレクトロン問題を解決するた
めに、最も電界の高くなるドレイン領域の近傍に低不純
物濃度領域を設けることにより電界を緩和するＬＤＤ
（Lightly Doped Drain)と呼ばれる構造が、広く一般に
採用されている。
めに、最も電界の高くなるドレイン領域の近傍に低不純
物濃度領域を設けることにより電界を緩和するＬＤＤ
（Lightly Doped Drain)と呼ばれる構造が、広く一般に
採用されている。
【０００４】図６〜図８は、従来のＬＤＤ構造のｎチャ
ネルＭＩＳＦＥＴの製造方法を工程順に示す。
ネルＭＩＳＦＥＴの製造方法を工程順に示す。
【０００５】この従来のＬＤＤ構造のｎチャネルＭＩＳ
ＦＥＴの製造方法においては、図６に示すように、ま
ず、ｐ型シリコン（Ｓｉ）基板１０１の表面にＬＯＣＯ
Ｓ法により二酸化シリコン（ＳｉＯ2 ）膜のようなフィ
ールド絶縁膜１０２を選択的に形成して素子間分離を行
う。このとき、素子間分離領域におけるｐ型Ｓｉ基板１
０１中にあらかじめイオン注入法などにより導入してお
いたホウ素（Ｂ）などのｐ型不純物が拡散して、フィー
ルド絶縁膜１０２の下側にｐ+ 型のチャネルストッパ１
０３が形成される。この後、フィールド絶縁膜１０２で
囲まれた活性領域の表面に例えば熱酸化法により厚さ約
１０ｎｍのＳｉＯ2 膜からなるゲート絶縁膜１０４を形
成する。
ＦＥＴの製造方法においては、図６に示すように、ま
ず、ｐ型シリコン（Ｓｉ）基板１０１の表面にＬＯＣＯ
Ｓ法により二酸化シリコン（ＳｉＯ2 ）膜のようなフィ
ールド絶縁膜１０２を選択的に形成して素子間分離を行
う。このとき、素子間分離領域におけるｐ型Ｓｉ基板１
０１中にあらかじめイオン注入法などにより導入してお
いたホウ素（Ｂ）などのｐ型不純物が拡散して、フィー
ルド絶縁膜１０２の下側にｐ+ 型のチャネルストッパ１
０３が形成される。この後、フィールド絶縁膜１０２で
囲まれた活性領域の表面に例えば熱酸化法により厚さ約
１０ｎｍのＳｉＯ2 膜からなるゲート絶縁膜１０４を形
成する。
【０００６】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばリン（Ｐ）のようなｎ型不純物
を高濃度にドープする。次に、この多結晶Ｓｉ膜をパタ
ーニングしてゲート絶縁膜１０４上に多結晶Ｓｉからな
るゲート電極１０５を形成する。
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばリン（Ｐ）のようなｎ型不純物
を高濃度にドープする。次に、この多結晶Ｓｉ膜をパタ
ーニングしてゲート絶縁膜１０４上に多結晶Ｓｉからな
るゲート電極１０５を形成する。
【０００７】次に、このゲート電極１０５をマスクとし
て、フィールド絶縁膜１０２で囲まれた活性領域中にイ
オン注入法により、例えばＰのようなｎ型不純物をドー
プする。これによって、ゲート電極１０５に対して自己
整合的にｎ- 型層１０６、１０７が形成される。このｎ
- 型層１０６、１０７は、一般的には、１０18ｃｍ-3程
度の不純物濃度になるように形成される。
て、フィールド絶縁膜１０２で囲まれた活性領域中にイ
オン注入法により、例えばＰのようなｎ型不純物をドー
プする。これによって、ゲート電極１０５に対して自己
整合的にｎ- 型層１０６、１０７が形成される。このｎ
- 型層１０６、１０７は、一般的には、１０18ｃｍ-3程
度の不純物濃度になるように形成される。
【０００８】次に、ＣＶＤ法により厚さ約３００ｎｍの
ＳｉＯ2 膜を全面に形成し、このＳｉＯ2 膜をｐ型Ｓｉ
基板１０１の表面に対して垂直方向にエッチバックす
る。これによって、図７に示すように、ゲート電極１０
５の側壁にＳｉＯ2 からなるサイドウォール１０８が形
成される。
ＳｉＯ2 膜を全面に形成し、このＳｉＯ2 膜をｐ型Ｓｉ
基板１０１の表面に対して垂直方向にエッチバックす
る。これによって、図７に示すように、ゲート電極１０
５の側壁にＳｉＯ2 からなるサイドウォール１０８が形
成される。
【０００９】次に、このサイドウォール１０８およびゲ
ート電極１０５をマスクとして、フィールド絶縁膜１０
２で囲まれた活性領域中にイオン注入法により、例えば
ヒ素（Ａｓ）のようなｎ型不純物をドープする。この
後、必要に応じて、注入不純物の電気的活性化のための
アニールを行う。これによって、サイドウォール１０８
に対して自己整合的にｎ+ 型のソース領域１０９および
ドレイン領域１１０が形成される。これらのソース領域
１０９およびドレイン領域１１０は、サイドウォール１
０８の下側の部分にｎ- 型の低不純物濃度部１０９ａ、
１１０ａを有する。ここで、これらの低不純物濃度部１
０９ａ、１１０ａは、それぞれｎ- 型層１０６、１０７
からなる。また、これらのソース領域１０９およびドレ
イン領域１１０のうちの低不純物濃度部１０９ａ、１１
０ａ以外の部分の不純物濃度は、これらのソース領域１
０９およびドレイン領域１１０の寄生抵抗成分が小さく
なるように１０22ｃｍ-3程度に選ばれる。
ート電極１０５をマスクとして、フィールド絶縁膜１０
２で囲まれた活性領域中にイオン注入法により、例えば
ヒ素（Ａｓ）のようなｎ型不純物をドープする。この
後、必要に応じて、注入不純物の電気的活性化のための
アニールを行う。これによって、サイドウォール１０８
に対して自己整合的にｎ+ 型のソース領域１０９および
ドレイン領域１１０が形成される。これらのソース領域
１０９およびドレイン領域１１０は、サイドウォール１
０８の下側の部分にｎ- 型の低不純物濃度部１０９ａ、
１１０ａを有する。ここで、これらの低不純物濃度部１
０９ａ、１１０ａは、それぞれｎ- 型層１０６、１０７
からなる。また、これらのソース領域１０９およびドレ
イン領域１１０のうちの低不純物濃度部１０９ａ、１１
０ａ以外の部分の不純物濃度は、これらのソース領域１
０９およびドレイン領域１１０の寄生抵抗成分が小さく
なるように１０22ｃｍ-3程度に選ばれる。
【００１０】次に、図８に示すように、ＣＶＤ法により
厚さ約６００ｎｍのＳｉＯ2 膜のような層間絶縁膜１１
１を全面に形成した後、この層間絶縁膜１１１の所定の
部分をエッチング除去してコンタクトホール１１２、１
１３を形成する。次に、スパッタリング法や真空蒸着法
により全面に例えばアルミニウム（Ａｌ）膜を形成した
後、このＡｌ膜をエッチングにより所定形状にパターニ
ングしてソース電極１１４およびドレイン電極１１５を
形成する。
厚さ約６００ｎｍのＳｉＯ2 膜のような層間絶縁膜１１
１を全面に形成した後、この層間絶縁膜１１１の所定の
部分をエッチング除去してコンタクトホール１１２、１
１３を形成する。次に、スパッタリング法や真空蒸着法
により全面に例えばアルミニウム（Ａｌ）膜を形成した
後、このＡｌ膜をエッチングにより所定形状にパターニ
ングしてソース電極１１４およびドレイン電極１１５を
形成する。
【００１１】この後、全面に表面保護膜（図示せず）を
形成し、ｎチャネルＭＩＳＦＥＴを完成させる。
形成し、ｎチャネルＭＩＳＦＥＴを完成させる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＤＤ構造のｎチャネルＭＩＳＦＥＴは、ソー
ス領域１０９およびドレイン領域１１０の低不純物濃度
部１０９ａ、１１０ａの内部抵抗が大きく、ＭＩＳＦＥ
Ｔの相互コンダクタンスや飽和電流が小さくなってしま
うという問題がある。一方、この低不純物濃度部１０９
ａ、１１０ａの不純物濃度を高くすれば、ＭＩＳＦＥＴ
の相互コンダクタンスや飽和電流は大きくなるが、ドレ
イン領域１１０の接合部の電界が大きくなり、ＬＤＤ構
造の本来の目的であるホットエレクトロン耐性が失われ
てしまうという問題がある。すなわち、従来のＬＤＤ技
術は、ＭＩＳＦＥＴの素子特性を犠牲にすることでホッ
トエレクトロン耐性を獲得しているといえる。
た従来のＬＤＤ構造のｎチャネルＭＩＳＦＥＴは、ソー
ス領域１０９およびドレイン領域１１０の低不純物濃度
部１０９ａ、１１０ａの内部抵抗が大きく、ＭＩＳＦＥ
Ｔの相互コンダクタンスや飽和電流が小さくなってしま
うという問題がある。一方、この低不純物濃度部１０９
ａ、１１０ａの不純物濃度を高くすれば、ＭＩＳＦＥＴ
の相互コンダクタンスや飽和電流は大きくなるが、ドレ
イン領域１１０の接合部の電界が大きくなり、ＬＤＤ構
造の本来の目的であるホットエレクトロン耐性が失われ
てしまうという問題がある。すなわち、従来のＬＤＤ技
術は、ＭＩＳＦＥＴの素子特性を犠牲にすることでホッ
トエレクトロン耐性を獲得しているといえる。
【００１３】したがって、この発明の目的は、相互コン
ダクタンスや飽和電流などの素子特性を犠牲にすること
なく、ホットエレクトロン耐性を向上させたＭＩＳ電界
効果トランジスタおよびその製造方法を提供することに
ある。
ダクタンスや飽和電流などの素子特性を犠牲にすること
なく、ホットエレクトロン耐性を向上させたＭＩＳ電界
効果トランジスタおよびその製造方法を提供することに
ある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、この発明によるＭＩＳ電界効果トランジスタは、ゲ
ート電極の側壁にこのゲート電極と電気的に絶縁された
ホットエレクトロン引き抜き電極が設けられていること
を特徴とするものである。
め、この発明によるＭＩＳ電界効果トランジスタは、ゲ
ート電極の側壁にこのゲート電極と電気的に絶縁された
ホットエレクトロン引き抜き電極が設けられていること
を特徴とするものである。
【００１５】この発明によるＭＩＳ電界効果トランジス
タにおいては、ホットエレクトロン引き抜き電極は、半
導体基板に対して高電位に設定される。このために、ホ
ットエレクトロン引き抜き電極は、例えば、ドレイン電
極と電気的に接続される。この場合、ホットエレクトロ
ン引き抜き電極は、ドレイン電極とほぼ同電位となる。
タにおいては、ホットエレクトロン引き抜き電極は、半
導体基板に対して高電位に設定される。このために、ホ
ットエレクトロン引き抜き電極は、例えば、ドレイン電
極と電気的に接続される。この場合、ホットエレクトロ
ン引き抜き電極は、ドレイン電極とほぼ同電位となる。
【００１６】この発明によるＭＩＳ電界効果トランジス
タにおいて、ホットエレクトロン引き抜き電極は、導電
物質であれば基本的にはどのような物質で形成してもよ
いが、具体的には、多結晶Ｓｉのほか、ポリサイドや金
属などにより形成される。
タにおいて、ホットエレクトロン引き抜き電極は、導電
物質であれば基本的にはどのような物質で形成してもよ
いが、具体的には、多結晶Ｓｉのほか、ポリサイドや金
属などにより形成される。
【００１７】この発明によるＭＩＳ電界効果トランジス
タの製造方法は、半導体基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上にゲート電極を形成する工程
と、ゲート電極の両側の部分における半導体基板中にソ
ース領域およびドレイン領域を形成する工程と、少なく
ともゲート電極の側壁に第１の絶縁膜を形成する工程
と、ゲート電極の側壁に第１の絶縁膜を介してホットエ
レクトロン引き抜き電極を形成する工程と、半導体基板
上に第２の絶縁膜を形成する工程と、ホットエレクトロ
ン引き抜き電極の少なくとも一部およびドレイン領域の
少なくとも一部が露出するように少なくとも第２の絶縁
膜に開口を形成する工程と、少なくとも開口の部分に電
極を形成する工程とを有することを特徴とするものであ
る。
タの製造方法は、半導体基板上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上にゲート電極を形成する工程
と、ゲート電極の両側の部分における半導体基板中にソ
ース領域およびドレイン領域を形成する工程と、少なく
ともゲート電極の側壁に第１の絶縁膜を形成する工程
と、ゲート電極の側壁に第１の絶縁膜を介してホットエ
レクトロン引き抜き電極を形成する工程と、半導体基板
上に第２の絶縁膜を形成する工程と、ホットエレクトロ
ン引き抜き電極の少なくとも一部およびドレイン領域の
少なくとも一部が露出するように少なくとも第２の絶縁
膜に開口を形成する工程と、少なくとも開口の部分に電
極を形成する工程とを有することを特徴とするものであ
る。
【００１８】この発明によるＭＩＳ電界効果トランジス
タの製造方法の一実施形態においては、半導体基板上に
第１の絶縁膜を形成した後、第１の絶縁膜上に導電膜を
形成し、その導電膜をエッチバックすることによりホッ
トエレクトロン引き抜き電極を形成する。
タの製造方法の一実施形態においては、半導体基板上に
第１の絶縁膜を形成した後、第１の絶縁膜上に導電膜を
形成し、その導電膜をエッチバックすることによりホッ
トエレクトロン引き抜き電極を形成する。
【００１９】この発明によるＭＩＳ電界効果トランジス
タの製造方法において、第１の絶縁膜としては、例え
ば、窒化シリコン（Ｓｉ3 Ｎ4 ）膜や二酸化シリコン
（ＳｉＯ2 ）膜などが用いられる。また、導電膜として
は、例えば、多結晶シリコン膜、ポリサイド膜、金属膜
などが用いられる。
タの製造方法において、第１の絶縁膜としては、例え
ば、窒化シリコン（Ｓｉ3 Ｎ4 ）膜や二酸化シリコン
（ＳｉＯ2 ）膜などが用いられる。また、導電膜として
は、例えば、多結晶シリコン膜、ポリサイド膜、金属膜
などが用いられる。
【００２０】
【作用】この発明によるＭＩＳ電界効果トランジスタに
よれば、ゲート電極の側壁にこのゲート電極と電気的に
絶縁されたホットエレクトロン引き抜き電極が設けられ
ているので、このホットエレクトロン引き抜き電極によ
り、ゲート絶縁膜中に注入されたホットエレクトロンを
引き抜くことができる。このため、ゲート絶縁膜中にエ
レクトロンが蓄積することがなく、ＭＩＳ電界効果トラ
ンジスタの素子特性が劣化することもない。また、ホッ
トエレクトロン対策としてＬＤＤ技術を用いる必要がな
くなるため、ソース領域およびドレイン領域に低不純物
濃度部を設ける必要がない。このため、ソース領域およ
びドレイン領域の寄生抵抗成分を十分に小さくすること
ができ、ＭＩＳ電界効果トランジスタの相互コンダクタ
ンスや飽和電流などの素子特性が良好である。すなわ
ち、この発明によるＭＩＳ電界効果トランジスタによれ
ば、ＭＩＳ電界効果トランジスタの素子特性を犠牲にす
ることなく、ホットエレクトロン耐性を向上させること
ができる。
よれば、ゲート電極の側壁にこのゲート電極と電気的に
絶縁されたホットエレクトロン引き抜き電極が設けられ
ているので、このホットエレクトロン引き抜き電極によ
り、ゲート絶縁膜中に注入されたホットエレクトロンを
引き抜くことができる。このため、ゲート絶縁膜中にエ
レクトロンが蓄積することがなく、ＭＩＳ電界効果トラ
ンジスタの素子特性が劣化することもない。また、ホッ
トエレクトロン対策としてＬＤＤ技術を用いる必要がな
くなるため、ソース領域およびドレイン領域に低不純物
濃度部を設ける必要がない。このため、ソース領域およ
びドレイン領域の寄生抵抗成分を十分に小さくすること
ができ、ＭＩＳ電界効果トランジスタの相互コンダクタ
ンスや飽和電流などの素子特性が良好である。すなわ
ち、この発明によるＭＩＳ電界効果トランジスタによれ
ば、ＭＩＳ電界効果トランジスタの素子特性を犠牲にす
ることなく、ホットエレクトロン耐性を向上させること
ができる。
【００２１】この発明によるＭＩＳ電界効果トランジス
タの製造方法によれば、ゲート電極の側壁に第１の絶縁
膜を介して形成されたホットエレクトロン引き抜き電極
にドレイン電極をコンタクトさせることができる。これ
によって、ゲート電極の側壁にこのゲート電極と電気的
に絶縁されたホットエレクトロン引き抜き電極が設けら
れ、しかもこのホットエレクトロン引き抜き電極がドレ
イン電極と電気的に接続されたＭＩＳ電界効果トランジ
スタを製造することができる。
タの製造方法によれば、ゲート電極の側壁に第１の絶縁
膜を介して形成されたホットエレクトロン引き抜き電極
にドレイン電極をコンタクトさせることができる。これ
によって、ゲート電極の側壁にこのゲート電極と電気的
に絶縁されたホットエレクトロン引き抜き電極が設けら
れ、しかもこのホットエレクトロン引き抜き電極がドレ
イン電極と電気的に接続されたＭＩＳ電界効果トランジ
スタを製造することができる。
【００２２】
【実施例】以下に、この発明の一実施例について図面を
参照しながら説明をする。
参照しながら説明をする。
【００２３】図１はこの発明の一実施例によるｎチャネ
ルＭＩＳＦＥＴの断面図を示す。
ルＭＩＳＦＥＴの断面図を示す。
【００２４】図１に示すように、このｎチャネルＭＩＳ
ＦＥＴにおいては、例えばｐ型Ｓｉ基板のようなｐ型半
導体基板１の表面に、例えばＳｉＯ2 膜のようなフィー
ルド絶縁膜２が選択的に設けられ、これによって素子間
分離が行われている。このフィールド絶縁膜２の下側の
部分におけるｐ型半導体基板１中には、例えばｐ+ 型の
チャネルストッパ３が設けられている。フィールド絶縁
膜２で囲まれた活性領域の表面には、例えばＳｉＯ2 膜
のようなゲート絶縁膜４が設けられている。ゲート絶縁
膜４上には、例えば多結晶Ｓｉからなるゲート電極５が
設けられている。このゲート電極５を形成する多結晶Ｓ
ｉには、抵抗値を低減するために、例えばＰなどのｎ型
不純物が高濃度にドープされている。フィールド絶縁膜
２で囲まれた活性領域中には、ゲート電極５に対して自
己整合的に例えばｎ+ 型のソース領域６およびドレイン
領域７が設けられている。
ＦＥＴにおいては、例えばｐ型Ｓｉ基板のようなｐ型半
導体基板１の表面に、例えばＳｉＯ2 膜のようなフィー
ルド絶縁膜２が選択的に設けられ、これによって素子間
分離が行われている。このフィールド絶縁膜２の下側の
部分におけるｐ型半導体基板１中には、例えばｐ+ 型の
チャネルストッパ３が設けられている。フィールド絶縁
膜２で囲まれた活性領域の表面には、例えばＳｉＯ2 膜
のようなゲート絶縁膜４が設けられている。ゲート絶縁
膜４上には、例えば多結晶Ｓｉからなるゲート電極５が
設けられている。このゲート電極５を形成する多結晶Ｓ
ｉには、抵抗値を低減するために、例えばＰなどのｎ型
不純物が高濃度にドープされている。フィールド絶縁膜
２で囲まれた活性領域中には、ゲート電極５に対して自
己整合的に例えばｎ+ 型のソース領域６およびドレイン
領域７が設けられている。
【００２５】ゲート電極５、ゲート絶縁膜４およびフィ
ールド絶縁膜２を覆うようにＳｉ3Ｎ4 膜８が設けられ
ている。このＳｉ3 Ｎ4 膜８の厚さは、例えば３０〜４
０ｎｍ程度あればよいが、好ましくは１００ｎｍ程度に
選ばれる。
ールド絶縁膜２を覆うようにＳｉ3Ｎ4 膜８が設けられ
ている。このＳｉ3 Ｎ4 膜８の厚さは、例えば３０〜４
０ｎｍ程度あればよいが、好ましくは１００ｎｍ程度に
選ばれる。
【００２６】ゲート電極５の側壁には、ホットエレクト
ロン引き抜き電極９が、Ｓｉ3 Ｎ4膜８によりゲート電
極５と電気的に絶縁されて設けられている。このホット
エレクトロン引き抜き電極９は、導電物質、例えばＰの
ようなｎ型不純物がドープされた多結晶Ｓｉからなる。
ロン引き抜き電極９が、Ｓｉ3 Ｎ4膜８によりゲート電
極５と電気的に絶縁されて設けられている。このホット
エレクトロン引き抜き電極９は、導電物質、例えばＰの
ようなｎ型不純物がドープされた多結晶Ｓｉからなる。
【００２７】ホットエレクトロン引き抜き電極９および
Ｓｉ3 Ｎ4 膜８上には、例えばＳｉＯ2 膜のような層間
絶縁膜１０が設けられている。この層間絶縁膜１０の厚
さは例えば約６００ｎｍである。ソース領域６およびド
レイン領域７の上の部分におけるゲート絶縁膜４、Ｓｉ
3 Ｎ4 膜８および層間絶縁膜１０には、それぞれコンタ
クトホール１１、１２が設けられている。ここで、コン
タクトホール１１の内部には、ソース領域６の一部が露
出しているだけであるのに対し、コンタクトホール１２
の内部には、ドレイン領域７の一部のほか、ホットエレ
クトロン引き抜き電極９の一部が露出している。そし
て、コンタクトホール１１を通してソース領域６にソー
ス電極１３がコンタクトしている。また、コンタクトホ
ール１２を通して、ドレイン領域７およびホットエレク
トロン引き抜き電極９にドレイン電極１４がコンタクト
している。これらのソース電極１３およびドレイン電極
１４は、例えばＡｌからなる。
Ｓｉ3 Ｎ4 膜８上には、例えばＳｉＯ2 膜のような層間
絶縁膜１０が設けられている。この層間絶縁膜１０の厚
さは例えば約６００ｎｍである。ソース領域６およびド
レイン領域７の上の部分におけるゲート絶縁膜４、Ｓｉ
3 Ｎ4 膜８および層間絶縁膜１０には、それぞれコンタ
クトホール１１、１２が設けられている。ここで、コン
タクトホール１１の内部には、ソース領域６の一部が露
出しているだけであるのに対し、コンタクトホール１２
の内部には、ドレイン領域７の一部のほか、ホットエレ
クトロン引き抜き電極９の一部が露出している。そし
て、コンタクトホール１１を通してソース領域６にソー
ス電極１３がコンタクトしている。また、コンタクトホ
ール１２を通して、ドレイン領域７およびホットエレク
トロン引き抜き電極９にドレイン電極１４がコンタクト
している。これらのソース電極１３およびドレイン電極
１４は、例えばＡｌからなる。
【００２８】次に、この一実施例によるｎチャネルＭＩ
ＳＦＥＴの動作原理について説明する。図２は、この一
実施例によるｎチャネルＭＩＳＦＥＴにおけるゲート電
極５、ドレイン領域７およびホットエレクトロン引き抜
き電極９の一部を示す拡大断面図である。この場合、ホ
ットエレクトロン引き抜き電極９は、ドレイン電極１４
とコンタクトしており、したがって、このドレイン電極
１４と電気的に接続されている。このため、このホット
エレクトロン引き抜き電極９は、ドレイン電極１４とほ
ぼ同電位、したがってｐ型半導体基板１に対して十分に
高電位に設定されている。この結果、ゲート絶縁膜４中
に注入されたホットエレクトロンは、このホットエレク
トロン引き抜き電極９によって、ゲート絶縁膜４から引
き抜かれる。
ＳＦＥＴの動作原理について説明する。図２は、この一
実施例によるｎチャネルＭＩＳＦＥＴにおけるゲート電
極５、ドレイン領域７およびホットエレクトロン引き抜
き電極９の一部を示す拡大断面図である。この場合、ホ
ットエレクトロン引き抜き電極９は、ドレイン電極１４
とコンタクトしており、したがって、このドレイン電極
１４と電気的に接続されている。このため、このホット
エレクトロン引き抜き電極９は、ドレイン電極１４とほ
ぼ同電位、したがってｐ型半導体基板１に対して十分に
高電位に設定されている。この結果、ゲート絶縁膜４中
に注入されたホットエレクトロンは、このホットエレク
トロン引き抜き電極９によって、ゲート絶縁膜４から引
き抜かれる。
【００２９】次に、上述のように構成されたこの一実施
例によるｎチャネルＭＩＳＦＥＴの製造方法について説
明をする。
例によるｎチャネルＭＩＳＦＥＴの製造方法について説
明をする。
【００３０】すなわち、この一実施例によるｎチャネル
ＭＩＳＦＥＴを製造するには、まず、図３に示すよう
に、例えばｐ型Ｓｉ基板のようなｐ型半導体基板１の表
面に、例えばＬＯＣＯＳ法によりフィールド絶縁膜２を
選択的に形成して素子間分離を行う。このとき、素子間
分離領域におけるｐ型半導体基板１中にあらかじめイオ
ン注入法などにより導入しておいた例えばＢなどのｐ型
不純物が拡散して、フィールド絶縁膜２の下側にｐ+ 型
のチャネルストッパ３が形成される。この後、フィール
ド絶縁膜２で囲まれた活性領域の表面に例えば熱酸化法
によりＳｉＯ2 膜のようなゲート絶縁膜４を形成する。
ＭＩＳＦＥＴを製造するには、まず、図３に示すよう
に、例えばｐ型Ｓｉ基板のようなｐ型半導体基板１の表
面に、例えばＬＯＣＯＳ法によりフィールド絶縁膜２を
選択的に形成して素子間分離を行う。このとき、素子間
分離領域におけるｐ型半導体基板１中にあらかじめイオ
ン注入法などにより導入しておいた例えばＢなどのｐ型
不純物が拡散して、フィールド絶縁膜２の下側にｐ+ 型
のチャネルストッパ３が形成される。この後、フィール
ド絶縁膜２で囲まれた活性領域の表面に例えば熱酸化法
によりＳｉＯ2 膜のようなゲート絶縁膜４を形成する。
【００３１】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばＰのようなｎ型不純物を高濃度
にドープする。次に、この多結晶Ｓｉ膜をパターニング
してゲート絶縁膜４上に多結晶Ｓｉからなるゲート電極
５を形成する。
Ｓｉ膜を形成する。次に、抵抗値を低減するために、こ
の多結晶Ｓｉ膜に例えばＰのようなｎ型不純物を高濃度
にドープする。次に、この多結晶Ｓｉ膜をパターニング
してゲート絶縁膜４上に多結晶Ｓｉからなるゲート電極
５を形成する。
【００３２】次に、このゲート電極５をマスクとして、
フィールド絶縁膜２で囲まれた活性領域中にイオン注入
法により、例えばＡｓのようなｎ型不純物をドープす
る。この後、必要に応じて、注入不純物の電気的活性化
のためのアニールを行う。これによって、ゲート電極５
に対して自己整合的にｎ+ 型のソース領域６およびドレ
イン領域７が形成される。これらのソース領域６および
ドレイン領域７の不純物濃度は、これらのソース領域６
およびドレイン領域７の寄生抵抗成分が小さくなるよう
に１０22ｃｍ-3程度に選ばれる。
フィールド絶縁膜２で囲まれた活性領域中にイオン注入
法により、例えばＡｓのようなｎ型不純物をドープす
る。この後、必要に応じて、注入不純物の電気的活性化
のためのアニールを行う。これによって、ゲート電極５
に対して自己整合的にｎ+ 型のソース領域６およびドレ
イン領域７が形成される。これらのソース領域６および
ドレイン領域７の不純物濃度は、これらのソース領域６
およびドレイン領域７の寄生抵抗成分が小さくなるよう
に１０22ｃｍ-3程度に選ばれる。
【００３３】次に、図４に示すように、例えばＣＶＤ法
によりＳｉ3 Ｎ4 膜８を全面に形成する。
によりＳｉ3 Ｎ4 膜８を全面に形成する。
【００３４】次に、例えば厚さ約３００ｎｍの多結晶Ｓ
ｉ膜を例えばＣＶＤ法により全面に形成する。次に、抵
抗値を低減するために、この多結晶Ｓｉ膜に例えばＰの
ようなｎ型不純物を高濃度にドープする。次に、この多
結晶Ｓｉ膜をｐ型半導体基板１の表面に対して垂直方向
にエッチバックする。これによって、ゲート電極５の側
壁に、Ｓｉ3 Ｎ4 膜８を介して、ホットエレクトロン引
き抜き電極９が形成される。
ｉ膜を例えばＣＶＤ法により全面に形成する。次に、抵
抗値を低減するために、この多結晶Ｓｉ膜に例えばＰの
ようなｎ型不純物を高濃度にドープする。次に、この多
結晶Ｓｉ膜をｐ型半導体基板１の表面に対して垂直方向
にエッチバックする。これによって、ゲート電極５の側
壁に、Ｓｉ3 Ｎ4 膜８を介して、ホットエレクトロン引
き抜き電極９が形成される。
【００３５】次に、図５に示すように、例えばＣＶＤ法
によりＳｉＯ2 膜のような層間絶縁膜１０を全面に形成
した後、この層間絶縁膜１０、Ｓｉ3 Ｎ4 絶縁膜８およ
びゲート絶縁膜４の所定の部分をエッチング除去し、コ
ンタクトホール１１、１２を形成する。
によりＳｉＯ2 膜のような層間絶縁膜１０を全面に形成
した後、この層間絶縁膜１０、Ｓｉ3 Ｎ4 絶縁膜８およ
びゲート絶縁膜４の所定の部分をエッチング除去し、コ
ンタクトホール１１、１２を形成する。
【００３６】次に、例えばスパッタリング法や真空蒸着
法により全面に例えばＡｌ膜を形成した後、このＡｌ膜
をエッチングにより所定形状にパターニングして、図１
に示すようにソース電極１３およびドレイン電極１４を
形成する。
法により全面に例えばＡｌ膜を形成した後、このＡｌ膜
をエッチングにより所定形状にパターニングして、図１
に示すようにソース電極１３およびドレイン電極１４を
形成する。
【００３７】この後、全面に表面保護膜（図示せず）を
形成し、ｎチャネルＭＩＳＦＥＴを完成させる。
形成し、ｎチャネルＭＩＳＦＥＴを完成させる。
【００３８】以上のように、この一実施例によるｎチャ
ネルＭＩＳＦＥＴによれば、ゲート電極５の側壁に、ド
レイン電極１４と電気的に接続されたホットエレクトロ
ン引き抜き電極９がこのゲート電極５と電気的に絶縁さ
れて設けられているため、ゲート絶縁膜４中に注入され
たホットエレクトロンを、このホットエレクトロン引き
抜き電極９によって引き抜くことができる。このため、
この一実施例によるｎチャネルＭＩＳＦＥＴは、ホット
エレクトロン耐性が高い。
ネルＭＩＳＦＥＴによれば、ゲート電極５の側壁に、ド
レイン電極１４と電気的に接続されたホットエレクトロ
ン引き抜き電極９がこのゲート電極５と電気的に絶縁さ
れて設けられているため、ゲート絶縁膜４中に注入され
たホットエレクトロンを、このホットエレクトロン引き
抜き電極９によって引き抜くことができる。このため、
この一実施例によるｎチャネルＭＩＳＦＥＴは、ホット
エレクトロン耐性が高い。
【００３９】また、ソース領域６およびドレイン領域７
は、従来のＬＤＤ構造の場合のように低不純物濃度部を
有しておらず、それらの全体が高不純物濃度であるの
で、それらの寄生抵抗成分が十分小さい。このため、こ
の一実施例によるｎチャネルＭＩＳＦＥＴの相互コンダ
クタンスや飽和電流などの素子特性は良好である。
は、従来のＬＤＤ構造の場合のように低不純物濃度部を
有しておらず、それらの全体が高不純物濃度であるの
で、それらの寄生抵抗成分が十分小さい。このため、こ
の一実施例によるｎチャネルＭＩＳＦＥＴの相互コンダ
クタンスや飽和電流などの素子特性は良好である。
【００４０】すなわち、この一実施例によれば、ホット
エレクトロン耐性も素子特性も共に良好なｎチャネルＭ
ＩＳＦＥＴが得られる。
エレクトロン耐性も素子特性も共に良好なｎチャネルＭ
ＩＳＦＥＴが得られる。
【００４１】以上、この発明の一実施例について具体的
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
【００４２】例えば、上述の一実施例においては、ホッ
トエレクトロン引き抜き電極９は、ドレイン電極１４と
電気的に接続され、したがってドレイン電極１４とほぼ
同電位に設定されているが、このホットエレクトロン引
き抜き電極９の電位は、半導体基板１に対して高電位で
あれば、ドレイン電極１４の電位とは独立に設定しても
よい。
トエレクトロン引き抜き電極９は、ドレイン電極１４と
電気的に接続され、したがってドレイン電極１４とほぼ
同電位に設定されているが、このホットエレクトロン引
き抜き電極９の電位は、半導体基板１に対して高電位で
あれば、ドレイン電極１４の電位とは独立に設定しても
よい。
【００４３】また、上述の一実施例においては、ホット
エレクトロン引き抜き電極９をゲート電極５と電気的に
絶縁するためのＳｉ3 Ｎ4 膜８は、このホットエレクト
ロン引き抜き電極９の下側にも設けられているが、この
ホットエレクトロン引き抜き電極９の下側の部分のＳｉ
3 Ｎ4 膜８は、必ずしも必要ではない。
エレクトロン引き抜き電極９をゲート電極５と電気的に
絶縁するためのＳｉ3 Ｎ4 膜８は、このホットエレクト
ロン引き抜き電極９の下側にも設けられているが、この
ホットエレクトロン引き抜き電極９の下側の部分のＳｉ
3 Ｎ4 膜８は、必ずしも必要ではない。
【００４４】
【発明の効果】以上説明したように、この発明によるＭ
ＩＳ電界効果トランジスタによれば、ゲート電極の側壁
にこのゲート電極と電気的に絶縁されて設けられたホッ
トエレクトロン引き抜き電極により、ゲート絶縁膜中に
注入されたホットエレクトロンを引き抜くことができ
る。また、ホットエレクトロン対策としてＬＤＤ技術を
用いる場合のようにソース領域およびドレイン領域に低
不純物濃度部を設ける必要がないために、ＭＩＳ電界効
果トランジスタの相互コンダクタンスや飽和電流などの
素子特性が良好である。すなわち、この発明によるＭＩ
Ｓ電界効果トランジスタによれば、ＭＩＳ電界効果トラ
ンジスタの相互コンダクタンスや飽和電流などの素子特
性を犠牲にすることなく、ホットエレクトロン耐性を向
上させることができる。
ＩＳ電界効果トランジスタによれば、ゲート電極の側壁
にこのゲート電極と電気的に絶縁されて設けられたホッ
トエレクトロン引き抜き電極により、ゲート絶縁膜中に
注入されたホットエレクトロンを引き抜くことができ
る。また、ホットエレクトロン対策としてＬＤＤ技術を
用いる場合のようにソース領域およびドレイン領域に低
不純物濃度部を設ける必要がないために、ＭＩＳ電界効
果トランジスタの相互コンダクタンスや飽和電流などの
素子特性が良好である。すなわち、この発明によるＭＩ
Ｓ電界効果トランジスタによれば、ＭＩＳ電界効果トラ
ンジスタの相互コンダクタンスや飽和電流などの素子特
性を犠牲にすることなく、ホットエレクトロン耐性を向
上させることができる。
【００４５】また、この発明によるＭＩＳ電界効果トラ
ンジスタの製造方法によれば、上述のようなホットエレ
クトロン耐性も素子特性も共に良好なＭＩＳ電界効果ト
ランジスタを製造することができる。
ンジスタの製造方法によれば、上述のようなホットエレ
クトロン耐性も素子特性も共に良好なＭＩＳ電界効果ト
ランジスタを製造することができる。
【図１】この発明の一実施例によるｎチャネルＭＩＳＦ
ＥＴを示す断面図である。
ＥＴを示す断面図である。
【図２】この発明の一実施例によるｎチャネルＭＩＳＦ
ＥＴの動作原理を説明するための一部拡大断面図であ
る。
ＥＴの動作原理を説明するための一部拡大断面図であ
る。
【図３】この発明の一実施例によるｎチャネルＭＩＳＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図４】この発明の一実施例によるｎチャネルＭＩＳＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図５】この発明の一実施例によるｎチャネルＭＩＳＦ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図６】従来のＬＤＤ構造のｎチャネルＭＩＳＦＥＴの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図７】従来のＬＤＤ構造のｎチャネルＭＩＳＦＥＴの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図８】従来のＬＤＤ構造のｎチャネルＭＩＳＦＥＴの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
１ ｐ型半導体基板 ２ フィールド絶縁膜 ３ チャネルストッパ ４ ゲート絶縁膜 ５ ゲート電極 ６ ソース領域 ７ ドレイン領域 ８ Ｓｉ3 Ｎ4 膜 ９ ホットエレクトロン引き抜き電極 １０ 層間絶縁膜 １１、１２ コンタクトホール １３ ソース電極 １４ ドレイン電極
Claims (6)
- 【請求項１】 ゲート電極の側壁にこのゲート電極と電
気的に絶縁されたホットエレクトロン引き抜き電極が設
けられていることを特徴とするＭＩＳ電界効果トランジ
スタ。 - 【請求項２】 上記ホットエレクトロン引き抜き電極は
半導体基板に対して高電位に設定されることを特徴とす
る請求項１記載のＭＩＳ電界効果トランジスタ。 - 【請求項３】 上記ホットエレクトロン引き抜き電極は
ドレイン電極と電気的に接続されていることを特徴とす
る請求項１記載のＭＩＳ電界効果トランジスタ。 - 【請求項４】 上記ホットエレクトロン引き抜き電極は
多結晶シリコンからなることを特徴とする請求項１記載
のＭＩＳ電界効果トランジスタ。 - 【請求項５】 半導体基板上にゲート絶縁膜を形成する
工程と、 上記ゲート絶縁膜上にゲート電極を形成する工程と、 上記ゲート電極の両側の部分における上記半導体基板中
にソース領域およびドレイン領域を形成する工程と、 少なくとも上記ゲート電極の側壁に第１の絶縁膜を形成
する工程と、 上記ゲート電極の側壁に上記第１の絶縁膜を介してホッ
トエレクトロン引き抜き電極を形成する工程と、 上記半導体基板上に第２の絶縁膜を形成する工程と、 上記ホットエレクトロン引き抜き電極の少なくとも一部
および上記ドレイン領域の少なくとも一部が露出するよ
うに少なくとも上記第２の絶縁膜に開口を形成する工程
と、 少なくとも上記開口の部分に電極を形成する工程とを有
することを特徴とするＭＩＳ電界効果トランジスタの製
造方法。 - 【請求項６】 上記半導体基板上に上記第１の絶縁膜を
形成した後、上記第１の絶縁膜上に導電膜を形成し、上
記導電膜をエッチバックすることにより上記ホットエレ
クトロン引き抜き電極を形成するようにしたことを特徴
とする請求項５記載のＭＩＳ電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15678295A JPH08330577A (ja) | 1995-05-31 | 1995-05-31 | Ｍｉｓ電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15678295A JPH08330577A (ja) | 1995-05-31 | 1995-05-31 | Ｍｉｓ電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330577A true JPH08330577A (ja) | 1996-12-13 |
Family
ID=15635199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15678295A Pending JPH08330577A (ja) | 1995-05-31 | 1995-05-31 | Ｍｉｓ電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158148A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-05-31 JP JP15678295A patent/JPH08330577A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158148A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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