CN1979896A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供具有可抑制带间隧道电流结构的半导体装置及其制造方法。该半导体装置至少包含：栅结构体(5)，其具有漏区(9－1、11－1、14－1)和第1侧壁；与该第1侧壁接近的第1绝缘性侧壁结构体(6－1、7－1)；第1导电性侧壁结构体(10－1、13－1)，其通过该第1绝缘性侧壁结构体(6－1、7－1)而与该栅(5)电绝缘，并且与该漏区(9－1、11－1、14－1)电连接。第1导电性侧壁结构体(10－1、13－1)成为与该漏区(9－1、11－1、14－1)实质相同的电位。因此，通过产生从第1导电性侧壁结构体(10－1、13－1)经由第1绝缘性侧壁结构体(6－1、7－1)至栅结构体(5)的电场，缓和了从漏区(9－1、11－1、14－1)经由栅绝缘膜(3)至栅结构体(5)的电场的集中，可抑制带间隧道电流。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及具有抑制因带间隧道电流而引起的截止泄漏电流(off-leak current)的有效结构的场效应型晶体管及其制造方法。
背景技术
以MISFET和MOSFET为代表的场效应型晶体管在LSI等的半导体集成电路上集成。为了实现半导体集成电路集成度的提高、动作速度的提高以及耗电的减低，需要场效应型晶体管的细微化。于是，伴随着该细微化，场效应型晶体管的栅绝缘膜的膜厚变薄，并且源/漏的接合深度也变浅。
例如，在专利文献1中，公开了一种场效应型晶体管，其具有由金属或者金属硅化物构成的主栅以及与该主栅电连接的由多晶硅构成的副栅。主栅和副栅通过氧化钨膜而被相互分离。在该两栅上形成有栅极，主栅和副栅通过与栅极电连接而相互电连接。主栅和副栅通过栅绝缘膜和氧化硅膜而与源和漏电绝缘。而且，副栅下面的沟道区的杂质浓度比主栅下面的沟道区的杂质浓度设定得高。通过该结构，对于低电阻的主栅下面的沟道区的杂质浓度，不考虑晶体管的阈值而进行最优设计，使其具有高驱动能力，并且可对于与该主栅电连接的副栅设定更低的阈值电压。因此，可比较高地设定该副栅下面的沟道区的杂质浓度，可缩短覆盖源区和漏区的耗尽层的延伸。
专利文献1：日本特开平6-196689号公报(段落编号0011-0013、第1图)
但是，伴随着场效应型晶体管的细微化的栅绝缘膜的膜厚减少，以及源/漏的接合深度的减少，使得在栅-漏之间产生强电场。其结果，因带间隧道电流而引起的截止泄漏电流增大。更加详细地说明该情况，当在栅-漏之间产生强电场时，在衬底和漏之间产生隧道电流。该隧道电流是价电子带的电子隧穿过导电带，是产生电子空穴对的带间隧道。该隧道电流相当于场效应型晶体管的截止状态下的泄漏电流。该泄漏电流使半导体集成电路的待机时的消耗电流增大。
为了抑制该待机时消耗电流，需要抑制所述的带间隧道电流。为了抑制该带间隧道电流，提出了构成为场效应型晶体管具有源/漏的延伸，该延伸的杂质浓度比源/漏的杂质浓度低。但是，降低该杂质浓度，则源-漏之间的寄生电阻增大。该寄生电阻的增大减低场效应型晶体管的驱动电流、减低动作速度。
发明内容
因此，本发明的目的在于，提供不存在上述问题的半导体装置。
本发明的另一目的在于，提供不存在上述问题的半导体装置的制造方法。
本发明的主要观点在于，提供一种半导体装置，其至少包括：源区；漏区；具有第1侧壁的栅；与所述第1侧壁邻近的第1绝缘性侧壁结构体；以及第1导电性侧壁结构体，其通过所述第1绝缘性侧壁结构体与所述栅电绝缘，并且与所述源区和所述漏区的一方电连接。
根据本发明的主要观点，第1导电性侧壁结构体通过第1绝缘性侧壁结构体与栅电绝缘，并且与源区和漏区的一方电连接，从而第1导电性侧壁结构体取得与该源区和漏区的一方实质上相同的电位。因此，不仅产生从该源区和漏区的一方经由栅绝缘膜向栅结构体的电场，而且产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体的电场。即，通过产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体的电场，从而缓和从该源区和漏区的一方经由栅绝缘膜向栅结构体的电场的集中。换言之，包含第1导电性侧壁结构体的第1侧壁结构体的存在缓和了栅-漏之间或者栅-源之间的电场集中。由于栅-漏之间或者栅-源之间的电场集中，作为该源区以及漏区的一方的区域，在栅绝缘膜近旁，形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含实质上取得与该源区和漏区的一方相同的电位的第1导电性侧壁结构体，因此不发生上述的急剧能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
附图说明
图1是表示本发明的第1实施方式的晶体管的结构的部分垂直剖面图。
图2是表示图1中所示的晶体管的栅附近的电场的部分放大垂直剖面图。
图3是表示本发明的第1实施方式的晶体管的制造工序的部分垂直剖面图。
图4是表示本发明的第1实施方式的晶体管的制造工序的部分垂直剖面图。
图5是表示本发明的第1实施方式的晶体管的制造工序的部分垂直剖面图。
图6是表示本发明的第1实施方式的晶体管的制造工序的部分垂直剖面图。
图7是表示本发明的第1实施方式的晶体管的制造工序的部分垂直剖面图。
图8是表示本发明的第1实施方式的晶体管的制造工序的部分垂直剖面图。
图9是表示本发明的第1实施方式的第1变形例的晶体管的结构的的部分垂直剖面图。
图10是表示本发明的第1实施方式的第2变形例的晶体管的结构的部分垂直剖面图。
图11是表示本发明的第1实施方式的第3变形例的晶体管的结构的部分垂直剖面图。
图12是表示本发明的第1实施方式的第4变形例的晶体管的结构的部分垂直剖面图。
图13是表示本发明的第2实施方式的晶体管的结构的部分垂直剖面图。
图14是表示图13中所示的晶体管的栅附近的电场的部分放大垂直剖面图。
图15是表示本发明的第2实施方式的晶体管的制造工序的部分垂直剖面图。
图16是表示本发明的第2实施方式的晶体管的制造工序的部分垂直剖面图。
图17是表示本发明的第2实施方式的晶体管的制造工序的部分垂直剖面图。
图18是表示本发明的第2实施方式的晶体管的制造工序的部分垂直剖面图。
图19是表示本发明的第2实施方式的晶体管的制造工序的部分垂直剖面图。
图20是表示本发明的第3实施方式的晶体管的结构的部分垂直剖面图。
图21是表示图20中所示的晶体管的栅附近的电场的部分放大垂直剖面图。
图22是表示本发明的第3实施方式的晶体管的制造工序的部分垂直剖面图。
图23是表示本发明的第3实施方式的晶体管的制造工序的部分垂直剖面图。
图24是表示本发明的第3实施方式的晶体管的制造工序的部分垂直剖面图。
图25是表示本发明的第3实施方式的晶体管的制造工序的部分垂直剖面图。
图26是表示本发明的第3实施方式的晶体管的制造工序的部分垂直剖面图。
图27是表示本发明的第3实施方式的晶体管的制造工序的部分垂直剖面图。
图28是表示本发明的第3实施方式的晶体管的制造工序的部分垂直剖面图。
图29是表示本发明的第4实施方式的晶体管的结构的部分垂直剖面图。
图30是表示图29中所示的晶体管的栅附近的电场的部分放大垂直剖面图。
图31是表示本发明的第4实施方式的晶体管的制造工序的部分垂直剖面图。
图32是表示本发明的第4实施方式的晶体管的制造工序的部分垂直剖面图。
图33是表示本发明的第4实施方式的晶体管的制造工序的部分垂直剖面图。
图34是表示本发明的第4实施方式的晶体管的制造工序的部分垂直剖面图。
图35是表示本发明的第4实施方式的晶体管的制造工序的部分垂直剖面图。
具体实施方式
(第1实施方式)
本发明的第1实施方式提供场效应型晶体管。图1是表示本发明的第1实施方式的晶体管的结构的部分垂直剖面图。图2是表示图1中所示的晶体管的栅附近的电场的部分放大垂直剖面图。
(结构)
如图1所示，本发明的第1实施方式的场效应型晶体管设在硅衬底1上。具体而言，场氧化膜2选择性地设在硅衬底1上。该场氧化膜2限定了硅衬底1上的活性区域。在该活性区域中，设有P型阱4。该场效应型晶体管设在该P型阱4上。该场效应型晶体管包含：栅绝缘膜3；设在该栅绝缘膜3上的栅结构体；设在该栅结构体的两侧壁的第1和第2侧壁结构体；源区；漏区；以及在该源区和漏区之间限定的沟道区。
该漏区可包含：漏11-1；位于该漏11-1的内侧且在栅绝缘膜3的正下方延伸的第1延伸部分9-1；位于该漏11-1的内侧且在该第1延伸部分9-1的正下方延伸的第1袋形(pocket)区8-1；以及位于该漏11-1的正上方且在栅绝缘膜3的外侧延伸的第3硅化物层14-1。漏11-1的外侧端部由场氧化膜2限定。漏11-1的内侧端部邻接第1延伸部分9-1的外侧端部和第1袋形区8-1的外侧端部。第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧的位置。漏11-1和第1延伸部分9-1以及第1袋形区8-1之间的界线位于比第1侧壁结构体的外侧端部稍靠内侧的位置。漏11-1的上部内侧区域位于栅绝缘膜3的侧部正下方。第3硅化物层14-1的内侧端部由栅绝缘膜3的外侧端部限定。第3硅化物层14-1的底部位于比栅绝缘膜3的底面靠下的位置，第3硅化物层14-1的上部位于比栅绝缘膜3的上表面靠上的位置。第3硅化物层14-1的上部区域的内侧端部邻接第1侧壁结构体的下部区域的外侧端部。构成该漏区的漏11-1、第1延伸部分9-1和第3硅化物层14-1具有实质相同电位、即漏电位。
该源区可包含：源11-2；位于该源11-2的内侧且在栅绝缘膜3的正下方延伸的第2延伸部分9-2；位于该源11-2的内侧且在该第2延伸部分9-2的正下方延伸的第2袋形区8-2；以及位于该源11-2的正上方且在栅绝缘膜3的外侧延伸的第4硅化物层14-2。源11-2的外侧端部由场氧化膜2限定。源11-2的内侧端部邻接第2延伸部分9-2的外侧端部和第2袋形区8-2的外侧端部。第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧的位置。源11-2和第2延伸部分9-2以及第2袋形区8-2之间的界线位于比第2侧壁结构体的外侧端部稍靠内侧的位置。源11-2的上部内侧区域位于栅绝缘膜3的侧部正下方。第4硅化物层14-2的内侧端部由栅绝缘膜3的外侧端部限定。第4硅化物层14-2的底部位于比栅绝缘膜3的底面靠下的位置，第4硅化物层14-2的上部位于比栅绝缘膜3的上表面靠上的位置。第4硅化物层14-2的上部区域的内侧端部邻接第2侧壁结构体的下部区域的外侧端部。构成该源区的源11-2、第2延伸部分9-2和第4硅化物层14-2具有实质相同电位、即源电位。
所述栅结构体包括：在栅绝缘膜3上延伸的栅5；在该栅5上延伸的第5硅化物层15。构成该栅结构体的栅5和第5硅化物层15具有实质上相同的电位、即栅电位。
所述第1侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3，并且在该第1侧壁结构体下方，也可以延伸与栅绝缘膜3不同的绝缘体。与该栅绝缘膜3不同的绝缘体也可以在栅5的第1侧壁近旁区域的下方延伸，以与栅5重叠。即，第1侧壁结构体可设在第1绝缘性层结构体上。在此，该第1绝缘性层结构体可通过在栅5的外侧延伸的栅绝缘膜3的一部分来构成，或者可以替代这些而通过与栅绝缘膜3不同的绝缘体来构成，或者，也可以通过这些的组合来构成。通过该组合来构成的情况下，可以为多层结构，或者在接近栅5的区域延伸栅绝缘膜3，在远离栅5的区域设置与栅绝缘膜3不同的绝缘膜。以下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸，以所述第1侧壁结构体设在栅绝缘膜3上的情况为典型例子进行说明，但如上所述，无需限定于该结构。
该第1侧壁结构体可包含：与栅结构体的第1侧壁邻接的第1绝缘性侧壁结构体；以及第1导电性侧壁结构体，其通过该第1绝缘性侧壁结构体而与栅结构体分隔，与其电绝缘，并且与第3硅化物层14-1的上部区域的内侧端部相接。
该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的漏区的一部分相接，从而具有与构成该漏区的漏11-1、第1延伸部分9-1、以及第3硅化物层14-1实质上相同的电位，即与漏实质上相同的电位。该第1导电性侧壁结构体还可具有第1栅侧壁导电膜10-1和第1硅化物层13-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔且电绝缘，而且，与第3硅化物层14-1的上部区域的内侧端部相接。另一方面，第1硅化物层13-1通过第1栅侧壁导电膜10-1与栅绝缘膜3分隔，而且，通过第1栅侧壁导电膜10-1和该第1绝缘性侧壁结构体，与栅结构体分隔且电绝缘，并且与第3硅化物层14-1的上部区域的内侧区域的内侧端部相接。
该第1绝缘性侧壁结构体可包含第1栅侧壁绝缘膜6-1、第3栅侧壁绝缘膜7-1和第1绝缘性覆盖膜12-1。该第1栅侧壁绝缘膜6-1在栅绝缘膜3上延伸，并且与该栅结构体的第1侧壁相接。该第1栅侧壁绝缘膜6-1还具有与第1栅侧壁导电膜10-1的内侧底部相接的外侧底部。该第3栅侧壁绝缘膜7-1通过该第1栅侧壁绝缘膜6-1，与该栅结构体分隔，并且与第1栅侧壁导电膜10-1的内侧侧部相接。该第1栅侧壁绝缘膜6-1和该第3栅侧壁绝缘膜7-1的组合将该第1导电性侧壁结构体与该栅结构体分隔且电绝缘。第1绝缘性覆盖膜12-1在该第1栅侧壁绝缘膜6-1和该第3栅侧壁绝缘膜7-1的组合的上部以及该第1导电性侧壁结构体的上部延伸。
所述第2侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3，而在该第2侧壁结构体下方，延伸与栅绝缘膜3不同的绝缘体。也可使与该栅绝缘膜3不同的绝缘体在栅5的第2侧壁近旁区域的下方延伸，以与栅5重叠。即，第2侧壁结构体可设在第2绝缘性层结构体上。在此，该第2绝缘性层结构体可通过在栅5的外侧延伸的栅绝缘膜3的一部分来构成，或者可以替代这些而通过与栅绝缘膜3不同的绝缘体来构成，或者，也可以通过这些的组合来构成。通过该组合来构成的情况下，可以为多层结构，或者使栅绝缘膜3在接近栅5的区域延伸，在远离栅5的区域设置与栅绝缘膜3不同的绝缘膜。以下，构成为不仅在栅5的正下方，而且也在其外侧延伸栅绝缘膜3，以所述第2侧壁结构体设在栅绝缘膜3上的情况为典型例子进行说明，但如上所述，无需限定于该结构。
该第2侧壁结构体可包含：与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体；以及第2导电性侧壁结构体，其通过该第2绝缘性侧壁结构体而与栅结构体分隔，与其电绝缘，并且与第4硅化物层14-2的上部区域的内侧端部相接。
该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的源区的一部分相接，从而具有与构成该源区的源11-2、第2延伸部分9-2、以及第4硅化物层14-2实质上相同的电位，即与源实质上相同的电位。该第2导电性侧壁结构体还可具有第2栅侧壁导电膜10-2和第2硅化物层13-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔且电绝缘，而且，与第4硅化物层14-2的上部区域的内侧端部相接。另一方面，第2硅化物层13-2通过第2栅侧壁导电膜10-2与栅绝缘膜3分隔，而且，通过第2栅侧壁导电膜10-2和该第2绝缘性侧壁结构体，与栅结构体分隔且电绝缘，并且与第4硅化物层14-2的上部区域的内侧端部相接。
该第2绝缘性侧壁结构体可包含第2栅侧壁绝缘膜6-2、第4栅侧壁绝缘膜7-2和第2绝缘性覆盖膜12-2。该第2栅侧壁绝缘膜6-2在栅绝缘膜3上延伸，并且与该栅结构体的第2侧壁相接。该第2栅侧壁绝缘膜6-2还具有与第2栅侧壁导电膜10-2的内侧底部相接的外侧底部。该第4栅侧壁绝缘膜7-2通过该第2栅侧壁绝缘膜6-2，与该栅结构体分隔，并且与第2栅侧壁导电膜10-2的内侧侧部相接。该第2栅侧壁绝缘膜6-2和该第4栅侧壁绝缘膜7-2的组合将该第2导电性侧壁结构体与该栅结构体分隔且电绝缘。第2绝缘性覆盖膜12-2在该第2栅侧壁绝缘膜6-2和该第4栅侧壁绝缘膜7-2的组合的上部以及该第2导电性侧壁结构体的上部延伸。
图2是表示图1中所示的晶体管的栅附近的电场的部分放大垂直剖面图。在此，表示分别取源为0V、栅为0V、漏为1.5V的电位的情况下的栅附近的电场。如图2所示，不仅产生从第1延伸部分9-1经由栅绝缘膜3向栅5的电场，而且产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体第1侧面的电场。即，通过产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体的第1侧面的电场，从而缓和了从第1延伸部分9-1经由栅绝缘膜3向栅5的电场的集中。换言之，包含第1导电性侧壁结构体的第1侧壁结构体的存在缓和了栅-漏之间的电场集中。
栅-漏之间的电场集中在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含实质上取得与漏相同的电位的第1导电性侧壁结构体，因此不发生上述的急剧的能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁整合，或者可稍微重叠或偏离。该重叠或偏离的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏离。但是，所述第1侧壁结构体包含实质上取得与漏相同电位的第1导电性侧壁结构体，因此，当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含实质上取得与漏相同电位的第1导电性侧壁结构体的所述第1侧壁结构体不会减低晶体管的驱动能力，可抑制带间隧道电流。
以下，具体地说明所述结构的实现方法。
所述栅结构体可包含栅5和第5硅化物层15，但并不限于该结构。所述栅结构体只要是可实现作为栅的作用的结构即可。当所述栅结构体由栅5和第5硅化物层15构成的情况下，典型地，可如以下这样构成。栅5可通过导入了杂质的多晶硅膜来构成。杂质的浓度不特别限定，但典型地，可为2E20[l/cm3]。多晶硅膜的厚度不特别限定，但典型地，可为150nm。栅的长度不特别限定，但典型地，可为130nm。栅的宽度不特别限定。第5硅化物层15可通过金属硅化反应来形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。当在多晶硅层上形成硅化钴层时，其膜厚不特别限定，但例如可为150nm。第5硅化物层15的栅长度方向及栅宽度方向的尺寸与栅5的尺寸相同。
所述栅绝缘膜3可由绝缘体构成，并不限定于特定的物质，但例如，可由SiON(氮氧化硅)构成。栅绝缘膜3的膜厚并不特别限定，但例如可为20。
第1侧壁结构体由第1绝缘性侧壁结构体和第1导电性侧壁结构体构成。第1绝缘性侧壁结构体的膜结构不特别限定，只要是将第1导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第1绝缘性侧壁结构体可通过单一层结构来构成，但也可如上述那样设为多层结构。第1绝缘性侧壁结构体例如可由第1栅侧壁绝缘膜6-1和第3栅侧壁绝缘膜7-1以及第1绝缘性覆盖膜12-1构成。第1栅侧壁绝缘膜6-1和第3栅侧壁绝缘膜7-1的组合起到作为偏置隔离体的作用。
第1绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第1绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可将第1导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第1绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽度相同的尺寸。第1绝缘性覆盖膜12-1可由绝缘体构成，并不特别限定物质，例如可由SiN(氮化硅)构成。第1绝缘性覆盖膜12-1的膜厚并不特别限定，例如可为30nm。优选第1绝缘性覆盖膜12-1的宽度，即栅长度方向的尺寸与第1侧壁结构体的栅长度方向的尺寸相同。
第1导电性侧壁结构体可通过单一层结构来构成，也可设为所述的多层结构。第1导电性侧壁结构体可由例如第1栅侧壁导电膜10-1和第1硅化物层13-1来构成。第1栅侧壁导电膜10-1可由导电性物质构成，不特别限定物质，但典型地，可通过导入了杂质的多晶硅膜来构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第1栅侧壁导电膜10-1的厚度，即栅长度方向的尺寸不特别限定，但典型地，可为50nm。第1栅侧壁导电膜10-1的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽度相同。第1硅化物层13-1可通过金属硅化反应来形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。当在多晶硅层上形成硅化钴层时，其膜厚不特别限定，但例如可为20nm。第1硅化物层13-1的宽度，即栅宽度方向的尺寸优选与栅结构体的栅宽度相同。
第1导电性侧壁结构体的电位只要不追随栅电位、而追随漏电位即可。第1导电性侧壁结构体的电位不必与漏电位相同。但是，典型地，第1导电性侧壁结构体可构成为实质上取得与漏11-1相同的电位，因此，设为使第1导电性侧壁结构体与第3硅化物层14-1接触的结构。
第2侧壁结构体可以是与所述第1侧壁结构体相同的结构，或者，也可为不同的结构。如上所述，对本发明的晶体管而言，缓和栅与漏之间的电场集中是非常重要的。因此，位于漏侧的第1侧壁结构体包含第1导电性侧壁结构体，而且，该第1导电性侧壁结构体与栅电绝缘且与漏电耦合，从而该第1导电性侧壁结构体的电位只要不追随栅电位、而追随漏电位即可。因此，位于源侧的第2侧壁结构体当没有这样的要求时，不必一定设为与所述第1导电性侧壁结构体相同的结构。例如，第2侧壁结构体可由已知的侧壁结构体来构成。另外，第2侧壁结构体可以是与所述第1侧壁结构体类似的结构，即，层结构相同，但可以是各膜厚和物质等不同的构成。但是，通过将第2侧壁结构体设为与第1侧壁结构体相同的结构，易于减低晶体管制造工序的数目。以下，对于第2侧壁结构体为与第1侧壁结构体相同的结构的情况进行说明。
第2侧壁结构体由第2绝缘性侧壁结构体和第2导电性侧壁结构体构成。第2绝缘性侧壁结构体的膜结构不特别限定，只要是将第2导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第2绝缘性侧壁结构体可通过单一层结构来构成，但也可如上述那样设为多层结构。第2绝缘性侧壁结构体例如可由第2栅侧壁绝缘膜6-2和第4栅侧壁绝缘膜7-2以及第2绝缘性覆盖膜12-2构成。第2栅侧壁绝缘膜6-2和第4栅侧壁绝缘膜7-2的组合起到作为偏置隔离体的作用。
第2绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第2绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可将第2导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第2绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽度相同的尺寸。第2绝缘性覆盖膜12-2可由绝缘体构成，并不特别限定物质，例如可由SiN(氮化硅)构成。第2绝缘性覆盖膜12-2的膜厚并不特别限定，例如可为30nm。优选第2绝缘性覆盖膜12-2的宽度，即栅长度方向的尺寸与第2侧壁结构体的栅长度方向的尺寸相同。
第2导电性侧壁结构体可通过单一层结构来构成，也可设为所述的多层结构。第2导电性侧壁结构体可由例如第2栅侧壁导电膜10-2和第2硅化物层13-2来构成。第2栅侧壁导电膜10-2可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第2栅侧壁导电膜10-2的厚度，即栅长度方向的尺寸不特别限定，但典型地，可为50nm。第2栅侧壁导电膜10-2的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽度相同。第2硅化物层13-2可通过金属硅化反应而形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。当在多晶硅层上形成硅化钴层时，其膜厚不特别限定，但例如可为20nm。第2硅化物层13-2的宽度，即栅宽度方向的尺寸可与栅结构体的栅宽度相同。
第2导电性侧壁结构体的电位只要不追随栅电位、而追随源电位即可。第2导电性侧壁结构体的电位不必与源电位相同。但是，典型地，第2导电性侧壁结构体可构成为实质上取得与源11-2相同的电位，因此，设为使第2导电性侧壁结构体与第4硅化物层14-2接触的结构。
如上所述，漏区可由漏11-1、第1延伸部分9-1、第1袋形区8-1、以及第3硅化物层14-1构成。漏11-1可由导入了杂质的硅来构成。在该漏11-1形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，漏11-1可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。漏11-1的深度不特别限定，但典型地，可为200nm。形成在漏11-1上的第3硅化物层14-1可通过金属硅化反应而形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。因为第3硅化物层14-1的上部内侧侧部需要与第1导电性侧壁结构体的下部外侧侧部相接，因此需要把第3硅化物层14-1的厚度确定为使第3硅化物层14-1的上部区域比栅绝缘膜3更高。第3硅化物层14-1的膜厚例如可为100nm。
第1延伸部分9-1可由导入了杂质的硅构成。在该第1延伸部分9-1形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，第1延伸部分9-1可由导入了N型杂质的硅构成。杂质的浓度只要比漏11-1的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第1延伸部分9-1的深度不特别限定，只要比漏11-1的深度浅即可，但典型地可为50nm。第1延伸部分9-1的外侧端部由漏11-1的内侧端部限定。第1延伸部分9-1的内侧端部与栅结构体的第1侧壁基本上对齐，优选该第1延伸部分9-1相对于栅5不较多地重叠和偏置。具体而言，优选第1延伸部分9-1的内侧端部相对于栅结构体的第1侧壁以±10nm的误差对齐。
第1袋形区8-1可由导入了杂质的硅构成。在该第1袋形区8-1形成于P型阱4中的情况下，该杂质可由P型杂质构成。即，第1袋形区8-1可由导入了P型杂质的硅构成。杂质的浓度只要比第1延伸部分9-1的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第1袋形区8-1的厚度不特别限定，但典型地可为200nm。第1袋形区8-1的外侧端部由漏11-1的内侧端部限定。优选地，第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧且比栅结构体的第1侧壁更靠内侧的位置，但不必一定如此。
源区可以与漏区相同的结构，也可为不同的结构。如上所述，对本发明的晶体管而言，抑制栅与漏之间的带间隧道电流是非常重要的。因此，在源区没有这样的要求时，不必一定设为与所述漏区相同的结构。例如，源区可由已知的结构构成。另外，源区可由与所述漏区类似的结构，即，层结构相同，但各层厚和杂质浓度等不同的结构构成。但是，通过将源区设为与漏区相同的结构，易于减低晶体管制造工序的数目。以下，对于源区与漏区为相同结构的情况进行说明。
如上所述，源区可由源11-2、第2延伸部分9-2、第2袋形区8-2、以及第4硅化物层14-2构成。源11-2可由导入了杂质的硅构成。在该源11-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，源11-2可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但典型地，可为2E20[l/cm3]。源11-2的深度不特别限定，但典型地，可为200nm。形成在源11-2上的第4硅化物层14-2可通过金属硅化反应而形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。因为第4硅化物层14-2的上部内侧侧部需要与第2导电性侧壁结构体的下部外侧侧部相接，因此需要把第4硅化物层14-2的厚度确定为使第4硅化物层14-2的上部区域比栅绝缘膜3更高。第4硅化物层14-2的膜厚例如可为100nm。
第2延伸部分9-2可由导入了杂质的硅构成。在该第2延伸部分9-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，第2延伸部分9-2可由导入了N型杂质的硅构成。杂质的浓度只要比源11-2的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第2延伸部分9-2的深度不特别限定，只要比源11-2的深度浅即可，但典型地可为50nm。第2延伸部分9-2的外侧端部由源11-2的内侧端部限定。第2延伸部分9-2的内侧端部与栅结构体的第2侧壁基本上对齐，优选该第2延伸部分9-2相对于栅5不较多地重叠和偏移。具体而言，优选第2延伸部分9-2的内侧端部相对于栅结构体的第2侧壁以±10nm的误差对齐。
第2袋形区8-2可由导入了杂质的硅构成。在该第2袋形区8-2形成于P型阱4中的情况下，该杂质可由P型杂质构成。即，第2袋形区8-2可由导入了P型杂质的硅构成。杂质的浓度只要比第2延伸部分9-2的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第2袋形区8-2的厚度不特别限定，但典型地可为200nm。第2袋形区8-2的外侧端部由源11-2的内侧端部限定。优选地，第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧且比栅结构体的第2侧壁更靠内侧的位置，但不必一定如此。
形成在硅衬底1中的P型阱4可由导入了P型杂质的硅构成。浓度不特别限定，但典型地可为5E17[l/cm3]
(效果)
由于栅-漏之间的电场在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含实质上取得与漏相同的电位的第1导电性侧壁结构体，因此不发生上述的急剧的能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁平齐，或者可稍微重叠或偏移。该重叠或偏移的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏置。但是，所述第1侧壁结构体包含实质上取得与漏相同的电位的第1导电性侧壁结构体，因此，当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不会发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含实质上取得与漏相同电位的第1导电性侧壁结构体的所述第1侧壁结构体可以在不降低晶体管的驱动能力的情况下，抑制带间隧道电流。
(制造方法)
图3至图8是表示本发明的第1实施方式的晶体管的一系列制造工序的部分垂直剖面图。对于图1和图2中示出的晶体管的制造方法，以下参照附图，进行说明。
如图3(a)所示，通过对硅衬底1的表面进行氧化，在该表面上形成膜厚10nm的衬垫氧化膜51。
如图3(b)所示，在衬垫氧化膜51上通过公知的沉积方法来堆积氮化膜，通过公知的方法对该氮化膜进行构图，在衬垫氧化膜51上选择性地形成氮化膜图案52。
如图3(c)所示，将氮化膜图案52作为掩模来使用，通过进行公知的LOCOS氧化(Local Oxidation Of Silicon，硅局部氧化)，在硅衬底1的表面上选择性地形成场氧化膜2。
如图3(d)所示，通过公知的干蚀法来去除氮化膜图案52和衬垫氧化膜51，使得未被场氧化膜2覆盖的硅衬底1的表面露出。
如图4(a)所示，通过对硅衬底1的露出表面进行热氧化，在该露出表面上形成膜厚2nm的栅氧化膜3。
如图4(b)所示，通过公知的光刻技术，形成覆盖场氧化膜2并且在栅氧化膜3上有窗口的抗蚀剂图案53。
如图4(c)所示，将抗蚀剂图案53作为掩模来使用，通过选择性地进行离子注入，在硅衬底1的上部区域选择性地形成P型阱4。该离子注入可在以下条件下进行，即从与衬底面垂直的方向，使用BF2作为P型离子种源，加速能量80KeV，剂量5E12[l/cm2]。离子种源BF2贯穿栅氧化膜3射入硅衬底1的上部区域。在该情况下，P型阱4的深度为200nm。
如图4(d)所示，通过公知的方法去除该抗蚀剂图案53。
如图5(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在栅氧化膜3上以及场氧化膜2上连续堆积膜厚1500的多晶硅膜54。
如图5(b)所示，通过公知的光刻技术，形成覆盖多晶硅膜54的同时在栅氧化膜3的上方具有窗口的抗蚀剂图案55。将该抗蚀剂图案55作为掩模来使用，作为N型离子种源把P(磷)选择性地离子注入到多晶硅膜54中。该离子注入可在以下条件下进行，即从与衬底面垂直的方向、加速能量15KeV、剂量2E15[l/cm2]。其结果，在栅氧化膜3上延伸的多晶硅膜54中导入了N型杂质。
如图5(c)所示，去除该抗蚀剂图案55，之后，通过光刻技术，在多晶硅膜54上形成新的抗蚀剂图案。然后，将该新的抗蚀剂图案作为掩模来使用，通过对多晶硅膜54进行构图，在栅氧化膜3上选择性地形成由导入了杂质的多晶硅形成的栅5。多晶硅膜54的构图可使用干蚀法来进行。栅的长度和宽度如上所述。具体而言，栅长无需特别限定，但典型地可为100nm。此外，栅宽无需特别限定。
如图5(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在栅5的上表面以及侧壁、以及栅绝缘膜3上和场氧化膜2上形成膜厚20nm的氧化膜56。
如图6(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在氧化膜56上堆积膜厚10nm的氮化膜。然后，通过干蚀法，对氮化膜和氧化膜56进行蚀刻，仅留下栅5的上表面和侧壁，从而选择性地形成仅在栅5的上表面以及侧壁上延伸的栅侧壁绝缘膜6和仅在栅5的侧壁上延伸的第3和第4栅侧壁绝缘膜7-1、7-2。在此，位于栅5的侧壁的栅侧壁绝缘膜6和第3和第4栅侧壁绝缘膜7-1、7-2的组合实现了侧壁隔离体的作用。
如图6(b)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案57。在此，使抗蚀剂图案57的端部和侧壁隔离体之间的距离为0.5μm。然后，使用该抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2作为掩模，从相对于衬底面倾斜的方向，作为P型离子种源将BF2(二氟化硼)选择性地离子注入到P型阱4中。该离子注入具体而言，在旋转硅衬底1的同时，在相对于衬底面呈30度的倾斜角度、加速能量80KeV、剂量2E13[l/cm2]的条件下进行。其结果，在P型阱4上，选择性地形成底部深度为200nm且杂质浓度为1E18[l/cm3]的第1和第2袋形区8-1、8-2。在该阶段中，不进行用于离子注入的杂质的活性化的热处理。第1和第2袋形区8-1、8-2在与栅绝缘膜3隔离开的深的区域中，从场氧化膜2向内侧延伸。第1和第2袋形区8-1、8-2的内侧端部通过离子的倾斜射入而形成，因此位于比第3和第4栅侧壁绝缘膜7-1、7-2更靠内侧的位置。
如图6(c)所示，再次使用所述的抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2作为掩模，从相对于衬底面垂直的方向，作为N型离子种源将As(砷)选择性地离子注入到P型阱4中。该离子注入具体而言，可以从相对于衬底面垂直的方向，在加速能量5KeV、剂量1E15[l/cm2]的条件下进行。其结果，在P型阱4上，选择性地形成底部深度为50nm且杂质浓度为2E20[l/cm3]的第1和第2延伸部分9-1、9-2。第1和第2延伸部分9-1、9-2在第1和第2袋形区8-1、8-2上、且在栅氧化膜3下延伸。第1和第2延伸部分9-1、9-2通过离子的垂直方向上的射入而形成，因此第1和第2的延伸9-1、9-2的内侧端部与栅5大致自对齐。具体而言，第1和第2延伸部分9-1、9-2的内侧端部与栅5以±10nm的误差对齐。换言之，第1和第2延伸部分9-1、9-2的内侧端部与栅5自对齐，或者以10nm以内的量重叠，或者以10nm以内的量偏置。在该阶段中，不进行用于离子注入的杂质的活性化的热处理。然后，通过公知的方法去除抗蚀剂图案57。
如图6(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在场氧化膜2、栅绝缘膜3、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2上堆积膜厚50nm的多晶硅膜。然后，通过干蚀法，选择性地去除该多晶硅膜，仅留下位于栅5的侧壁且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接的部分，而且，通过过蚀，形成第1和第2栅侧壁导电膜10-1、10-2。该第1和第2栅侧壁导电膜10-1、10-2在栅氧化膜3上且位于栅5的侧壁近旁，并且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接。该第1和第2栅侧壁导电膜10-1、10-2的栅长度方向上的尺寸为50nm。该第1和第2栅侧壁导电膜10-1、10-2的上表面的高度比栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的高度稍低。该第1和第2栅侧壁导电膜10-1、10-2在该时刻，由未导入杂质的多晶硅形成。
如图7(a)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案58。然后，使用该抗蚀剂图案58、栅5、栅侧壁绝缘膜6、第3和第4栅侧壁绝缘膜7-1、7-2以及第1和第2栅侧壁导电膜10-1、10-2作为掩模，作为N型离子种源将P(磷)选择性地离子注入到栅5、第1和第2栅侧壁导电膜10-1、10-2、第1和第2延伸部分9-1、9-2以及第1和第2袋形区8-1、8-2中。该离子注入具体而言，从相对于衬底面垂直的方向、在加速能量20KeV、剂量5E15[l/cm2]的条件下进行。其结果，形成由被导入了杂质的多晶硅构成的栅5和由被导入了杂质的多晶硅构成的第1和第2栅侧壁导电膜10-1、10-2，并且在P型阱4中，选择性地形成了漏11-1和源11-2。
N型杂质不到达第1和第2栅侧壁导电膜10-1、10-2的底部，因此第1和第2栅侧壁导电膜10-1、10-2的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。而且，N型杂质不到达栅5的底部，因此栅5的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。
漏11-1和源11-2的外侧端部由场氧化膜2限定。漏11-1的内侧端部与第1延伸部分9-1的外侧端部及第1袋形区8-1的外侧端部边界相接。源11-2的内侧端部与第2延伸部分9-2的外侧端部及第2袋形区8-2的外侧端部边界相接。如上所述，漏11-1和源11-2的杂质浓度比第1和第2延伸部分9-1、9-2的杂质浓度高。而且，漏11-1和源11-2是在被导入了P型杂质的第1和第2袋形区8-1、8-2的外侧区域以及被导入了N型杂质的第1和第2延伸部分9-1、9-2的外侧区域选择性地导入N型杂质而形成的，因此，漏11-1和源11-2成为在上部区域浓度高，在下部区域浓度低。该离子注入后，通过公知的方法去除抗蚀剂图案58。
之后，为了使在所述的离子注入工序中导入的离子、即在第1和第2袋形区8-1、8-2中导入的P型杂质以及在栅5、第1和第2延伸部分9-1、9-2、第1和第2栅侧壁导电膜10-1、10-2、漏11-1和源11-2中导入的N型杂质活性化，所以进行热处理。该热处理可通过RTA(Rapid Thermal Anneal，快速热退火)来进行。具体而言，RTA在1000℃的温度下进行10秒。
如图7(b)所示，通过公知的方法，在栅侧壁绝缘膜6上、第3和第4栅侧壁绝缘膜7-1、7-2上、第1和第2栅侧壁导电膜10-1、10-2上、栅氧化膜3上以及场氧化膜2上堆积氮化硅膜59。
如图7(c)所示，通过公知的蚀刻法，选择性地去除氮化硅膜59，仅留下位于第1和第2栅侧壁导电膜10-1、10-2上的部分，从而形成由分别在第1和第2栅侧壁导电膜10-1、10-2上延伸的氮化硅膜构成的第1和第2绝缘性覆盖膜12-1、12-2。
如图7(d)所示，把由氮化硅膜构成的第1和第2绝缘性覆盖膜12-1、12-2作为掩模，通过湿蚀法去除在栅5的上表面延伸的栅侧壁绝缘膜6、以及栅氧化膜3的露出部分。其结果，栅5的上表面和漏11-1的上表面以及源11-2的上表面露出。栅氧化膜3的两端部与第1和第2栅侧壁导电膜10-1、10-2的外侧端部对齐。而且，在栅5的侧壁，即，栅5与第1和第2栅侧壁导电膜10-1、10-2之间，形成有由第1栅侧壁绝缘膜6-1和第3栅侧壁绝缘膜7-1构成的侧壁隔离体，以及由第2栅侧壁绝缘膜6-2和第4栅侧壁绝缘膜7-2构成的侧壁隔离体。
如图8(a)所示，通过公知的方法，例如溅镀法在栅5的露出上表面、第1和第2栅侧壁绝缘膜6-1、6-2上、第3和第4栅侧壁绝缘膜7-1、7-2上、第1和第2绝缘性覆盖膜12-1、12-2上、第1和第2栅侧壁导电膜10-1、10-2的侧面、漏11-1的露出上表面、源11-2的露出上表面、场氧化膜2上堆积Co(钴)膜60。
如图8(b)所示，进行热处理，引起硅化反应。该热处理例如通过在600℃下进行30秒的时间，从而在Co(钴)膜60和由多晶硅构成的栅5的上表面之间的界面、在Co(钴)膜60和由多晶硅构成的第1和第2栅侧壁导电膜10-1、10-2的侧壁之间的界面、在Co(钴)膜60和由硅构成的漏11-1和源11-2的界面上引起硅化反应。其结果，在栅5的上表面、第1和第2栅侧壁导电膜10-1、10-2的侧壁、漏11-1和源11-2的上表面延伸的Co(钴)膜60选择性地被硅化。在该热处理之后，通过湿法蚀刻去除Co(钴)膜60的未反应部分，仅留下已硅化反应的部分，从而在栅5的上表面自对齐地形成第5硅化物层15，在第1和第2栅侧壁导电膜10-1、10-2的侧壁分别形成第1和第2硅化物层13-1、13-2，在漏11-1和源11-2的上表面分别自对齐地形成第3和第4硅化物层14-1、14-2。在此，栅5和第5硅化物层15为欧姆接触。而且，第1和第2栅侧壁导电膜10-1、10-2的侧壁与第1和第2硅化物层13-1、13-2分别为欧姆接触。而且，漏11-1和源11-2的上表面分别与第3和第4硅化物层14-1、14-2欧姆接触。
上述制造工序的结果所得的第1侧壁结构体由与栅结构体的第1侧壁相接的第1绝缘性侧壁结构体以及第1导电性侧壁结构体构成，该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与栅结构体分隔开且电绝缘，并且与第3硅化物层14-1的上部区域的内侧端部相接。
该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的漏区的一部分相接，从而具有与构成该漏区的漏11-1、第1延伸部分9-1以及第3硅化物层14-1实质上相同的电位，即与漏实质上相同的电位。该第1导电性侧壁结构体还包括第1栅侧壁导电膜10-1和第1硅化物层13-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔且电绝缘，而且，与第3硅化物层14-1的上部区域的内侧端部相接。另一方面，第1硅化物层13-1通过第1栅侧壁导电膜10-1和栅绝缘膜3分隔，而且，通过第1栅侧壁导电膜10-1和该第1绝缘性侧壁结构体，与栅结构体分隔且电绝缘，并且与第3硅化物层14-1的上部区域的内侧端部相接。
该第1绝缘性侧壁结构体包含第1栅侧壁绝缘膜6-1、第3栅侧壁绝缘膜7-1和第1绝缘性覆盖膜12-1。该第1栅侧壁绝缘膜6-1在栅绝缘膜3上延伸，并且与该栅结构体的第1侧壁相接。该第1栅侧壁绝缘膜6-1还具有与第1栅侧壁导电膜10-1的内侧底部相接的外侧底部。该第3栅侧壁绝缘膜7-1通过该第1栅侧壁绝缘膜6-1，与该栅结构体分隔，并且与第1栅侧壁导电膜10-1的内侧侧部相接。该第1栅侧壁绝缘膜6-1和该第3栅侧壁绝缘膜7-1的组合将该第1导电性侧壁结构体与该栅结构体分隔且电绝缘。第1绝缘性覆盖膜12-1在该第1栅侧壁绝缘膜6-1和该第3栅侧壁绝缘膜7-1的组合的上部以及该第1导电性侧壁结构体的上部延伸。
所述第2侧壁结构体包含：与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体；以及第2导电性侧壁结构体，该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且与第4硅化物层14-2的上部区域的内侧端部相接。
该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的源区的一部分相接，从而具有与构成该源区的源11-2、第2延伸部分9-2、以及第4硅化物层14-2实质上相同的电位，即与源实质上相同的电位。该第2导电性侧壁结构体还具有第2栅侧壁导电膜10-2和第2硅化物层13-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔且电绝缘，而且，与第4硅化物层14-2的上部区域的内侧端部相接。另一方面，第2硅化物层13-2通过第2栅侧壁导电膜10-2和栅绝缘膜3分隔，而且，通过第2栅侧壁导电膜10-2和该第2绝缘性侧壁结构体，与栅结构体分隔开且电绝缘，并且与第4硅化物层14-2的上部区域的内侧区域的内侧端部相接。
该第2绝缘性侧壁结构体包含第2栅侧壁绝缘膜6-2、第4栅侧壁绝缘膜7-2和第2绝缘性覆盖膜12-2。该第2栅侧壁绝缘膜6-2在栅绝缘膜3上延伸，并且与该栅结构体的第2侧壁相接。该第2栅侧壁绝缘膜6-2还具有与第2栅侧壁导电膜10-2的内侧底部相接的外侧底部。该第4栅侧壁绝缘膜7-2通过该第2栅侧壁绝缘膜6-2，与该栅结构体分隔，并且与第2栅侧壁导电膜10-2的内侧侧部相接。该第2栅侧壁绝缘膜6-2和该第4栅侧壁绝缘膜7-2的组合将该第2导电性侧壁结构与该栅结构体分隔且电绝缘。第2绝缘性覆盖膜12-2在该第2栅侧壁绝缘膜6-2和该第4栅侧壁绝缘膜7-2的组合的上部以及该第2导电性侧壁结构体的上部延伸。
此外，所述杂质的导电类型、各膜的膜厚以及杂质浓度的记载只不过是一个例子，不必限定于该记载事项。
(变形例1)
所述场效应型晶体管形成在P型阱4中，该P型阱4在硅衬底1上选择性地形成，但例如也可形成在SSRW(Super Steep Retrograde Well ，超陡后退阱)中，该SSRW在硅衬底1上选择性地形成。图9是表示本发明的第1实施方式的第1变形例的晶体管结构的部分垂直剖面图。通常的阱具有实质上均一的杂质浓度，但是通过形成SSRW(Super Steep Retrograde Well，超陡后退阱)16，使得在与栅绝缘膜3之间的界面区域16-1中急剧地降低至1E17[l/cm3]，在这以外的区域杂质浓度为1E18[l/cm3]。通过使用该结构，使得晶体管的导通电阻降低，可提高驱动能力。SSRW(Super SteepRetrograde Well，超陡后退阱)16的制造方法是公知的，因此在此省略说明。
(变形例2)
所述场效应型晶体管形成在P型阱4中，该P型阱4在硅衬底1上选择性地形成，但例如也可形成在SOI(Silicon-On-Insulator，绝缘体上硅)衬底上。图10是表示本发明的第1实施方式的第2变形例的晶体管结构的部分垂直剖面图。设有埋入硅衬底1中的氧化膜17，在该埋入氧化膜17上，设有由硅构成的SOI(Silicon-On-Insulator，绝缘体上硅)膜18。所述场效应型晶体管形成在该SOI(Silicon-On-Insulator，绝缘体上硅)膜18上。SOI衬底的制造方法是公知的，因此在此省略说明。
(变形例3)
所述场效应型晶体管形成在P型阱4中，该P型阱4在硅衬底1上选择性地形成，但例如也可形成在SOS(Silicon-On-Sapphire，蓝宝石上硅)衬底上。图11是表示本发明的第1实施方式的第3变形例的晶体管结构的部分垂直剖面图。使用蓝宝石衬底19，在该蓝宝石衬底19上，设有由硅构成的SOS(Silicon-On-Sapphire，蓝宝石上硅)膜20。所述场效应型晶体管形成在该SOS(Silicon-On-Sapphire，蓝宝石上硅)膜20上。SOS衬底的制造方法是公知的，因此在此省略说明。
(变形例4)
所述场效应型晶体管形成在P型阱4中，该P型阱4在硅衬底1上选择性地形成，但例如也可形成在SOQ(Silicon-On-Quartz，石英上硅)衬底上。图12是表示本发明的第1实施方式的第4变形例的晶体管结构的部分垂直剖面图。使用石英衬底21，在该石英衬底21上，设有由硅构成的SOQ(Silicon-On-Quartz，石英上硅)膜22。所述场效应型晶体管形成在该SOQ(Silicon-On-Quartz，石英上硅)膜22上。SOQ衬底的制造方法是公知的，因此在此省略说明。
(第2实施方式)
本发明的第2实施方式提供场效应型晶体管。图13是表示本发明的第2实施方式的晶体管结构的部分垂直剖面图。图14是表示图13中所示的晶体管的栅附近的电场的部分放大垂直剖面图。本实施方式与所述第1实施方式的主要不同点在于，在栅、漏和源上不形成硅化物层，包含在侧壁结构体中的导电性侧壁结构体直接与漏以及源的上表面相接。
(结构)
如图13所示，本发明的第2实施方式的场效应型晶体管设在硅衬底1上。具体而言，场氧化膜2选择性地设在硅衬底1上。该场氧化膜2限定了硅衬底1上的活性区域。在该活性区域中，设有P型阱4。该场效应型晶体管设在该P型阱4中。该场效应型晶体管包含：栅绝缘膜3；设在该栅绝缘膜3上的栅结构体；设在该栅结构体的两侧壁的第1和第2侧壁结构体；源区；漏区；以及在该源区和漏区之间限定的沟道区。
该漏区可包含：漏11-1；位于该漏11-1的内侧且在栅绝缘膜3的正下方延伸的第1延伸部分9-1；位于该漏11-1的内侧且在该第1延伸部分9-1的正下方延伸的第1袋形区8-1。由场氧化膜2限定漏11-1的外侧端部。漏11-1的内侧端部与第1延伸部分9-1的外侧端部和第1袋形区8-1的外侧端部相接。第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧的位置。漏11-1与第1延伸部分9-1及第1袋形区8-1之间的边界位于比第1侧壁结构体的外侧端部稍靠内侧的位置。漏11-1的上部内侧区域位于栅绝缘膜3的侧部正下方。构成该漏区的漏11-1和第1延伸部分9-1具有实质相同的电位、即漏电位。
该源区可包含：源11-2；位于该源11-2的内侧且在栅绝缘膜3的正下方延伸的第2延伸部分9-2；以及位于该源11-2的内侧且在该第2延伸部分9-2的正下方延伸的第2袋形区8-2。由场氧化膜2限定源11-2的外侧端部。源11-2的内侧端部与第2延伸部分9-2的外侧端部和第2袋形区8-2的外侧端部相接。第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧的位置。源11-2与第2延伸部分9-2以及第2袋形区8-2之间的边界位于比第2侧壁结构体的外侧端部稍靠内侧的位置。源11-2的上部内侧区域位于栅绝缘膜3的侧部正下方。构成该源区的源11-2和第2延伸部分9-2具有实质相同的电位、即源电位。
所述栅结构体可包括在栅绝缘膜3上延伸的栅5。构成该栅结构体的栅5具有栅电位。
所述第1侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3不，在该第1侧壁结构体下方，延伸不同于栅绝缘膜3的绝缘体。该不同于栅绝缘膜3的绝缘体可在栅5的第1侧壁近旁区域的下方延伸，与栅5重叠。即，第1侧壁结构体可设在第1绝缘性层结构体上。在此，该第1绝缘性层结构体可由在栅5的外侧延伸的栅绝缘膜3的一部分构成，或者可以替代这些，而由不同于栅绝缘膜3的绝缘体构成，或者，也可以通过这些的组合构成。在通过该组合构成的情况下，可以为多层结构，或者在接近栅5的区域延伸栅绝缘膜3，在远离栅5的区域设置与栅绝缘膜3不同的绝缘膜。以下，构成为不仅在栅5的正下方，而且也在其外侧延伸栅绝缘膜3，以设在栅绝缘膜3上的情况为典型例子对所述第1侧壁结构体进行说明，但如上所述，无需一定限定于该结构。
该第1侧壁结构体可包含：与栅结构体的第1侧壁相接的第1绝缘性侧壁结构体；以及第1导电性侧壁结构体，该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且与漏11-1的上表面相接。
该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的漏区的一部分相接，从而具有与构成该漏区的漏11-1以及第1延伸部分9-1实质上相同的电位，即与漏实质上相同的电位。该第1导电性侧壁结构体还可具有第1栅侧壁导电膜10-1和第3栅侧壁导电膜23-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔开且电绝缘，而且，与第3栅侧壁导电膜23-1的内侧端部相接。该第3栅侧壁导电膜23-1在漏11-1的正上方延伸，该第3栅侧壁导电膜23-1的底部与漏11-1的上部接触。
该第1绝缘性侧壁结构体可包含栅侧壁绝缘膜6和第3栅侧壁绝缘膜7-1。该栅侧壁绝缘膜6在栅5的上表面、侧壁以及栅绝缘膜3上延伸。该栅侧壁绝缘膜6还具有与第1栅侧壁导电膜10-1的内侧底部相接的外侧底部。该第3栅侧壁绝缘膜7-1通过该栅侧壁绝缘膜6与该栅结构体分隔开，并且与第1栅侧壁导电膜10-1的内侧侧部相接。该栅侧壁绝缘膜6和该第3栅侧壁绝缘膜7-1的组合将该第1导电性侧壁结构与该栅结构体分隔开且电绝缘。
所述第2侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3，在该第2侧壁结构体下方，可延伸不同于栅绝缘膜3的绝缘体。该不同于栅绝缘膜3的绝缘体可在栅5的第2侧壁近旁区域的下方延伸，与栅5重叠。即，第2侧壁结构体可设在第2绝缘性层结构体上。在此，该第2绝缘性层结构体可通过在栅5的外侧延伸的栅绝缘膜3的一部分构成，或者可以替代这些而通过不同于栅绝缘膜3的绝缘体构成，或者也可以通过这些的组合构成。在通过该组合构成的情况下，可以为多层结构，或者在接近栅5的区域延伸栅绝缘膜3，在远离栅5的区域设置与栅绝缘膜3不同的绝缘膜。以下，构成为不仅在栅5的正下方，而且也在其外侧延伸栅绝缘膜3，以设在栅绝缘膜3上的情况为典型例子对所述第2侧壁结构体进行说明，但如上所述，无需一定限定于该结构。
该第2侧壁结构体包含：与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体；以及第2导电性侧壁结构体，该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且与源11-2的上表面相接。
该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的源区的一部分相接，从而具有与构成该源区的源11-2以及第2延伸部分9-2实质上相同的电位，即与源实质上相同的电位。该第2导电性侧壁结构体还可具有第2栅侧壁导电膜10-2和第4栅侧壁导电膜23-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔开且电绝缘，而且与第4栅侧壁导电膜23-2的内侧端部相接。该第4栅侧壁导电膜23-2在源11-2的正上方延伸，该第4栅侧壁导电膜23-2的底部与源11-2的上部接触。
该第2绝缘性侧壁结构体可包含栅侧壁绝缘膜6和第4栅侧壁绝缘膜7-2。该栅侧壁绝缘膜6在栅5的上表面、侧壁以及栅绝缘膜3上延伸。该栅侧壁绝缘膜6还具有与第2栅侧壁导电膜10-2的内侧底部相接的外侧底部。该第4栅侧壁绝缘膜7-2通过该栅侧壁绝缘膜6与该栅结构体分隔开，并且与第2栅侧壁导电膜10-2的内侧侧部相接。该栅侧壁绝缘膜6和该第4栅侧壁绝缘膜7-2的组合将该第2导电性侧壁结构与该栅结构体分隔开且电绝缘。
图14是表示图13中所示的晶体管的栅附近的电场的部分放大垂直剖面图。在此，表示分别取源为0V、栅为0V、漏为1.5V的电位的情况下的栅附近的电场。如图14所示，不仅产生从第1延伸部分9-1经由栅绝缘膜3向栅5的电场，而且产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体第1侧面的电场。即，通过产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体第1侧面的电场，从而缓和了从第1延伸部分9-1经由栅绝缘膜3向栅5的电场的集中。换言之，包含第1导电性侧壁结构体的第1侧壁结构体的存在缓和了栅-漏之间的电场集中。
由于栅-漏之间的电场集中在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含实质上取得与漏相同的电位的第1导电性侧壁结构体，因此不发生上述的急剧的能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁平齐，或者可稍微重叠或偏移。该重叠或偏移的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏移。但是，所述第1侧壁结构体包含实质上取得与漏相同的电位的第1导电性侧壁结构体，因此，当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不会发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含实质上取得与漏相同的电位的第1导电性侧壁结构体的所述第1侧壁结构体可以在不降低晶体管的驱动能力的情况下，抑制带间隧道电流。
以下，具体地说明所述结构的实现方法。
所述栅结构体可包含单一层结构的栅5，但并不限于该结构。所述栅结构体只要是可实现作为栅的作用的结构即可。当所述栅结构体由单一层结构的栅5构成的情况下，典型地，可如以下这样构成。栅5可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但典型地可为2E20[l/cm3]。多晶硅膜的厚度不特别限定，但典型地可为150nm。栅长不特别限定，但典型地可为130nm。栅宽不特别限定。
所述栅绝缘膜3可由绝缘体构成，并不限定于特定的物质，但例如，可由SiON(氮氧化硅)构成。栅绝缘膜3的膜厚并不特别限定，但例如可为20。
第1侧壁结构体由第1绝缘性侧壁结构体和第1导电性侧壁结构体构成。第1绝缘性侧壁结构体的膜结构不特别限定，只要是使第1导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第1绝缘性侧壁结构体可由单一层结构构成，但也可如上述那样设为多层结构。第1绝缘性侧壁结构体例如可由栅侧壁绝缘膜6和第3栅侧壁绝缘膜7-1构成。栅侧壁绝缘膜6和第3栅侧壁绝缘膜7-1的组合起到作为偏置隔离体的作用。
第1绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第1绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可使第1导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第1绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第1导电性侧壁结构体可由单一层结构构成，但也可如上所述而设为多层结构。第1导电性侧壁结构体可由例如第1栅侧壁导电膜10-1和第3栅侧壁导电膜23-1构成。第1栅侧壁导电膜10-1可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第1栅侧壁导电膜10-1的厚度，即栅长度方向的尺寸不特别限定，但典型地可为50nm。第1栅侧壁导电膜10-1的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。第3栅侧壁导电膜23-1可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第3栅侧壁导电膜23-1的厚度，即栅长度方向的尺寸不特别限定，可设为与漏11-1的尺寸大致相同。第3栅侧壁导电膜23-1的宽度，即栅宽度方向的尺寸，可与所述栅结构体的栅宽相同。
第1导电性侧壁结构体的电位只要不追随栅电位，而追随漏电位即可。第1导电性侧壁结构体的电位不必一定与漏电位相同。但是，典型地，第1导电性侧壁结构体可构成为实质上取得与漏11-1相同的电位，因此，设为使第3导电性侧壁结构体与漏接触的构造。
第2侧壁结构体可以与所述第1侧壁结构体相同的结构，也可为不同的结构。如上所述，对本发明的晶体管而言，缓和栅与漏之间的电场集中是非常重要的。因此，位于漏侧的第1侧壁结构体包含第1导电性侧壁结构体，而且，该第1导电性侧壁结构体与栅电绝缘且与漏电耦合，从而该第1导电性侧壁结构体的电位只要不追随栅电位、而追随漏电位即可。因此，位于源侧的第2侧壁结构体当没有这样的要求时，不必一定设为与所述第1导电性侧壁结构体相同的结构。例如，第2侧壁结构体可由公知的侧壁结构体构成。另外，第2侧壁结构体可以是与所述第1侧壁结构体类似的结构，即，层结构相同，但各膜厚和物质等不同。但是，通过将第2侧壁结构体设为与第1侧壁结构体相同的结构，从而易于减少晶体管制造工序的数目。以下，对于第2侧壁结构体为与第1侧壁结构体相同的结构的情况进行说明。
第2侧壁结构体由第2绝缘性侧壁结构体和第2导电性侧壁结构体构成。第2绝缘性侧壁结构体的膜结构不特别限定，只要是使第2导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第2绝缘性侧壁结构体可由单一层结构构成，但也可如上述那样设为多层结构。第2绝缘性侧壁结构体例如可由栅侧壁绝缘膜6和第4栅侧壁绝缘膜7-2构成。栅侧壁绝缘膜6和第4栅侧壁绝缘膜7-2的组合起到作为偏移隔离体的作用。
第2绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第2绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可使第2导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第2绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第2导电性侧壁结构体可由单一层结构构成，也可如上所述设为多层结构。第2导电性侧壁结构体可由例如第2栅侧壁导电膜10-2和第4栅侧壁导电膜23-2构成。第2栅侧壁导电膜10-2可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第2栅侧壁导电膜10-2的厚度，即栅长度方向的尺寸不特别限定，但典型地，可为50nm。第2栅侧壁导电膜10-2的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。第4栅侧壁导电膜23-2可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第4栅侧壁导电膜23-2的厚度，即栅长度方向的尺寸不特别限定，可设为与源11-2的尺寸大致相同。第4栅侧壁导电膜23-2的宽度，即栅宽度方向的尺寸，可以与所述栅结构体的栅宽相同。
第2导电性侧壁结构体的电位只要不追随栅电位而追随源电位即可。第2导电性侧壁结构体的电位不必一定与源电位相同。但是，典型地，第1导电性侧壁结构体可构成为实质上取得与漏11-1相同的电位，因此，设为使第3导电性侧壁结构体与漏接触的构造。
如上所述，漏区可由漏11-1、第1延伸部分9-1以及第1袋形区8-1构成。漏11-1可由导入了杂质的硅构成。在该漏11-1形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，漏11-1可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。漏11-1的深度不特别限定，但典型地，可为200nm。
第1延伸部分9-1可由导入了杂质的硅构成。在该第1延伸部分9-1形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，第1延伸部分9-1可由导入了N型杂质的硅构成。杂质的浓度只要比漏11-1的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第1延伸部分9-1的深度不特别限定，只要比漏11-1的深度浅即可，但典型地可为50nm。第1延伸部分9-1的外侧端部由漏11-1的内侧端部限定。第1延伸部分9-1的内侧端部与栅结构体的第1侧壁大致平齐，优选该第1延伸部分9-1相对于栅5不较多地重叠和偏移。具体而言，优选第1延伸部分9-1的内侧端部对于栅结构体的第1侧壁以±10nm的误差对齐。
第1袋形区8-1可由导入了杂质的硅构成。在该第1袋形区8-1形成于P型阱4中的情况下，该杂质可由P型杂质构成。即，第1袋形区8-1可由导入了P型杂质的硅构成。杂质的浓度只要比第1延伸部分9-1的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第1袋形区8-1的厚度不特别限定，但典型地可为200nm。第1袋形区8-1的外侧端部由漏11-1的内侧端部限定。第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧且比栅结构体的第1侧壁更靠内侧的位置，但不必一定如此。
源区可以是与漏区相同的结构，也可为不同的结构。如上所述，对本发明的晶体管而言，抑制栅与漏之间的带间隧道电流是非常重要的。因此，在源区当没有这样的要求时，不必一定设为与所述漏相同的结构。例如，源区可由公知的结构构成。或者，源区可以是与所述漏类似的结构，即，层结构相同，但各层厚和杂质浓度等不同。但是，通过将源区设为与漏区相同的结构，易于减少晶体管制造工序的数目。以下，对于源区与漏区为相同结构的情况进行说明。
如上所述，源区可由源11-2、第2延伸部分9-2以及第2袋形区8-2构成。源11-2可由导入了杂质的硅构成。在该源11-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，源11-2可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。源11-2的深度不特别限定，但典型地，可为200nm。
第2延伸部分9-2可由导入了杂质的硅构成。在该第2延伸部分9-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，第2延伸部分9-2可由导入了N型杂质的硅构成。杂质的浓度只要比源11-2的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第2延伸部分9-2的深度不特别限定，只要比源11-2的深度浅即可，但典型地可为50nm。第2延伸部分9-2的外侧端部由源11-2的内侧端部限定。第2延伸部分9-2的内侧端部与栅结构体的第2侧壁大致平齐，优选该第2延伸部分9-2相对于栅5不较多地重叠和偏移。具体而言，优选第2延伸部分9-2的内侧端部相对于栅结构体的第2侧壁以±10nm的误差对齐。
第2袋形区8-2可由导入了杂质的硅构成。在该第2袋形区8-2形成于P型阱4中的情况下，该杂质可由P型杂质构成。即，第2袋形区8-2可由导入了P型杂质的硅构成。杂质的浓度只要比第2延伸部分9-2的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第2袋形区8-2的厚度不特别限定，但典型地可为200nm。第2袋形区8-2的外侧端部由源11-2的内侧端部限定。第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧且比栅结构体的第2侧壁更靠内侧的位置，但不必一定如此。
形成在硅衬底1中的P型阱4可由导入了P型杂质的硅构成。浓度不特别限定，但典型地可为5E17[l/cm3]
(效果)
由于栅-漏之间的电场在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含实质上取得与漏相同的电位的第1导电性侧壁结构体，因此不发生上述的急剧的能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁平齐，或者可稍微重叠或偏置。该重叠或偏置的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏置。但是，所述第1侧壁结构体包含实质上取得与漏相同的电位的第1导电性侧壁结构体，因此，当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不会发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含实质上取得与漏相同电位的第1导电性侧壁结构体的所述第1侧壁结构体可以在不降低晶体管的驱动能力的情况下，抑制带间隧道电流。
(制造方法)
图15至图19是表示本发明的第2实施方式的晶体管的一系列制造工序的部分垂直剖面图。对于图13和图14中示出的晶体管的制造方法，以下参照附图，进行说明。
如图15(a)所示，通过对硅衬底1的表面进行氧化，在该表面上形成膜厚10nm的衬垫氧化膜51。
如图15(b)所示，在衬垫氧化膜51上通过公知的沉积方法来堆积氮化膜，通过公知的方法对该氮化膜进行构图，从而在衬垫氧化膜51上选择性地形成氮化膜图案52。
如图15(c)所示，把氮化膜图案52用作为掩模，通过进行公知的LOCOS氧化(Local Oxidation Of Silicon，硅局部氧化)，在硅衬底1的表面上选择性地形成场氧化膜2。
如图15(d)所示，通过公知的干蚀法来去除氮化膜图案52和衬垫氧化膜51，使得未被场氧化膜2覆盖的硅衬底1的表面露出。
如图16(a)所示，通过对硅衬底1的露出表面进行热氧化，在该露出表面上形成膜厚2nm的栅氧化膜3。
如图16(b)所示，通过公知的光刻技术，形成覆盖场氧化膜2并且在栅氧化膜3上有窗口的抗蚀剂图案53。
如图16(c)所示，将抗蚀剂图案53用作为掩模，通过选择性地进行离子注入，从而在硅衬底1的上部区域选择性地形成P型阱4。该离子注入可在以下条件下进行，即从与衬底面垂直的方向、使用BF2作为P型离子种源、加速能量80KeV、剂量5E12[l/cm2]。离子种源BF2贯穿栅氧化膜3射入硅衬底1的上部区域。在该情况下，P型阱4的深度为200nm。
如图16(d)所示，通过公知的方法去除该抗蚀剂图案53。
如图17(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在栅氧化膜3上以及场氧化膜2上连续堆积膜厚1500的多晶硅膜54。
如图17(b)所示，通过公知的光刻技术，形成覆盖多晶硅膜54并且在栅氧化膜3上方有窗口的抗蚀剂图案55。将该抗蚀剂图案55用作为掩模，作为N型离子种源将P(磷)选择性地离子注入到多晶硅膜54中。该离子注入从与衬底面垂直的方向、在加速能量15KeV、剂量2E15[l/cm2]的条件下进行。其结果，向栅氧化膜3上延伸的多晶硅膜54中导入了N型杂质。
如图17(c)所示，去除该抗蚀剂图案55，之后，通过光刻技术，在多晶硅膜54上形成新的抗蚀剂图案。然后，将该新的抗蚀剂图案用作为掩模，通过对多晶硅膜54进行构图，在栅氧化膜3上选择性地形成由导入了杂质的多晶硅形成的栅5。多晶硅膜54的构图可使用干蚀法来进行。栅的长度和宽度如上所述。具体而言，栅长无需特别限定，但典型地可为100nm。此外，栅宽无需特别限定。
如图17(d)所示，通过公知的热CVD(Thermal Chemicai VaporDeposition，热化学汽相沉积)法，在栅5的上表面、侧壁以及栅绝缘膜3上和场氧化膜2上形成膜厚70nm的氧化膜56。
如图18(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在氧化膜56上堆积膜厚10nm的氮化膜。然后，通过干蚀法，对氮化膜和氧化膜56进行蚀刻，仅留下栅5的上表面和侧壁，由此选择性地形成仅在栅5的上表面以及侧壁上延伸的栅侧壁绝缘膜6和仅在栅5的侧壁上延伸的第3和第4栅侧壁绝缘膜7-1、7-2。在此，位于栅5的侧壁的栅侧壁绝缘膜6和第3和第4栅侧壁绝缘膜7-1、7-2的组合实现了侧壁隔离体的作用。
如图18(b)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案57。在此，使抗蚀剂图案57的端部和侧壁隔离体之间的距离为0.5μm。然后，把该抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2用作为掩模，从相对于衬底面倾斜的方向，作为P型离子种源将BF2(二氟化硼)选择性地离子注入到P型阱4中。该离子注入具体而言，是在旋转硅衬底1的同时，相对于衬底面呈30度的倾斜角度、在加速能量80KeV、剂量2E13[l/cm2]的条件下进行的。其结果，在P型阱4上，选择性地形成了底部深度为200nm且杂质浓度为1E18[l/cm3]的第1和第2袋形区8-1、8-2。在该阶段中，不进行用于离子注入的杂质的活性化的热处理。第1和第2袋形区8-1、8-2在与栅绝缘膜3隔离开的深区域中，从场氧化膜2向内侧延伸。第1和第2袋形区8-1、8-2的内侧端部通过离子的倾斜射入而形成，因此位于比第3和第4栅侧壁绝缘膜7-1、7-2更靠内侧的位置。
如图18(c)所示，再次使用所述的抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2作为掩模，从相对于衬底面垂直的方向，作为N型离子种源将As(砷)选择性地离子注入到P型阱4中。该离子注入具体而言，可从相对于衬底面垂直的方向、在加速能量5KeV、剂量1E15[l/cm2]的条件下进行。其结果，在P型阱4中，选择性地形成了底部深度为50nm且杂质浓度为2E20[l/cm3]的第1和第2延伸部分9-1、9-2。第1和第2延伸部分9-1、9-2在第1和第2袋形区8-1、8-2上、且在栅氧化膜3下延伸。第1和第2延伸部分9-1、9-2通过离子的垂直方向上的射入而形成，因此第1和第2延伸部分9-1、9-2的内侧端部与栅5大致自对齐。具体而言，第1和第2延伸部分9-1、9-2的内侧端部与栅5以±10nm的误差对齐。换言之，第1和第2延伸部分9-1、9-2的内侧端部与栅5自对齐，或者以10nm以内的量重叠，或者以10nm以内的量偏移。在该阶段中，不进行用于离子注入的杂质的活性化的热处理。然后，通过公知的方法去除抗蚀剂图案57。
如图18(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在场氧化膜2、栅绝缘膜3、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2上堆积膜厚50nm的多晶硅膜。然后，通过干蚀法，选择性地去除该多晶硅膜，仅留下位于栅5的侧壁且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接的部分，而且，通过过蚀，形成第1和第2栅侧壁导电膜10-1、10-2。该第1和第2栅侧壁导电膜10-1、10-2在栅氧化膜3上且位于栅5的侧壁近旁，并且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接。该第1和第2栅侧壁导电膜10-1、10-2的栅长度方向上的尺寸为50nm。该第1和第2栅侧壁导电膜10-1、10-2的上表面的高度与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的高度几乎相同。该第1和第2栅侧壁导电膜10-1、10-2在该时刻由未导入杂质的多晶硅形成。
如图19(a)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案58。然后，使用该抗蚀剂图案58、栅5、栅侧壁绝缘膜6、第3和第4栅侧壁绝缘膜7-1、7-2以及第1和第2栅侧壁导电膜10-1、10-2作为掩模，作为N型离子种源将P(磷)选择性地离子注入到栅5、第1和第2栅侧壁导电膜10-1、10-2、第1和第2延伸部分9-1、9-2以及第1和第2袋形区8-1、8-2中。该离子注入具体而言，可从相对于衬底面垂直的方向、在加速能量20KeV、剂量5E15[l/cm2]的条件下进行。其结果，形成由导入了杂质的多晶硅构成的栅5和由导入了杂质的多晶硅构成的第1和第2栅侧壁导电膜10-1、10-2，并且在P型阱4中，选择性地形成了漏11-1和源11-2。
N型杂质不到达第1和第2栅侧壁导电膜10-1、10-2的底部，因此第1和第2栅侧壁导电膜10-1、10-2的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。而且，N型杂质不到达栅5的底部，因此栅5的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。
漏11-1和源11-2的外侧端部由场氧化膜2限定。漏11-1的内侧端部与第1延伸部分9-1的外侧端部及第1袋形区8-1的外侧端部边界相接。源11-2的内侧端部与第2延伸部分9-2的外侧端部及第2袋形区8-2的外侧端部边界相接。如上所述，漏11-1和源11-2的杂质浓度比第1和第2延伸部分9-1、9-2的杂质浓度高。而且，漏11-1和源11-2是在导入了P型杂质的第1和第2袋形区8-1、8-2的外侧区域以及导入了N型杂质的第1和第2延伸部分9-1、9-2的外侧区域中选择性地导入N型杂质而形成的，因此，漏11-1和源11-2成为在上部区域浓度高，在下部区域浓度低。
然后，为了使在所述的离子注入工序中导入的离子，即在第1和第2袋形区8-1、8-2中导入的P型杂质以及在栅5、第1和第2延伸部分9-1、9-2、第1和第2栅侧壁导电膜10-1、10-2、漏11-1和源11-2中导入的N型杂质活性化，进行热处理。该热处理可通过RTA(Rapid Thermal Anneal，快速热退火)来进行。具体而言，RTA在1000℃的温度下进行10秒。
如图19(b)所示，在该离子注入后，通过公知的方法去除抗蚀剂图案58。
如图19(c)所示，通过公知的蚀刻法，选择性地去除与漏11-1和源11-2的上表面相接的栅氧化膜3，从而使得漏11-1和源11-2的上表面露出。
如图19(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在场氧化膜2、漏11-1和源11-2的露出上表面、第1和第2栅侧壁导电膜10-1、10-2的上表面和侧面、第3和第4栅侧壁绝缘膜7-1、7-2的上表面以及栅侧壁绝缘膜6的上表面上堆积多晶硅膜。然后，通过干蚀法，选择性地去除该多晶硅膜，仅留下与第1和第2栅侧壁导电膜10-1、10-2的侧壁相接且与漏11-1和源11-2的上表面相接的部分，从而形成第3和第4栅侧壁导电膜23-1、23-2。该第3和第4栅侧壁导电膜23-1、23-2在第1和第2栅侧壁导电膜10-1、10-2的侧壁以及漏11-1和源11-2的上表面上延伸。该第3和第4栅侧壁导电膜23-1、23-2的栅长度方向上的尺寸与漏11-1和源11-2的长度方向上的尺寸实质相同。该第3和第4栅侧壁导电膜23-1、23-2的上表面的高度与栅侧壁绝缘膜6、第3和第4栅侧壁绝缘膜7-1、7-2以及第1和第2栅侧壁导电膜10-1、10-2的上表面高度大致相同。然后，根据需要，可在栅5中、第1和第2栅侧壁导电膜10-1、10-2中以及该第3和第4栅侧壁导电膜23-1、23-2中，作为N型离子种源，离子注入P(磷)，来形成导入了N型杂质的第3和第4栅侧壁导电膜23-1、23-2。
上述制造工序所得到的第1侧壁结构体由与栅结构体的第1侧壁相接的第1绝缘性侧壁结构体以及第1导电性侧壁结构体构成，该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与栅结构体分隔开且电绝缘，并且与漏11-1的上表面相接。
该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的漏区的一部分相接，从而具有与构成该漏区的漏11-1以及第1延伸部分9-1实质上相同的电位，即与漏实质上相同的电位。该第1导电性侧壁结构体还包括第1栅侧壁导电膜10-1和第3栅侧壁导电膜23-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔且电绝缘，而且，与第3栅侧壁导电膜23-1的内侧端部相接。另一方面，第3栅侧壁导电膜23-1通过第1栅侧壁导电膜10-1和该第1绝缘性侧壁结构体，与栅结构体分隔开且电绝缘，并且与漏11-1的上部相接。
所述第2侧壁结构体包含：与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体；以及第2导电性侧壁结构体，该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且与源11-2的上部相接。
该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与该栅结构体电绝缘，并且与所述的源区的一部分相接，从而具有与构成该源区的源11-2以及第2延伸部分9-2实质上相同的电位，即与源实质上相同的电位。该第2导电性侧壁结构体还具有第2栅侧壁导电膜10-2和第4栅侧壁导电膜23-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔开且电绝缘，而且，与第4栅侧壁导电膜23-2的内侧端部相接。另一方面，第4栅侧壁导电膜23-2通过第2栅侧壁导电膜10-2和该第2绝缘性侧壁结构体，与栅结构体分隔开且电绝缘，并且与源11-2的上部相接。
此外，所述杂质的导电类型、各膜的膜厚以及杂质浓度的记载只不过是一个例子，不必限定于该记载事项。而且，与上述的实施方式相同，也可在SSRW(Super Steep Retrograde Well，超陡后退阱)中形成所述场效应型晶体管。此外，也可在SOI衬底上、SOS衬底上或者SOQ衬底上形成所述场效应型晶体管。
(第3实施方式)
本发明的第3实施方式提供场效应型晶体管。图20是表示本发明的第3实施方式的晶体管结构的部分垂直剖面图。图21是表示图20中所示的晶体管的栅附近的电场的部分放大垂直剖面图。本实施方式与所述第1实施方式的主要不同点在于，包含在侧壁结构体中的导电性侧壁结构体与栅、漏和源电绝缘，并且与栅的电位相比，其电位更强地追随漏和源的电位。
(结构)
如图20所示，本发明的第3实施方式的场效应型晶体管设在硅衬底1上。具体而言，场氧化膜2选择性地设在硅衬底1上。该场氧化膜2限定了硅衬底1上的活性区域。在该活性区域中，设有P型阱4。该场效应型晶体管设在该P型阱4中。该场效应型晶体管包含：栅绝缘膜3；设在该栅绝缘膜3上的栅结构体；设在该栅结构体的两侧壁上的第1和第2侧壁结构体；源区；漏区；以及在该源区和漏区之间限定的沟道区。
该漏区可包含：漏11-1；位于该漏11-1的内侧且在栅绝缘膜3的正下方延伸的第1延伸部分9-1；位于该漏11-1的内侧且在该第1延伸部分9-1的正下方延伸的第1袋形区8-1；以及位于该漏11-1的正上方且在栅绝缘膜3的外侧延伸的第3硅化物层14-1。漏11-1的外侧端部由场氧化膜2限定。漏11-1的内侧端部与第1延伸部分9-1的外侧端部和第1袋形区8-1的外侧端部相接。第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧的位置。漏11-1与第1延伸部分9-1及第1袋形区8-1之间的边界位于比第1侧壁结构体的外侧端部稍靠内侧的位置。漏11-1的上部内侧区域位于栅绝缘膜3的侧部正下方。第3硅化物层14-1的内侧端部由栅绝缘膜3的外侧端部限定。第3硅化物层14-1的底部位于比栅绝缘膜3的底面靠下的位置，第3硅化物层14-1的上部位于比栅绝缘膜3的上表面靠上的位置。第3硅化物层14-1的上部区域的内侧端部与第1侧壁结构体的下部区域的外侧端部相接。构成该漏区的漏11-1、第1延伸部分9-1和第3硅化物层14-1具有实质相同的电位、即漏电位。
该源区可包含：源11-2；位于该源11-2的内侧且在栅绝缘膜3的正下方延伸的第2延伸部分9-2；位于该源11-2的内侧且在该第2延伸部分9-2的正下方延伸的第2袋形区8-2；以及位于该源11-2的正上方且在栅绝缘膜3的外侧延伸的第4硅化物层14-2。源11-2的外侧端部由场氧化膜2限定。源11-2的内侧端部与第2延伸部分9-2的外侧端部和第2袋形区8-2的外侧端部相接。第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧的位置。源11-2和第2延伸部分9-2以及第2袋形区8-2之间的边界位于比第2侧壁结构体的外侧端部稍靠内侧的位置。源11-2的上部内侧区域位于栅绝缘膜3的侧部正下方。第4硅化物层14-2的内侧端部由栅绝缘膜3的外侧端部限定。第4硅化物层14-2的底部位于比栅绝缘膜3的底面靠下的位置，第4硅化物层14-2的上部位于比栅绝缘膜3的上表面靠上的位置。第4硅化物层14-2的上部区域的内侧端部与第2侧壁结构体的下部区域的外侧端部相接。构成该源区的源11-2、第2延伸部分9-2和第4硅化物层14-2具有实质相同的电位、即源电位。
所述栅结构体可包括：在栅绝缘膜3上延伸的栅5；以及在该栅5上延伸的第5硅化物层15。构成该栅结构体的栅5和第5硅化物层15具有实质上相同的电位、即栅电位。
所述第1侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3，在该第1侧壁结构体下方，也可以延伸不同于栅绝缘膜3的绝缘体。该不同于栅绝缘膜3的绝缘体可在栅5的第1侧壁近旁区域的下方延伸，与栅5重叠。即，第1侧壁结构体设在第1绝缘性层结构体上即可。在此，该第1绝缘性层结构体可由栅5的外侧延伸的栅绝缘膜3的一部分构成，或者可以替代这些而由不同于栅绝缘膜3的绝缘体构成，或者，也可以通过这些的组合构成。通过该组合构成的情况下，可以为多层结构，或者在接近栅5的区域中延伸栅绝缘膜3，可在远离栅5的区域设置不同于栅绝缘膜3的绝缘膜。以下，以栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸，所述第1侧壁结构体设在栅绝缘膜3上的情况为典型例子进行说明，但如上所述，无需一定限于该结构。
该第1侧壁结构体可包含：与栅结构体的第1侧壁相接的第1绝缘性侧壁结构体；与第3硅化物层14-1的上部区域的内侧端部相接的第3绝缘性侧壁结构体；以及第1导电性侧壁结构体，其通过该第1绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且通过该第3绝缘性侧壁结构体而与该第3硅化物层14-1分隔开并电绝缘。即，该第1导电性侧壁结构体与栅结构体和漏区电绝缘，是电浮动的。
该第1绝缘性侧壁结构体在栅5和该第1导电性侧壁结构体之间，提供第1电容C1。栅绝缘膜3在该第1导电性侧壁结构体和第1延伸部分9-1以及漏11-1之间，提供第2电容C2。该第3绝缘性侧壁结构体在该第1导电性侧壁结构体和第3硅化物层14-1之间，提供第3电容C3。在此，第1电容C1的倒数比第2电容C2的倒数大。而且，第1电容C1的倒数比第3电容C3的倒数大。根据该关系，该第1导电性侧壁结构体的电位和栅结构体的电位不同，而且与漏区的电位也不同，与栅结构体的电位相比更强地追随于漏区的电位。电容C的倒数由电介体的膜厚除以该电介体的介电常数ε与面积S之积的值来给出。即，1/C＝T/(εS)的关系成立。因此，一般地，可以构成为该第1绝缘性侧壁结构体的厚度，即栅结构体和该第1导电性侧壁结构体之间的距离大于栅绝缘膜3的膜厚。而且，可以构成为该第1绝缘性侧壁结构体的厚度，即栅结构体和该第1导电性侧壁结构体之间的距离大于该第3绝缘性侧壁结构体的厚度，即该第3硅化物层14-1和该第1导电性侧壁结构体之间的距离。总之，如果满足所述关系，即第1电容C1的倒数比第2电容C2的倒数大，且比第3电容C3的倒数大，则该第1导电性侧壁结构体的电位虽然不同于栅结构体的电位，且不同于漏区的电位，但是与栅结构体的电位相比，更强地追随于漏区的电位。
该第1导电性侧壁结构体还可包括第1栅侧壁导电膜10-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔开且电绝缘，而且，与该第3绝缘性侧壁结构体相接，并且通过该第3绝缘性侧壁结构体而与第3硅化物层14-1分隔开并电绝缘。
该第1绝缘性侧壁结构体可包含第1栅侧壁绝缘膜6-1以及第3栅侧壁绝缘膜7-1。该第1栅侧壁绝缘膜6-1在栅绝缘膜3上延伸，并且与该栅结构体的第1侧壁相接。该第1栅侧壁绝缘膜6-1还具有与第1栅侧壁导电膜10-1的内侧底部相接的外侧底部。该第3栅侧壁绝缘膜7-1通过该第1栅侧壁绝缘膜6-1与该栅结构体分隔，并且与第1栅侧壁导电膜10-1的内侧侧部相接。该第1栅侧壁绝缘膜6-1和该第3栅侧壁绝缘膜7-1的组合将该第1导电性侧壁结构体与该栅结构体分隔开且电绝缘。
该第3绝缘性侧壁结构体可包含第5栅侧壁绝缘膜24-1。该第5栅侧壁绝缘膜24-1在该第1栅侧壁绝缘膜6-1和该第3栅侧壁绝缘膜7-1的组合的上部以及该第1导电性侧壁结构体的上部和外侧侧壁上延伸。第5栅侧壁绝缘膜24-1将该第1导电性侧壁结构体从该漏区分隔开并电绝缘。
所述第2侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3，在该第2侧壁结构体下方，延伸不同于栅绝缘膜3的绝缘体。可使该不同于栅绝缘膜3的绝缘体在栅5的第2侧壁近旁区域的下方延伸，与栅5重叠。即，第2侧壁结构体设在第2绝缘性层结构体上即可。在此，该第2绝缘性层结构体可由栅5的外侧延伸的栅绝缘膜3的一部分构成，或者可以替代这些而由不同于栅绝缘膜3的绝缘体构成，或者，也可以通过这些的组合构成。通过该组合构成的情况下，可以为多层结构，或者使栅绝缘膜3在接近栅5的区域延伸，在远离栅5的区域设置与栅绝缘膜3不同的绝缘膜。以下，以栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸，所述第2侧壁结构体设在栅绝缘膜3上的情况为典型例子进行说明，但如上所述，无需限定于该结构。
该第2侧壁结构体可包含：与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体；与第4硅化物层14-2的上部区域的内侧端部相接的第4绝缘性侧壁结构体；以及第2导电性侧壁结构体，该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且通过该第4绝缘性侧壁结构体而与该第4硅化物层14-2分隔开并电绝缘。即，该第2导电性侧壁结构体与栅结构体和漏区电绝缘，是电浮动的。
该第2绝缘性侧壁结构体在栅5和该第2导电性侧壁结构体之间提供第1电容C1。栅绝缘膜3在该第2导电性侧壁结构体和第2延伸部分9-2以及源11-2之间提供第2电容C2。该第3绝缘性侧壁结构体在该第2导电性侧壁结构体和该第4硅化物层14-2之间提供第3电容C3。在此，第1电容C1的倒数比第2电容C2的倒数大。而且，第1电容C1的倒数比第3电容C3的倒数大。根据该关系，该第2导电性侧壁结构体的电位和栅结构体的电位不同，而且与源区的电位也不同，但与栅结构体的电位相比更强地追随于源区的电位。电容C的倒数由电介体的膜厚除以该电介体的介电常数ε与面积S之积的值来给出。即，1/C＝T/(εS)的关系成立。因此，一般地可以构成为该第2绝缘性侧壁结构体的厚度，即栅结构体和该第2导电性侧壁结构体之间的距离大于栅绝缘膜3的膜厚。而且，可以构成为该第2绝缘性侧壁结构体的厚度，即栅结构体和该第2导电性侧壁结构体之间的距离大于该第4绝缘性侧壁结构体的厚度，即该第4硅化物层14-2和该第2导电性侧壁结构体之间的距离。总之，如果满足所述关系，即第1电容C1的倒数比第2电容C2的倒数大，且比第3电容C3的倒数大，则该第2导电性侧壁结构体的电位与栅结构体的电位不同，且与漏区的电位也不同，与栅结构体的电位相比，更强地追随于漏区的电位。
该第2导电性侧壁结构体还可包括第2栅侧壁导电膜10-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔开且电绝缘，而且，与该第4绝缘性侧壁结构体相接，并且通过该第4绝缘性侧壁结构体而与第4硅化物层14-2分隔开并电绝缘。
该第2绝缘性侧壁结构体可包含第2栅侧壁绝缘膜6-2以及第4栅侧壁绝缘膜7-2。该第2栅侧壁绝缘膜6-2在栅绝缘膜3上延伸，并且与该栅结构体的第2侧壁相接。该第2栅侧壁绝缘膜6-2还具有与第2栅侧壁导电膜10-2的内侧底部相接的外侧底部。该第4栅侧壁绝缘膜7-2通过该第2栅侧壁绝缘膜6-2与该栅结构体分隔，并且与第2栅侧壁导电膜10-2的内侧侧部相接。该第2栅侧壁绝缘膜6-2和该第4栅侧壁绝缘膜7-2的组合将该第2导电性侧壁结构体与该栅结构体分隔开且电绝缘。
该第4绝缘性侧壁结构体可包含第6栅侧壁绝缘膜24-2。该第6栅侧壁绝缘膜24-2在该第2栅侧壁绝缘膜6-2和该第4栅侧壁绝缘膜7-2的组合的上部以及该第1导电性侧壁结构体的上部和外侧侧壁延伸。第6栅侧壁绝缘膜24-2将该第2导电性侧壁结构体从该漏区分隔开并电绝缘。
图21是表示图20中所示的晶体管的栅附近的电场的部分放大垂直剖面图。在此，表示分别取源为0V、栅为0V、漏为1.5V的电位的情况下的栅附近的电场。如上所述，该第1导电性侧壁结构体的电位与栅结构体的电位不同，且与漏区的电位也不同，但与栅结构体的电位相比，更强地追随于漏区的电位。具体而言，第1栅侧壁导电膜10-1与栅电位0V相比，更强地追随于漏电位1.5V，因此例如存在取1.0V电位的可能性。因此，即使由第1栅侧壁导电膜10-1构成的第1导电性侧壁结构体是电浮动的，如图21所示，也不仅产生从第1延伸部分9-1经由栅绝缘膜3向栅5的电场，而且产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体第1侧面的电场。而且，产生从第1延伸部分9-1和第3硅化物层14-1向第1栅侧壁导电膜10-1的电场。即，通过产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体第1侧面的电场，从而缓和从第1延伸部分9-1经由栅绝缘膜3向栅5的电场的集中。换言之，包含第1导电性侧壁结构体的第1侧壁结构体的存在缓和了栅-漏之间的电场集中。
由于栅-漏之间的电场集中在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含实质上取得与漏相同电位的第1导电性侧壁结构体，因此不发生上述的急剧的能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁平齐，或者可稍微重叠或偏移。该重叠或偏移的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏移。但是，所述第1侧壁结构体包含与栅电位相比取更接近漏电位的电位的第1导电性侧壁结构体，因此当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不会发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含取与栅电位相比更接近漏电位的电位的第1导电性侧壁结构体的所述第1侧壁结构体可以在不降低晶体管的驱动能力的情况下，抑制带间隧道电流。
以下，具体地说明所述结构的实现方法。
所述栅结构体可包含栅5和第5硅化物层15，但并不限于该结构。所述栅结构体只要是可实现作为栅的作用的结构即可。当所述栅结构体由栅5和第5硅化物层15构成的情况下，典型地，可如以下这样构成。栅5可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但典型地，可为2E20[l/cm3]。多晶硅膜的厚度不特别限定，但典型地，可为150nm。栅长不特别限定，但典型地，可为130nm。栅宽不特别限定。第5硅化物层15可通过金属硅化反应而形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。当在多晶硅层上形成硅化钴层时，其膜厚不特别限定，但例如可为150nm。第5硅化物层15的栅长度方向及栅宽度方向的尺寸与栅5的尺寸相同。
所述栅绝缘膜3可由绝缘体构成，并不限定于特定的物质，但例如，可由SiON(氮氧化硅)构成。栅绝缘膜3的膜厚并不特别限定，但例如可为20。
第1侧壁结构体由第1绝缘性侧壁结构体、第3绝缘性侧壁结构体和第1导电性侧壁结构体构成。
第1绝缘性侧壁结构体的膜结构不特别限定，只要是将第1导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第1绝缘性侧壁结构体可由单一层结构构成，但也可如上述那样设为多层结构。第1绝缘性侧壁结构体例如可由第1栅侧壁绝缘膜6-1和第3栅侧壁绝缘膜7-1构成。第1栅侧壁绝缘膜6-1和第3栅侧壁绝缘膜7-1的组合起到作为偏置隔离体的作用。第1绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第1绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可将第1导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第1绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第3绝缘性侧壁结构体的膜结构不特别限定，只要是将第1导电性侧壁结构体与漏区，具体而言与第3硅化物层14-1分隔开且电绝缘的结构即可。第3绝缘性侧壁结构体可通过多层结构构成，但也可如上述那样设为单一层结构。第3绝缘性侧壁结构体例如可由第5栅侧壁绝缘膜24-1构成。第3绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物或硅氧化物构成。第3绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可将第1导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但优选构成为比所述第1绝缘性侧壁结构体的膜厚薄。而且，第3绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第1导电性侧壁结构体可通过多层结构构成，也可如上述那样设为单一层结构。第1导电性侧壁结构体可由例如第1栅侧壁导电膜10-1构成。第1栅侧壁导电膜10-1可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第1栅侧壁导电膜10-1的厚度，即栅长度方向的尺寸不特别限定，但典型地，可为50nm。第1栅侧壁导电膜10-1的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。
第1导电性侧壁结构体的电位只要不追随栅电位、而追随漏电位即可。第1导电性侧壁结构体的电位不必与漏电位相同。然而，第1导电性侧壁结构体可构成为与栅电位相比取得更接近漏电位的电位，因此，使第1绝缘性侧壁结构体和第3绝缘性侧壁结构体构成为满足上述关系，即第1电容C1的倒数比第3电容C3的倒数大。
第2侧壁结构体可以是与所述第1侧壁结构体相同的结构，也可为不同的结构。如上所述，对本发明的晶体管而言，缓和栅与漏之间的电场集中是非常重要的。因此，只要是位于漏侧的第1侧壁结构体包含第1导电性侧壁结构体，而且该第1导电性侧壁结构体与栅和漏电绝缘且第1电容C1的倒数大于第3电容的倒数，从而该第1导电性侧壁结构体的电位与栅电位相比更强地追随于漏即可。因此，位于源侧的第2侧壁结构体当没有这样的要求时，不必一定设为与所述第1导电性侧壁结构体相同的结构。例如，第2侧壁结构体可由公知的侧壁结构体构成。或者，第2侧壁结构体可以是与所述第1侧壁结构体类似的结构，即，层结构相同，但各膜厚和物质等不同的结构。但是，通过将第2侧壁结构体设为与第1侧壁结构体相同的结构，易于降低晶体管制造工序的数目。以下，对于第2侧壁结构体为与第1侧壁结构体相同的结构的情况进行说明。
第2侧壁结构体由第2绝缘性侧壁结构体、第4绝缘性侧壁结构体以及第2导电性侧壁结构体构成。
第2绝缘性侧壁结构体的膜结构不特别限定，只要是使第2导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第2绝缘性侧壁结构体可由单一层结构构成，但也可如上述那样设为多层结构。第2绝缘性侧壁结构体例如可由第2栅侧壁绝缘膜6-2和第4栅侧壁绝缘膜7-2构成。第2栅侧壁绝缘膜6-2和第4栅侧壁绝缘膜7-2的组合起到作为偏置隔离体的作用。第2绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第2绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可使第2导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第2绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第4绝缘性侧壁结构体的膜结构不特别限定，只要是将第2导电性侧壁结构体与源区，具体而言与第4硅化物层14-2分隔开且电绝缘的结构即可。第4绝缘性侧壁结构体可通过多层结构构成，但也可如上述那样设为单一层结构。第4绝缘性侧壁结构体例如可由第6栅侧壁绝缘膜24-2构成。第4绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物或硅氧化物构成。第4绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可使第2导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但优选构成为比所述第2绝缘性侧壁结构体的膜厚薄。而且，第4绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第2导电性侧壁结构体可通过多层结构构成，也可如上述那样设为单一层结构。第2导电性侧壁结构体可由例如第2栅侧壁导电膜10-2构成。第2栅侧壁导电膜10-2可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第2栅侧壁导电膜10-2的厚度，即栅长度方向的尺寸不特别限定，但典型地，可为50nm。第2栅侧壁导电膜10-2的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。
第2导电性侧壁结构体的电位只要不追随栅电位、而追随源电位即可。第2导电性侧壁结构体的电位不必与源电位相同。然而，第2导电性侧壁结构体可构成为与栅电位相比取得更接近源电位的电位，因此，使第2绝缘性侧壁结构体和第3绝缘性侧壁结构体构成为满足上述关系，即第1电容C1的倒数比第3电容C3的倒数大。
如上所述，漏区可由漏11-1、第1延伸部分9-1、第1袋形区8-1、以及第3硅化物层14-1构成。漏11-1可由导入了杂质的硅构成。在该漏11-1形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，漏11-1可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。漏11-1的深度不特别限定，但典型地，可为200nm。形成在漏11-1上的第3硅化物层14-1可通过金属硅化反应而形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。因为第3硅化物层14-1的上部内侧侧部需要与第5栅侧壁绝缘膜24-1的下部外侧侧部相接，因此需要把第3硅化物层14-1的厚度确定为使第3硅化物层14-1的上部区域成为比栅绝缘膜3高的高度。第3硅化物层14-1的膜厚例如可为100nm。
第1延伸部分9-1可由导入了杂质的硅构成。在该第1延伸部分9-1形成于P型阱中的情况下，该杂质可由N型杂质构成。即，第1延伸部分9-1可由导入了N型杂质的硅构成。杂质的浓度只要比漏11-1的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第1延伸部分9-1的深度不特别限定，只要比漏11-1的深度浅即可，但典型地可为50nm。第1延伸部分9-1的外侧端部由漏11-1的内侧端部限定。第1延伸部分9-1的内侧端部与栅结构体的第1侧壁大致平齐，优选该第1延伸部分9-1相对于栅5不较多地重叠和偏移。具体而言，优选第1延伸部分9-1的内侧端部相对于栅结构体的第1侧壁以±10nm的误差对齐。
第1袋形区8-1可由导入了杂质的硅构成。在该第1袋形区8-1形成于P型阱中的情况下，该杂质可由P型杂质构成。即，第1袋形区8-1可由导入了P型杂质的硅构成。杂质的浓度只要比第1延伸部分9-1的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第1袋形区8-1的厚度不特别限定，但典型地可为200nm。第1袋形区8-1的外侧端部由漏11-1的内侧端部限定。第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧且比栅结构体的第1侧壁更靠内侧的位置，但不必一定如此。
源区可以是与漏区相同的结构，也可为不同的结构。如上所述，对本发明的晶体管而言，抑制栅与漏之间的带间隧道电流是非常重要的。因此，在源区当没有这样的要求时，不必一定设为与所述漏区相同的结构。例如，源区可由公知的结构构成。或者，源区可以是与所述漏类似的结构，即，层结构相同，但各层厚和杂质浓度等为不同的结构。但是，通过将源区设为与漏区相同的结构，易于降低晶体管制造工序的数目。以下，对于源区为与漏区相同的结构的情况进行说明。
如上所述，源区可由源11-2、第2延伸部分9-2、第2袋形区8-2、以及第4硅化物层14-2构成。源11-2可由导入了杂质的硅构成。在该源11-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，源11-2可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。源11-2的深度不特别限定，但典型地，可为200nm。形成在源11-2上的第4硅化物层14-2可通过金属硅化反应而形成。作为与多晶硅膜的硅原子进行硅化反应的金属，典型地，可为高熔点金属，例如，为Co(钴)。因为第4硅化物层14-2的上部内侧侧部需要与第2导电性侧壁结构体的下部外侧侧部相接，因此需要把第4硅化物层14-2的厚度确定为使得第4硅化物层14-2的上部区域成为比栅绝缘膜3高的高度。第4硅化物层14-2的膜厚例如可为100nm。
第2延伸部分9-2可由导入了杂质的硅构成。在该第2延伸部分9-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，第2延伸部分9-2可由导入了N型杂质的硅构成。杂质的浓度只要比源11-2的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第2延伸部分9-2的深度不特别限定，只要比源11-2的深度浅即可，但典型地可为50nm。第2延伸部分9-2的外侧端部由源11-2的内侧端部限定。第2延伸部分9-2的内侧端部与栅结构体的第2侧壁大致平齐，优选该第2延伸部分9-2相对于栅5不较多地重叠和偏置。具体而言，优选第2延伸部分9-2的内侧端部相对于栅结构体的第2侧壁以±10nm的误差对齐。
第2袋形区8-2可由导入了杂质的硅构成。在该第2袋形区8-2形成于P型阱4中的情况下，该杂质可由P型杂质构成。即，第2袋形区8-2可由导入了P型杂质的硅构成。杂质的浓度只要比第2延伸部分9-2的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第2袋形区8-2的厚度不特别限定，但典型地可为200nm。第2袋形区8-2的外侧端部由源11-2的内侧端部限定。第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧且比栅结构体的第2侧壁更靠内侧的位置，但不必一定如此。
形成在硅衬底1中的P型阱4可由导入了P型杂质的硅构成。浓度不特别限定，但典型地可为5E17[l/cm3]
(效果)
由于栅-漏之间的电场在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含与栅电位相比更强地追随漏电位的第1导电性侧壁结构体，因此不会发生上述的急剧能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁平齐，或者可稍微重叠或偏置。该重叠或偏置的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏置。但是，所述第1侧壁结构体包含实质上取得与漏相同电位的第1导电性侧壁结构体，因此，当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不会发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含与栅电位相比更强地追随漏电位的第1导电性侧壁结构体的所述第1侧壁结构体可以在不降低晶体管的驱动能力的情况下，抑制带间隧道电流。
(制造方法)
图22至图28是表示本发明的第3实施方式的晶体管的一系列制造工序的部分垂直剖面图。对于图20和图21中示出的晶体管的制造方法，以下参照附图，进行说明。
如图22(a)所示，通过对硅衬底1的表面进行氧化，在该表面上形成膜厚10nm的衬垫氧化膜51。
如图22(b)所示，在衬垫氧化膜51上通过公知的沉积方法来堆积氮化膜，利用公知的方法对该氮化膜进行构图，从而在衬垫氧化膜51上选择性地形成氮化膜图案52。
如图22(c)所示，把氮化膜图案52用作为掩模，通过进行公知的LOCOS氧化(Local Oxidation Of Silicon，硅局部氧化)，在硅衬底1的表面上选择性地形成场氧化膜2。
如图22(d)所示，通过公知的干蚀法来去除氮化膜图案52和衬垫氧化膜51，使得未被场氧化膜2覆盖的硅衬底1的表面露出。
如图23(a)所示，通过对硅衬底1的露出表面进行热氧化，在该露出表面上形成膜厚2nm的栅氧化膜3。
如图23(b)所示，通过公知的光刻技术，形成覆盖场氧化膜2并且在栅氧化膜3上有窗口的抗蚀剂图案53。
如图23(c)所示，将抗蚀剂图案53用作为掩模，通过选择性地进行离子注入，在硅衬底1的上部区域选择性地形成P型阱4。该离子注入可在以下条件下进行，即从与衬底面垂直的方向、使用BF2作为P型离子种源、加速能量80KeV、剂量5E12[l/cm2]。离子种源BF2贯穿栅氧化膜3射入硅衬底1的上部区域。在该情况下，P型阱4的深度为200nm。
如图23(d)所示，通过公知的方法去除该抗蚀剂图案53。
如图24(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在栅氧化膜3上以及场氧化膜2上连续堆积膜厚1500的多晶硅膜54。
如图24(b)所示，通过公知的光刻技术，形成覆盖多晶硅膜54的同时在栅氧化膜3上方有窗口的抗蚀剂图案55。将该抗蚀剂图案55用作为掩模，作为N型离子种源将P(磷)选择性地离子注入到多晶硅膜54中。该离子注入可从与衬底面垂直的方向，在加速能量15KeV、剂量2E15[l/cm2]的条件下进行。其结果，在栅氧化膜3上延伸的多晶硅膜中导入了N型杂质。
如图24(c)所示，去除该抗蚀剂图案55，之后，通过光刻技术，在多晶硅膜54上形成新的抗蚀剂图案。然后，将该新的抗蚀剂图案用作为掩模，对多晶硅膜54进行构图，从而在栅氧化膜3上选择性地形成由导入了杂质的多晶硅形成的栅5。多晶硅膜54的构图可使用干蚀法来进行。栅的长度和宽度如上所述。具体而言，栅长无需特别限定，但典型地可为100nm。此外，栅宽无需特别限定。
如图24(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在栅5的上表面以及侧壁、以及栅绝缘膜3上和场氧化膜2上形成膜厚70nm的氧化膜56。
如图25(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在氧化膜56上堆积膜厚10nm的氮化膜。然后，通过干蚀法，对氮化膜和氧化膜56进行蚀刻，仅留下栅5的上表面和侧壁，从而选择性地形成仅在栅5的上表面以及侧壁上延伸的栅侧壁绝缘膜6和仅在栅5的侧壁上延伸的第3和第4栅侧壁绝缘膜7-1、7-2。在此，位于栅5的侧壁上的栅侧壁绝缘膜6和第3和第4栅侧壁绝缘膜7-1、7-2的组合实现侧壁隔离体的作用。
如图25(b)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案57。在此，使抗蚀剂图案57的端部和侧壁隔离体之间的距离为0.5μm。然后，使用该抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2作为掩模，从相对于衬底面倾斜的方向，作为P型离子种源将BF2(二氟化硼)选择性地离子注入到P型阱4中。该离子注入具体而言，在旋转硅衬底1的同时，以与衬底面呈30度的倾斜角度、在加速能量80KeV、剂量2E13[l/cm2]的条件下进行。其结果，在P型阱4中，选择性地形成了底部深度为200nm且杂质浓度为1E18[l/cm3]的第1和第2袋形区8-1、8-2。在该阶段中，不进行用于离子注入的杂质的活性化的热处理。第1和第2袋形区8-1、8-2在离开栅绝缘膜3的深区域中，从场氧化膜2向内侧延伸。第1和第2袋形区8-1、8-2的内侧端部通过离子的倾斜射入而形成，因此位于比第3和第4栅侧壁绝缘膜7-1、7-2更靠内侧的位置。
如图25(c)所示，再次使用所述的抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2作为掩模，从相对于衬底面垂直的方向，作为N型离子种源将As(砷)选择性地离子注入到P型阱4中。该离子注入具体而言，从相对于衬底面垂直的方向、在加速能量5KeV、剂量1E15[l/cm2]的条件下进行。其结果，在P型阱4中，选择性地形成了底部深度为50nm且杂质浓度为2E20[l/cm3]的第1和第2延伸部分9-1、9-2。第1和第2延伸部分9-1、9-2在第1和第2袋形区8-1、8-2上，且在栅氧化膜3下延伸。第1和第2延伸部分9-1、9-2通过离子的垂直方向上的射入而形成，因此第1和第2延伸部分9-1、9-2的内侧端部与栅5大致自对齐。具体而言，第1和第2延伸部分9-1、9-2的内侧端部与栅5以±10nm的误差平齐。换言之，第1和第2延伸部分9-1、9-2的内侧端部与栅5自对齐，或者以10nm以内的量重叠，或者以10nm以内的量偏置。在该阶段中，不进行用于注入离子的杂质的活性化的热处理。然后，通过公知的方法去除抗蚀剂图案57。
如图25(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在场氧化膜2、栅绝缘膜3、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2上堆积膜厚50nm的多晶硅膜。然后，通过干蚀法，选择性地去除该多晶硅膜，仅留下位于栅5的侧壁且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接的部分，由此形成了第1和第2栅侧壁导电膜10-1、10-2。该第1和第2栅侧壁导电膜10-1、10-2在栅氧化膜3上且位于栅5的侧壁近旁，并且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接。该第1和第2栅侧壁导电膜10-1、10-2的栅长度方向上的尺寸为50nm。该第1和第2栅侧壁导电膜10-1、10-2的上表面的高度比栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的上表面高度实质上相同。该第1和第2栅侧壁导电膜10-1、10-2在该时刻由未导入杂质的多晶硅构成。
如图26(a)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案58。然后，使用该抗蚀剂图案58、栅5、栅侧壁绝缘膜6、第3和第4栅侧壁绝缘膜7-1、7-2以及第1和第2栅侧壁导电膜10-1、10-2作为掩模，作为N型离子种源将P(磷)选择性地离子注入到栅5、第1和第2栅侧壁导电膜10-1、10-2、第1和第2延伸部分9-1、9-2以及第1和第2袋形区8-1、8-2中。该离子注入具体而言，从相对于衬底面垂直的方向、在加速能量20KeV、剂量5E15[l/cm2]的条件下进行。其结果，形成由导入了杂质的多晶硅构成的栅5和由导入了杂质的多晶硅构成的第1和第2栅侧壁导电膜10-1、10-2，并且在P型阱4中选择性地形成了漏11-1和源11-2。
N型杂质不到达第1和第2栅侧壁导电膜10-1、10-2的底部，因此第1和第2栅侧壁导电膜10-1、10-2的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。而且，N型杂质不到达栅5的底部，因此栅5的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。
漏11-1和源11-2的外侧端部由场氧化膜2限定。漏11-1的内侧端部与第1延伸部分9-1的外侧端部及第1袋形区8-1的外侧端部边界相接。源11-2的内侧端部与第2延伸部分9-2的外侧端部及第2袋形区8-2的外侧端部边界相接。如上所述，漏11-1和源11-2的杂质浓度比第1和第2延伸部分9-1、9-2的杂质浓度高。而且，漏11-1和源11-2是在导入了P型杂质的第1和第2袋形区8-1、8-2的外侧区域以及导入了N型杂质的第1和第2延伸部分9-1、9-2的外侧区域中选择性地导入N型杂质而形成的，因此，漏11-1和源11-2成为在上部区域浓度高，在下部区域浓度低。该离子注入后，通过公知的方法去除抗蚀剂图案58。
之后，为了使在所述的离子注入工序中导入的离子、即在第1和第2袋形区8-1、8-2中导入的P型杂质以及在栅5、第1和第2延伸部分9-1、9-2以及第1和第2栅侧壁导电膜10-1、10-2中导入的N型杂质活性化，进行热处理。该热处理可通过RTA(Rapid Thermal Anneal，快速热退火)来进行。具体而言，RTA在1000℃的温度下进行10秒。
如图26(b)所示，通过公知的方法，在栅侧壁绝缘膜6上、第3和第4栅侧壁绝缘膜7-1、7-2上、第1和第2栅侧壁导电膜10-1、10-2上以及栅绝缘膜3上堆积氧化硅膜61。
如图26(c)所示，通过公知的光刻技术，形成抗蚀剂图案62。该抗蚀剂图案62覆盖场氧化膜2，并且覆盖氧化硅膜61在栅侧壁绝缘膜6上、第3和第4栅侧壁绝缘膜7-1、7-2上、第1和第2栅侧壁导电膜10-1、10-2上延伸的部分，在漏11-1和源11-2的上方有窗口。
如图26(d)所示，把抗蚀剂图案62用作为掩模，选择性地去除氧化硅膜61，从而使在漏11-1和源11-2的上表面上延伸的栅氧化膜3选择性地露出。然后，通过公知的方法去除该抗蚀剂图案62。
如图27(a)所示，通过公知的光刻技术，形成抗蚀剂图案63。该抗蚀剂图案63在栅5的上方有窗口。
如图27(b)所示，使用该抗蚀剂图案63作为掩模，选择性地去除在栅5的上方延伸的栅侧壁绝缘膜6以及氧化膜61，使栅5的上表面露出。其结果，形成了第1和第2栅侧壁绝缘膜6-1、6-2以及第5和第6栅侧壁绝缘膜24-1、24-2。
如图27(c)所示，通过公知的方法去除该抗蚀剂图案63。
如图27(d)所示，通过公知的方法，例如溅镀法在栅5的露出上表面、第1和第2栅侧壁绝缘膜6-1、6-2的内侧上部、第5和第6栅侧壁绝缘膜24-1、24-2的上表面和侧面、漏11-1的露出上表面、源11-2的露出上表面以及场氧化膜2上堆积Co(钴)膜60。
如图28所示，进行热处理，引起硅化反应。该热处理例如通过在600℃下进行30秒的时间，从而在Co(钴)膜60和由多晶硅构成的栅5的上表面之间的界面、在Co(钴)膜60和由多晶硅构成的漏11-1和源11-2的界面上引起硅化反应。其结果，在栅5的上表面、漏11-1和源11-2的上表面延伸的Co(钴)膜60选择性地被硅化。在该热处理之后，通过湿法蚀刻去除Co(钴)膜60的未反应部分，仅留下已硅化反应的部分，从而在栅5的上表面自对齐地形成第5硅化物层15，在漏11-1和源11-2的上表面分别自对齐地形成第3和第4硅化物层14-1、14-2。在此，栅5和第5硅化物层15为欧姆接触。而且，漏11-1和源11-2的上表面分别与第3和第4硅化物层14-1、14-2分别欧姆接触。
上述制造工序的结果，形成所述第1和第2侧壁结构体。即，作为所述制造工序的结果得到的第1侧壁结构体由与栅结构体的第1侧壁相接的第1绝缘性侧壁结构体、与包含在漏区中的第3硅化物层14-1的上部区域的内侧端部相接的第3绝缘性侧壁结构体、以及第1导电性侧壁结构体构成，该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体与栅结构体分隔开且电绝缘，并且通过该第3绝缘性侧壁结构体与第3硅化物层14-1分隔开且电绝缘。
该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与该栅结构体电绝缘，并且通过该第3绝缘性侧壁结构体与所述的漏区电绝缘。该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体、该第3绝缘性侧壁结构体以及栅绝缘膜3而成为电浮动。如上所述，该第1绝缘性侧壁结构体在栅5和该第1导电性侧壁结构体之间提供第1电容C1。栅绝缘膜3在该第1导电性侧壁结构体和第1延伸部分9-1及漏11-1之间提供第2电容C2。该第3绝缘性侧壁结构体在该第1导电性侧壁结构体和该第3硅化物层14-1之间提供第3电容C3。在此，第1电容C1的倒数比第2电容C2的倒数大。而且，第1电容C1的倒数比第3电容C3的倒数大。根据该关系，该第1导电性侧壁结构体的电位和栅结构体的电位不同，而且与漏区的电位也不同，但与栅结构体的电位相比更强地追随于漏区的电位。
该第1导电性侧壁结构体还包括第1栅侧壁导电膜10-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔且电绝缘，而且，通过该第3绝缘性侧壁结构体与所述的漏区分隔开且电绝缘。
该第1绝缘性侧壁结构体包含第1栅侧壁绝缘膜6-1和第3栅侧壁绝缘膜7-1。该第1栅侧壁绝缘膜6-1在栅绝缘膜3上延伸，并且与该栅结构体的第1侧壁相接。该第1栅侧壁绝缘膜6-1还具有与第1栅侧壁导电膜10-1的内侧底部相接的外侧底部。该第3栅侧壁绝缘膜7-1通过该第1栅侧壁绝缘膜6-1，与该栅结构体分隔，并且与第1栅侧壁导电膜10-1的内侧侧部相接。该第1栅侧壁绝缘膜6-1和该第3栅侧壁绝缘膜7-1的组合将该第1导电性侧壁结构体与该栅结构体分隔开且电绝缘。
该第3导电性侧壁结构体包括第5栅侧壁绝缘膜24-1。该第5栅侧壁绝缘膜24-1在该第1栅侧壁绝缘膜6-1与该第3栅侧壁绝缘膜7-1的组合的上部，以及该第1导电性侧壁结构体的上部及外侧侧壁上延伸。第5栅侧壁绝缘膜24-1将该第1导电性侧壁结构体与该漏区分隔开且电绝缘。
作为所述制造工序的结果得到的第2侧壁结构体由与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体、与包含在源区中的第4硅化物层14-2的上部区域的内侧端部相接的第4绝缘性侧壁结构体、以及第2导电性侧壁结构体构成，该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与栅结构体分隔开且电绝缘，并且通过该第4绝缘性侧壁结构体与第4硅化物层14-2分隔开且电绝缘。
该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与该栅结构体电绝缘，并且通过该第4绝缘性侧壁结构体与所述的源区电绝缘。该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体、该第4绝缘性侧壁结构体以及栅绝缘膜3而成为电浮动。如上所述，该第2绝缘性侧壁结构体在栅5和该第2导电性侧壁结构体之间提供第1电容C1。栅绝缘膜3在该第2导电性侧壁结构体和第2延伸部分9-2以及源11-2之间提供第2电容C2。该第4绝缘性侧壁结构体在该第2导电性侧壁结构体和该第4硅化物层14-2之间提供第3电容C3。在此，第1电容C1的倒数比第2电容C2的倒数大。而且，第1电容C1的倒数比第3电容C3的倒数大。根据该关系，该第2导电性侧壁结构体的电位和栅结构体的电位不同，而且与源区的电位也不同，但与栅结构体的电位相比更强地追随于源区的电位。
该第2导电性侧壁结构体还包括第2栅侧壁导电膜10-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔且电绝缘，而且，通过该第4绝缘性侧壁结构体与所述的源区分隔开且电绝缘。
该第2绝缘性侧壁结构体包含第2栅侧壁绝缘膜6-2和第4栅侧壁绝缘膜7-2。该第2栅侧壁绝缘膜6-2在栅绝缘膜3上延伸，并且与该栅结构体的第2侧壁相接。该第2栅侧壁绝缘膜6-2还具有与第2栅侧壁导电膜10-2的内侧底部相接的外侧底部。该第4栅侧壁绝缘膜7-2通过该第2栅侧壁绝缘膜6-2与该栅结构体分隔，并且与第2栅侧壁导电膜10-2的内侧侧部相接。该第2栅侧壁绝缘膜6-2和该第4栅侧壁绝缘膜7-2的组合将该第2导电性侧壁结构体与该栅结构体分隔开且电绝缘。
该第4导电性侧壁结构体包括第6栅侧壁绝缘膜24-2。该第6栅侧壁绝缘膜24-2在该第2栅侧壁绝缘膜6-2与该第4栅侧壁绝缘膜7-2的组合的上部，以及该第2导电性侧壁结构体的上部及外侧侧壁上延伸。第6栅侧壁绝缘膜24-2将该第2导电性侧壁结构体与该漏区分隔开且电绝缘。
此外，所述杂质的导电类型、各膜的膜厚以及杂质浓度的记载只不过是一个例子，不必限定于该记载事项。而且，与上述的实施方式相同，也可在SSRW(Super Steep Retrograde Well，超陡后退阱)中形成所述场效应型晶体管。此外，也可在SOI衬底上、SOS衬底上或者SOQ衬底上形成所述场效应型晶体管。
(第4实施方式)
本发明的第4实施方式提供场效应型晶体管。图29是表示本发明的第4实施方式的晶体管结构的部分垂直剖面图。图30是表示图29中所示的晶体管的栅附近的电场的部分放大垂直剖面图。本实施方式与所述第1实施方式的主要不同点在于，包含在侧壁结构体中的导电性侧壁结构体与栅、漏和源电绝缘，并且与栅的电位相比，其电位更强地追随于漏和源的电位。
(结构)
如图29所示，本发明的第4实施方式的场效应型晶体管设在硅衬底1上。具体而言，场氧化膜2选择性地设在硅衬底1上。该场氧化膜2限定硅衬底1上的活性区域。在该活性区域中，设有P型阱4。该场效应型晶体管设在该P型阱4中。该场效应型晶体管包含：栅绝缘膜3；设在该栅绝缘膜3上的栅结构体；设在该栅结构体的两侧壁上的第1和第2侧壁结构体；源区；漏区；以及在该源区和漏区之间限定的沟道区。
该漏区可包含：漏11-1；位于该漏11-1的内侧且在栅绝缘膜3的正下方延伸的第1延伸部分9-1；以及位于该漏11-1的内侧且在该第1延伸部分9-1的正下方延伸的第1袋形区8-1。漏11-1的外侧端部由场氧化膜2限定。漏11-1的内侧端部与第1延伸部分9-1的外侧端部和第1袋形区8-1的外侧端部相接。第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧的位置。漏11-1和第1延伸部分9-1以及第1袋形区8-1之间的边界位于比第1侧壁结构体的外侧端部稍靠内侧的位置。漏11-1的上部内侧区域位于栅绝缘膜3的侧部正下方。构成该漏区的漏11-1和第1延伸部分9-1具有实质相同的电位、即漏电位。
该源区可包含：源11-2；位于该源11-2的内侧且在栅绝缘膜3的正下方延伸的第2延伸部分9-2；以及位于该源11-2的内侧且在该第2延伸部分9-2的正下方延伸的第2袋形区8-2。源11-2的外侧端部由场氧化膜2限定。源11-2的内侧端部与第2延伸部分9-2的外侧端部和第2袋形区8-2的外侧端部相接。第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧的位置。源11-2与第2延伸部分9-2及第2袋形区8-2之间的边界位于比第2侧壁结构体的外侧端部稍靠内侧的位置。源11-2的上部内侧区域位于栅绝缘膜3的侧部正下方。构成该源区的源11-2和第2延伸部分9-2具有实质相同的电位、即源电位。
所述栅结构体可包括在栅绝缘膜3上延伸的栅5。构成该栅结构体的栅5具有实质上相同的电位、即栅电位。
所述第1侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3，在该第1侧壁结构体下方，延伸不同于栅绝缘膜3的绝缘体。该不同于栅绝缘膜3的绝缘体可在栅5的第1侧壁近旁区域的下方延伸，与栅5重叠。即，第1侧壁结构体设在第1绝缘性层结构体上即可。在此，该第1绝缘性层结构体可由栅5的外侧延伸的栅绝缘膜3的一部分构成，或者可以替代这些而由不同于栅绝缘膜3的绝缘体构成，或者，也可以通过这些的组合构成。通过该组合构成的情况下，可以为多层结构，或者在接近栅5的区域中延伸栅绝缘膜3，在远离栅5的区域设置与栅绝缘膜3不同的绝缘膜。以下，以栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸，所述第1侧壁结构体设在栅绝缘膜3上的情况为典型例子进行说明，但如上所述，无需一定限于该结构。
该第1侧壁结构体可包含：与栅结构体的第1侧壁相接的第1绝缘性侧壁结构体；以及第1导电性侧壁结构体，该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且通过该栅绝缘膜3而与该第1延伸部分9-1和漏11-1分隔开并电绝缘。即，该第1导电性侧壁结构体与栅结构体和漏区电绝缘，是电浮动的。
该第1绝缘性侧壁结构体在栅5和该第1导电性侧壁结构体之间提供第1电容C1。栅绝缘膜3在该第1导电性侧壁结构体和第1延伸部分9-1以及漏11-1之间提供第2电容C2。在此，第1电容C1的倒数比第2电容C2的倒数大。根据该关系，该第1导电性侧壁结构体的电位和栅结构体的电位不同，而且与漏区的电位也不同，但与栅结构体的电位相比更强地追随于漏区的电位。电容C的倒数由电介体的膜厚除以该电介体的介电常数ε与面积S之积的值来给出。即，1/C＝T/(εS)的关系成立。因此，一般地可以构成为该第1绝缘性侧壁结构体的厚度，即栅结构体和该第1导电性侧壁结构体之间的距离大于栅绝缘膜3的膜厚。总之，如果满足所述关系，即第1电容C1的倒数比第2电容C2的倒数大，则尽管该第1导电性侧壁结构体的电位与栅结构体的电位不同，且与漏区的电位也不同，但与栅结构体的电位相比，更强地追随于漏区的电位。
该第1导电性侧壁结构体还可包括第1栅侧壁导电膜10-1和第7栅侧壁导电膜25-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔开且电绝缘。该第7栅侧壁导电膜25-1在栅绝缘膜3上延伸，并且与该第1栅侧壁导电膜10-1相接，而且通过该第1栅侧壁导电膜10-1而与该第1绝缘性侧壁结构体分隔开，而且与该第1栅侧壁导电膜10-1电导通，而且，通过栅绝缘膜3与构成所述漏区的第1延伸部分9-1以及漏11-1分隔开且电绝缘。
该第1绝缘性侧壁结构体可包含栅侧壁绝缘膜6以及第3栅侧壁绝缘膜7-1。该栅侧壁绝缘膜6在栅绝缘膜3上延伸，并且与该栅结构体的上表面以及第1和第2侧壁相接。该栅侧壁绝缘膜6还具有与第1栅侧壁导电膜10-1的内侧底部相接的外侧底部。该第3栅侧壁绝缘膜7-1通过该栅侧壁绝缘膜6与该栅结构体分隔，并且与第1栅侧壁导电膜10-1的内侧侧部相接。该栅侧壁绝缘膜6和该第3栅侧壁绝缘膜7-1的组合将该第1导电性侧壁结构体与该栅结构体分隔开且电绝缘。
所述第2侧壁结构体设在栅绝缘膜3上。在该情况下，栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸。并且，也可替代该结构，仅在栅5的正下方形成栅绝缘膜3，在该第2侧壁结构体下方，延伸不同于栅绝缘膜3的绝缘体。可使该不同于栅绝缘膜3的绝缘体在栅5的第2侧壁近旁区域的下方延伸，与栅5重叠。即，第2侧壁结构体只要是设在第2绝缘性层结构体即可。在此，该第2绝缘性层结构体可由栅5的外侧延伸的栅绝缘膜3的一部分构成，或者可以替代这些而由不同于栅绝缘膜3的绝缘体构成，或者，也可以通过这些的组合构成。通过该组合构成的情况下，可以为多层结构，或者使栅绝缘膜3在接近栅5的区域中延伸，在远离栅5的区域设置与栅绝缘膜3不同的绝缘膜。以下，以栅绝缘膜3构成为不仅在栅5的正下方，而且也在其外侧延伸，所述第2侧壁结构体设在栅绝缘膜3上的情况为典型例子进行说明，但如上所述，无需限定于该结构。
该第2侧壁结构体可包含：与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体；以及第2导电性侧壁结构体，该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与栅结构体分隔开并与其电绝缘，并且通过该栅绝缘膜3而与该第2延伸部分9-2和源11-2分隔开并电绝缘。即，该第2导电性侧壁结构体与栅结构体和漏区电绝缘，是电浮动的。
该第2绝缘性侧壁结构体在栅5和该第2导电性侧壁结构体之间提供第1电容C1。栅绝缘膜3在该第2导电性侧壁结构体和第2延伸部分9-2以及源11-2之间提供第2电容C2。在此，第1电容C1的倒数比第2电容C2的倒数大。根据该关系，尽管该第2导电性侧壁结构体的电位和栅结构体的电位不同，而且与源区的电位也不同，但与栅结构体的电位相比更强地追随于漏区的电位。电容C的倒数由电介体的膜厚除以该电介体的介电常数ε与面积S之积的值来给出。即，1/C＝T/(εS)的关系成立。因此，一般地可以构成为该第2绝缘性侧壁结构体的厚度，即栅结构体和该第2导电性侧壁结构体之间的距离大于栅绝缘膜3的膜厚。总之，如果满足所述关系，即第1电容C1的倒数比第2电容C2的倒数大，则虽然该第2导电性侧壁结构体的电位虽然与栅结构体的电位不同，且与漏区的电位也不同，但与栅结构体的电位相比，更强地追随于漏区的电位。
该第2导电性侧壁结构体还可包括第2栅侧壁导电膜10-2和第8栅侧壁导电膜25-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔开且电绝缘。该第8栅侧壁导电膜25-2在栅绝缘膜3上延伸，并且与该第2栅侧壁导电膜10-2相接，而且通过该第2栅侧壁导电膜10-2而与该第2绝缘性侧壁结构体分隔开，而且与该第2栅侧壁导电膜10-2电导通，而且，通过栅绝缘膜3与构成所述漏区的第2延伸部分9-2以及源11-2分隔开且电绝缘。
该第2绝缘性侧壁结构体可包含栅侧壁绝缘膜6以及第4栅侧壁绝缘膜7-2。该栅侧壁绝缘膜6在栅绝缘膜3上延伸，并且与该栅结构体的上表面以及第1和第2侧壁相接。该栅侧壁绝缘膜6还具有与第2栅侧壁导电膜10-2的内侧底部相接的外侧底部。该第4栅侧壁绝缘膜7-2通过该栅侧壁绝缘膜6与该栅结构体分隔，并且与第2栅侧壁导电膜10-2的内侧侧部相接。该栅侧壁绝缘膜6和该第4栅侧壁绝缘膜7-2的组合将该第2导电性侧壁结构体与该栅结构体分隔开且电绝缘。
图30是表示图29中所示的晶体管的栅附近的电场的部分放大垂直剖面图。在此，表示分别取源为0V、栅为0V、漏为1.5V的电位的情况下的栅附近的电场。如上所述，虽然该第1导电性侧壁结构体的电位与栅结构体的电位不同，且与漏区的电位也不同，但与栅结构体的电位相比，更强地追随于漏区的电位。具体而言，第1栅侧壁导电膜10-1与栅电位0V相比，更强地追随于漏电位1.5V，因此例如存在取1.0V电位的可能性。因此，即使由第1栅侧壁导电膜10-1构成的第1导电性侧壁结构体是电浮动的，也如图30所示，不仅产生从第1延伸部分9-1经由栅绝缘膜3向栅5的电场，而且产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体第1侧面的电场。而且，产生从第1延伸部分9-1经由栅绝缘膜3向第1栅侧壁导电膜10-1的电场，并且产生从漏11-1经由栅绝缘膜3向第7栅侧壁导电膜25-1的电场。即，通过产生从第1导电性侧壁结构体经由第1绝缘性侧壁结构体向栅结构体第1侧面的电场，从而缓和了从第1延伸部分9-1经由栅绝缘膜3向栅5的电场集中。换言之，包含第1导电性侧壁结构体的第1侧壁结构体的存在缓和了栅-漏之间的电场集中。
由于栅-漏之间的电场集中在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含实质上取得与漏相同电位的第1导电性侧壁结构体，因此不发生上述的急剧能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁平齐，或者可稍微重叠或偏置。该重叠或偏置的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏置。但是，所述第1侧壁结构体包含与栅电位相比取更接近漏电位的电位的第1导电性侧壁结构体，因此当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含电位与栅电位相比更接近漏电位的第1导电性侧壁结构体的所述第1侧壁结构体可以在不降低晶体管的驱动能力的情况下，抑制带间隧道电流。
以下，具体地说明所述结构的实现方法。
所述栅结构体可通过栅5的单层构成，但并不限于该结构。所述栅结构体只要是可实现作为栅的作用的结构即可。当所述栅结构体由栅5单层构成的情况下，典型地，可按照以下这样构成。栅5可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但典型地，可为2E20[l/cm3]。多晶硅膜的厚度不特别限定，但典型地，可为150nm。栅长不特别限定，但典型地，可为130nm。栅宽不特别限定。
所述栅绝缘膜3可由绝缘体构成，并不限定于特定的物质，但例如，可由SiON(氮氧化硅)构成。栅绝缘膜3的膜厚并不特别限定，但例如可为20。
第1侧壁结构体由第1绝缘性侧壁结构体和第1导电性侧壁结构体构成。
第1绝缘性侧壁结构体的膜结构不特别限定，只要是将第1导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第1绝缘性侧壁结构体可由单一层结构构成，但也可如上述那样设为多层结构。第1绝缘性侧壁结构体例如可由栅侧壁绝缘膜6和第3栅侧壁绝缘膜7-1构成。栅侧壁绝缘膜6和第3栅侧壁绝缘膜7-1的组合起到作为偏置隔离体的作用。第1绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第1绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可将第1导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第1绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第1导电性侧壁结构体可由单一层结构构成，也可如上述那样设为多层结构。第1导电性侧壁结构体可由例如第1栅侧壁导电膜10-1和与该第1栅侧壁导电膜10-1相接的第7栅侧壁导电膜25-1构成。第1栅侧壁导电膜10-1可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第1栅侧壁导电膜10-1的厚度，即栅长度方向的尺寸不特别限定，但典型地，可为50nm。第1栅侧壁导电膜10-1的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。第7栅侧壁导电膜25-1可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可以是与所述第1栅侧壁导电膜10-1相同，为2E20[l/cm3]。第7栅侧壁导电膜25-1的厚度，即栅长度方向的尺寸不特别限定，但典型地，可与漏11-1的尺寸相同。第7栅侧壁导电膜25-1的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。在该情况下，在该第7栅侧壁导电膜25-1中和栅绝缘膜3中分别形成用于形成漏11-1的接触点的第1接触孔26-1。当该第7栅侧壁导电膜25-1的栅长度方向上的尺寸比漏11-1的尺寸短的情况下，可在比该第7栅侧壁导电膜25-1更靠外侧处形成漏接触点。在该情况下，也可在栅绝缘膜3中形成第1接触孔26-1。该第7栅侧壁导电膜25-1的上表面的高度与该第1和第2栅侧壁导电膜10-1、10-2、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的上表面高度实质上相同。该第7栅侧壁导电膜25-1在该时刻由未导入杂质的多晶硅构成。因此，可按照大致相同的杂质浓度，在该第7和第8栅侧壁导电膜25-1和25-2中导入与该第1和第2栅侧壁导电膜10-1、10-2的杂质为同一导电类型的杂质。
第1导电性侧壁结构体的电位只要不追随栅电位、而追随漏电位即可。第1导电性侧壁结构体的电位不必与漏电位相同。从而，第1导电性侧壁结构体可构成为与栅电位相比取得更接近漏电位的电位，因此，使第1绝缘性侧壁结构体和栅绝缘膜3构成为满足上述关系，即第1电容C1的倒数比第2电容C2的倒数大。
第2侧壁结构体可以是与所述第1侧壁结构体相同的结构，也可为不同的结构。如上所述，对本发明的晶体管而言，缓和栅与漏之间的电场集中是非常重要的。因此，位于漏侧的第1侧壁结构体包含第1导电性侧壁结构体，而且，该第1导电性侧壁结构体与栅和漏电绝缘，且设第1电容C1的倒数大于第2电容C2的倒数，从而该第1导电性侧壁结构体的电位与栅电位相比更强地追随于漏即可。因此，位于源侧的第2侧壁结构体当没有这样的要求时，不必一定设为与所述第1导电性侧壁结构体相同的结构。例如，第2侧壁结构体可由公知的侧壁结构体构成。并且，第2侧壁结构体可以是与所述第1侧壁结构体类似的结构，即，层结构相同，但各膜厚和物质等不同。但是，通过将第2侧壁结构体设为与第1侧壁结构体相同的结构，易于降低晶体管制造工序的数目。以下，对于第2侧壁结构体为与第1侧壁结构体相同的结构的情况进行说明。
第2侧壁结构体由第2绝缘性侧壁结构体和第2导电性侧壁结构体构成。
第2绝缘性侧壁结构体的膜结构不特别限定，只要是使第2导电性侧壁结构体与栅结构体分隔开且电绝缘的结构即可。第2绝缘性侧壁结构体可由单一层结构构成，但也可如上述那样设为多层结构。第2绝缘性侧壁结构体例如可由栅侧壁绝缘膜6和第4栅侧壁绝缘膜7-2构成。栅侧壁绝缘膜6和第4栅侧壁绝缘膜7-2的组合起到作为偏置隔离体的作用。第2绝缘性侧壁结构体只要是绝缘体即可，并不特别限定，但典型地，可由硅氮化物构成。第2绝缘性侧壁结构体的厚度，即，栅长度方向的尺寸，只要是可使第2导电性侧壁结构体与栅结构体分隔开且电绝缘即可，并不特别限定，但典型地可为20nm。而且，第2绝缘性侧壁结构体的宽度，即，栅宽度方向的尺寸可设为与所述的栅结构体的栅宽相同的尺寸。
第2导电性侧壁结构体可由单一层结构构成，也可如上述那样设为多层结构。第2导电性侧壁结构体可由例如第2栅侧壁导电膜10-2和与该第2栅侧壁导电膜10-2相接的第8栅侧壁导电膜25-2构成。第2栅侧壁导电膜10-2可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。第2栅侧壁导电膜10-2的厚度，即栅长度方向的尺寸不特别限定，但典型地，可为50nm。第2栅侧壁导电膜10-2的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。第8栅侧壁导电膜25-2可由导电性物质构成，不特别限定物质，但典型地，可由导入了杂质的多晶硅膜构成。杂质的浓度不特别限定，但例如可以是与所述第2栅侧壁导电膜10-2相同，为2E20[l/cm3]。第8栅侧壁导电膜25-2的厚度，即栅长度方向的尺寸不特别限定，但典型地，可与源11-2的尺寸相同。第8栅侧壁导电膜25-2的宽度，即栅宽度方向的尺寸，优选与所述栅结构体的栅宽相同。在该情况下，在该第8栅侧壁导电膜25-2中和栅绝缘膜3中分别形成用于形成源11-2的接触点的第2接触孔26-2。当该第8栅侧壁导电膜25-2的栅长度方向上的尺寸比源11-2的尺寸短的情况下，可在比该第8栅侧壁导电膜25-2更靠外侧处形成源接触点。在该情况下，也可在栅绝缘膜3中形成第2接触孔26-2。该第8栅侧壁导电膜25-2的上表面的高度与该第1和第2栅侧壁导电膜10-1、10-2、栅绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的上表面高度实质上相同。该第8栅侧壁导电膜25-2在该时刻由未导入杂质的多晶硅构成。因此，可按照大致相同的杂质浓度，在该第8栅侧壁导电膜25-2中导入与该第1和第2栅侧壁导电膜10-1、10-2的杂质同一导电类型的杂质。
第2导电性侧壁结构体的电位只要不追随栅电位、而追随源电位即可。第2导电性侧壁结构体的电位不必一定与源电位相同。从而第2导电性侧壁结构体可构成为与栅电位相比取得更接近源电位的电位，因此，使第2绝缘性侧壁结构体和栅绝缘膜3构成为满足上述关系，即第1电容C1的倒数比第2电容C2的倒数大。
如上所述，漏区可由漏11-1、第1延伸部分9-1以及第1袋形区8-1构成。漏11-1可由导入了杂质的硅构成。在该漏11-1形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，漏11-1可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但例如可为2E20[l/cm3]。漏11-1的深度不特别限定，但典型地，可为200nm。
第1延伸部分9-1可由导入了杂质的硅构成。在该第1延伸部分9-1形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，第1延伸部分9-1可由导入了N型杂质的硅构成。杂质的浓度只要比漏11-1的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第1延伸部分9-1的深度不特别限定，只要比漏11-1的深度浅即可，但典型地可为50nm。第1延伸部分9-1的外侧端部由漏11-1的内侧端部限定。第1延伸部分9-1的内侧端部与栅结构体的第1侧壁大致平齐，优选该第1延伸部分9-1相对于栅5不较多地重叠和偏置。具体而言，优选第1延伸部分9-1的内侧端部相对于栅结构体的第1侧壁以±10nm的误差对齐。
第1袋形区8-1可由导入了杂质的硅构成。在该第1袋形区8-1形成于P型阱4中的情况下，该杂质可由P型杂质构成。即，第1袋形区8-1可由导入了P型杂质的硅构成。杂质的浓度只要比第1延伸部分9-1的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第1袋形区8-1的厚度不特别限定，但典型地可为200nm。第1袋形区8-1的外侧端部由漏11-1的内侧端部限定。优选第1袋形区8-1的内侧端部位于比第1延伸部分9-1的内侧端部更靠内侧且比栅结构体的第1侧壁更靠内侧的位置，但不必一定如此。
源区可以是与漏区相同的结构，也可为不同的结构。如上所述，对本发明的晶体管而言，抑制栅与漏之间的带间隧道电流是非常重要的。因此，在对于源区没有这样的要求时，不必一定设为与所述漏区相同的结构。例如，源区可以是公知的结构。或者，源区可以是与所述漏区类似的结构，即，层结构相同，但各层厚和杂质浓度等不同。但是，通过将源区设为与漏区相同的结构，易于降低晶体管制造工序的数目。以下，对于源区为与漏区相同的结构的情况进行说明。
如上所述，源区可由源11-2、第2延伸部分9-2以及第2袋形区8-2构成。源11-2可由导入了杂质的硅构成。在该源11-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，源11-2可由导入了N型杂质的硅构成。杂质的浓度不特别限定，但典型地可为2E20[l/cm3]。源11-2的深度不特别限定，但典型地，可为200nm。
第2延伸部分9-2可由导入了杂质的硅构成。在该第2延伸部分9-2形成于P型阱4中的情况下，该杂质可由N型杂质构成。即，第2延伸部分9-2可由导入了N型杂质的硅构成。杂质的浓度只要比源11-2的杂质浓度低即可，并不特别限定，但典型地可为1E20[l/cm3]。第2延伸部分9-2的深度不特别限定，只要比源11-2的深度浅即可，但典型地可为50nm。第2延伸部分9-2的外侧端部由源11-2的内侧端部限定。第2延伸部分9-2的内侧端部与栅结构体的第2侧壁大致平齐，优选该第2延伸部分9-2相对于栅5不较多地重叠和偏置。具体而言，优选第2延伸部分9-2的内侧端部相对于栅结构体的第2侧壁以±10nm的误差对齐。
第2袋形区8-2可由导入了杂质的硅构成。在该第2袋形区8-2形成于P型阱4中的情况下，该杂质可由P型杂质构成。即，第2袋形区8-2可由导入了P型杂质的硅构成。即，杂质的浓度只要比第2延伸部分9-2的杂质浓度低即可，并不特别限定，但典型地可为1E18[l/cm3]。第2袋形区8-2的厚度不特别限定，但典型地可为200nm。第2袋形区8-2的外侧端部由源11-2的内侧端部限定。第2袋形区8-2的内侧端部位于比第2延伸部分9-2的内侧端部更靠内侧且比栅结构体的第2侧壁更靠内侧的位置，但不必一定如此。
形成在硅衬底1中的P型阱4可由导入了P型杂质的硅构成。浓度不特别限定，但典型地可为5E17[l/cm3]
(效果)
由于栅-漏之间的电场在第1延伸部分9-1内形成急剧的能带弯曲，从而引起带间隧道电流。但是，所述第1侧壁结构体包含与栅电位相比更强地追随漏电位的第1导电性侧壁结构体，因此不发生上述的急剧能带弯曲。因此，所述第1侧壁结构体可抑制带间隧道电流。
而且，所述第1延伸部分9-1的内侧端部或者与该栅结构体的第1侧壁平齐，或者可稍微重叠或偏置。该重叠或偏置的量不特别限定，但优选不超过±10nm。即，所述第1延伸部分9-1与所述栅5实质上不会形成大的重叠或偏置。但是，所述第1侧壁结构体包含实质上取得与漏相同电位的第1导电性侧壁结构体，因此，当栅5取高电位时，在第1延伸部分9-1的上部区域形成积累层，且在栅5下方的沟道区形成反型层。因此，尽管没有实质上较大的重叠结构，也不发生沟道区和第1延伸部分9-1中的电阻增大。
因此，包含与栅电位相比更强地追随漏电位的第1导电性侧壁结构体的所述第1侧壁结构体可以在不降低晶体管的驱动能力的情况下，抑制带间隧道电流。
(制造方法)
图31至图35是表示本发明的第4实施方式的晶体管的一系列制造工序的部分垂直剖面图。对于图29和图30中示出的晶体管的制造方法，以下参照附图，进行说明。
如图31(a)所示，通过对硅衬底1的表面进行氧化，从而在该表面上形成膜厚10nm的衬垫氧化膜51。
如图31(b)所示，通过公知的沉积方法在衬垫氧化膜51上堆积氮化膜，利用公知的方法对该氮化膜进行构图，从而在衬垫氧化膜51上选择性地形成氮化膜图案52。
如图31(c)所示，把氮化膜图案52用作为掩模，通过进行公知的LOCOS氧化(Local Oxidation Of Silicon，硅局部氧化)，在硅衬底1的表面上选择性地形成场氧化膜2。
如图31(d)所示，通过公知的干蚀法来去除氮化膜图案52和衬垫氧化膜51，使得未被场氧化膜2覆盖的硅衬底1的表面露出。
如图32(a)所示，通过对硅衬底1的露出表面进行热氧化，在该露出表面上形成膜厚2nm的栅氧化膜3。
如图32(b)所示，通过公知的光刻技术，形成覆盖场氧化膜2的同时在栅氧化膜3上有窗口的抗蚀剂图案53。
如图32(c)所示，将抗蚀剂图案53用作为掩模，选择性地进行离子注入，由此在硅衬底1的上部区域选择性地形成P型阱4。该离子注入可从与衬底面垂直的方向、使用BF2作为P型离子种源、在加速能量80KeV、剂量5E12[l/cm2]的条件下来进行。离子种源BF2贯穿栅氧化膜3射入硅衬底1的上部区域。在该情况下，P型阱4的深度为200nm。
如图32(d)所示，通过公知的方法去除该抗蚀剂图案53。
如图33(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在栅氧化膜3上以及场氧化膜2上连续堆积膜厚1500的多晶硅膜54。
如图33(b)所示，通过公知的光刻技术，形成覆盖多晶硅膜54的同时在栅氧化膜3上方有窗口的抗蚀剂图案55。将该抗蚀剂图案55用作为掩模，作为N型离子种源将P(磷)选择性地离子注入到多晶硅膜54中。该离子注入可从与衬底面垂直的方向、在加速能量15KeV、剂量2E15[l/cm2]的条件下进行。其结果，在栅氧化膜3上延伸的多晶硅膜54中导入了N型杂质。
如图33(c)所示，去除该抗蚀剂图案55，之后，通过光刻技术，在多晶硅膜54上形成新的抗蚀剂图案。然后，将该新的抗蚀剂图案用作为掩模，对多晶硅膜54进行构图，由此在栅氧化膜3上选择性地形成由导入了杂质的多晶硅形成的栅5。多晶硅膜54的构图可使用干蚀法来进行。栅的长度和宽度如上所述。具体而言，栅长无需特别限定，但典型地可为100nm。此外，栅宽无需特别限定。
如图33(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在栅5的上表面以及侧壁以及栅绝缘膜3上和场氧化膜2上形成膜厚70nm的氧化膜56。
如图34(a)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在氧化膜56上堆积膜厚10nm的氮化膜。然后，通过干蚀法，对氮化膜和氧化膜56进行蚀刻，仅留下栅5的上表面和侧壁，由此选择性地形成仅在栅5的上表面以及侧壁上延伸的栅侧壁绝缘膜6和仅在栅5的侧壁上延伸的第3和第4栅侧壁绝缘膜7-1、7-2。在此，位于栅5的侧壁上的栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的组合实现侧壁隔离体的作用。
如图34(b)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案57。在此，使抗蚀剂图案57的端部和侧壁隔离体之间的距离为0.5μm。然后，使用该抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2作为掩模，从相对于衬底面倾斜的方向，作为P型离子种源将BF2(二氟化硼)选择性地离子注入到P型阱4中。该离子注入具体而言，在旋转硅衬底1的同时，以与衬底面呈30度的倾斜角度、在加速能量80KeV、剂量2E13[l/cm2]的条件下进行。其结果，在P型阱4中，选择性地形成了底部深度为200nm且杂质浓度为1E18[l/cm3]的第1和第2袋形区8-1、8-2。在该阶段中，不进行用于离子注入的杂质的活性化的热处理。第1和第2袋形区8-1、8-2在与栅绝缘膜3隔离开的深的区域中，从场氧化膜2向内侧延伸。第1和第2袋形区8-1、8-2的内侧端部通过离子的倾斜射入而形成，因此位于比第3和第4栅侧壁绝缘膜7-1、7-2更靠内侧的位置。
如图34(c)所示，再次使用所述的抗蚀剂图案57、栅5、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2作为掩模，从相对于衬底面垂直的方向，作为N型离子种源将As(砷)选择性地离子注入到P型阱4中。该离子注入具体而言，从相对于衬底面垂直的方向、在加速能量5KeV、剂量1E15[l/cm2]的条件下进行。其结果，在P型阱4中，选择性地形成了底部深度为50nm且杂质浓度为2E20[l/cm3]的第1和第2延伸部分9-1、9-2。第1和第2延伸部分9-1、9-2在第1和第2袋形区8-1、8-2上，且在栅氧化膜3下延伸。第1和第2延伸部分9-1、9-2通过离子的垂直方向上的射入而形成，因此第1和第2延伸部分9-1、9-2的内侧端部与栅5大致自对齐。具体而言，第1和第2延伸部分9-1、9-2的内侧端部与栅5以±10nm的误差对齐。换言之，第1和第2延伸部分9-1、9-2的内侧端部与栅5自对齐，或者以10nm以内的量重叠，或者以10nm以内的量偏置。在该阶段中，不进行用于离子注入的杂质的活性化的热处理。然后，通过公知的方法去除抗蚀剂图案57。
如图34(d)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在场氧化膜2、栅绝缘膜3、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2上堆积膜厚50nm的多晶硅膜。然后，通过干蚀法，选择性地去除该多晶硅膜，仅留下位于栅5的侧壁且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接的部分，由此形成第1和第2栅侧壁导电膜10-1、10-2。该第1和第2栅侧壁导电膜10-1、10-2在栅氧化膜3上且位于栅5的侧壁近旁，并且与栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2相接。该第1和第2栅侧壁导电膜10-1、10-2的栅长度方向上的尺寸为50nm。该第1和第2栅侧壁导电膜10-1、10-2的上表面的高度比栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的上表面高度实质上相同。该第1和第2栅侧壁导电膜10-1、10-2在该时刻由未导入杂质的多晶硅构成。
如图35(a)所示，通过公知的光刻技术，在场氧化膜2上选择性地形成抗蚀剂图案58。然后，使用该抗蚀剂图案58、栅5、栅侧壁绝缘膜6、第3和第4栅侧壁绝缘膜7-1、7-2以及第1和第2栅侧壁导电膜10-1、10-2作为掩模，作为N型离子种源将P(磷)选择性地离子注入到栅5、第1和第2栅侧壁导电膜10-1、10-2、第1和第2延伸部分9-1、9-2以及第1和第2袋形区8-1、8-2中。该离子注入具体而言，从相对于衬底面垂直的方向、在加速能量20KeV、剂量5E15[l/cm2]的条件下进行。其结果，形成由导入了杂质的多晶硅构成的栅5和由导入了杂质的多晶硅构成的第1和第2栅侧壁导电膜10-1、10-2，并且在P型阱4中选择性地形成了漏11-1和源11-2。
N型杂质不到达第1和第2栅侧壁导电膜10-1、10-2的底部，因此第1和第2栅侧壁导电膜10-1、10-2的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。而且，N型杂质不到达栅5的底部，因此栅5的正下方的栅氧化膜3部分不会因该离子注入而受到损伤。
漏11-1和源11-2的外侧端部由场氧化膜2限定。漏11-1的内侧端部与第1延伸部分9-1的外侧端部及第1袋形区8-1的外侧端部边界相接。源11-2的内侧端部与第2延伸部分9-2的外侧端部及第2袋形区8-2的外侧端部边界相接。如上所述，漏11-1和源11-2的杂质浓度比第1和第2延伸部分9-1、9-2的杂质浓度高。而且，漏11-1和源11-2是在被导入了P型杂质的第1和第2袋形区8-1、8-2的外侧区域以及被导入了N型杂质的第1和第2延伸部分9-1、9-2的外侧区域选择性地导入N型杂质而形成的，因此，漏11-1和源11-2成为在上部区域浓度高，在下部区域浓度低。
之后，为了使在所述的离子注入工序中导入的离子、即在第1和第2袋形区8-1、8-2中导入的P型杂质以及在栅5、第1和第2延伸部分9-1、9-2、第1和第2栅侧壁导电膜10-1、10-2以及漏11-1和源11-2中导入的N型杂质活性化，进行热处理。该热处理可通过RTA(Rapid Thermal Anneal)来进行。具体而言，RTA在1000℃的温度下进行10秒。
如图35(b)所示，在该离子注入之后，通过公知的方法去除抗蚀剂图案58。
如图35(c)所示，通过公知的热CVD(Thermal Chemical VaporDeposition，热化学汽相沉积)法，在场氧化膜2、栅绝缘膜3、栅侧壁绝缘膜6、第3和第4栅侧壁绝缘膜7-1、7-2以及第1和第2栅侧壁导电膜10-1、10-2上堆积多晶硅膜。然后，通过干蚀法选择性地去除该多晶硅膜，仅留下与第1和第2栅侧壁导电膜10-1、10-2的外侧侧壁相接，且在漏11-1和源11-2的上方且在栅氧化膜3的正上方延伸的部分，从而形成第7和第8栅侧壁导电膜25-1、25-2。在此，进行所述的干蚀法处理，以在该第7和第8栅侧壁导电膜25-1、25-2中以及栅绝缘膜3中，分别形成第1和第2接触孔26-1、26-2。该第7和第8栅侧壁导电膜25-1、25-2形成为位于漏11-1和源11-2的上方且在栅氧化膜3的正上方，而且与该第1和第2栅侧壁导电膜10-1、10-2的外侧侧壁相接。该第7和第8栅侧壁导电膜25-1、25-2的栅长度方向上的尺寸可与漏11-1和源11-2的尺寸相同。在该情况下，在该第7和第8栅侧壁导电膜25-1、25-2和栅绝缘膜3中分别形成用于形成漏11-1和源11-2的接触点的第1和第2接触孔26-1、26-2。当该第7和第8栅侧壁导电膜25-1、25-2的栅长度方向的尺寸比漏11-1和源11-2的尺寸短的情况下，可在比该第7和第8栅侧壁导电膜25-1、25-2更加靠外侧处形成漏接触点和源接触点。在该情况下，可在栅绝缘膜3中形成第1和第2接触孔26-1、26-2。该第7和第8栅侧壁导电膜25-1、25-2的上表面的高度与该第1和第2栅侧壁绝缘膜10-1、10-2、栅侧壁绝缘膜6以及第3和第4栅侧壁绝缘膜7-1、7-2的上表面高度实质上相同。该第7和第8栅侧壁导电膜25-1、25-2在该时刻由未导入杂质的多晶硅膜构成。因此，该第7和第8栅侧壁导电膜25-1、25-2可以按照大致相同的杂质浓度导入与该第1和第2栅侧壁导电膜10-1、10-2的杂质相同导电类型的杂质。
作为上述制造工序的结果，形成所述第1和第2侧壁结构体。即，所述制造工序的结果得到的第1侧壁结构体由与栅结构体的第1侧壁相接的第1绝缘性侧壁结构体、以及第1导电性侧壁结构体构成，该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与栅结构体分隔开且电绝缘，并且通过该栅绝缘膜3与第1延伸部分9-1和漏11-1分隔开且电绝缘。
该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体而与该栅结构体电绝缘，并且通过该栅绝缘膜3而与所述的漏区电绝缘。该第1导电性侧壁结构体通过该第1绝缘性侧壁结构体以及栅绝缘膜3而成为电浮动。如上所述，该第1绝缘性侧壁结构体在栅5和该第1导电性侧壁结构体之间提供第1电容C1。栅绝缘膜3在该第1导电性侧壁结构体和第1延伸部分9-1以及漏11-1之间提供第2电容C2。在此，第1电容C1的倒数比第2电容C2的倒数大。根据该关系，该第1导电性侧壁结构体的电位和栅结构体的电位不同，而且与漏区的电位也不同，但与栅结构体的电位相比更强地追随于漏区的电位。
该第1导电性侧壁结构体还包括第1栅侧壁导电膜10-1和第7栅侧壁导电膜25-1。该第1栅侧壁导电膜10-1在栅绝缘膜3上延伸，并且与该第1绝缘性侧壁结构体相接，而且通过该第1绝缘性侧壁结构体与该栅结构体分隔且电绝缘。该第7栅侧壁导电膜25-1在栅绝缘膜3上延伸，并且与该第1栅侧壁导电膜10-1相接，而且通过该第1栅侧壁导电膜10-1而与该第1绝缘性侧壁结构体分隔开，而且与该第1栅侧壁导电膜10-1电导通，而且，通过栅绝缘膜3与构成所述漏区的第1延伸部分9-1以及漏11-1分隔开且电绝缘。
该第1绝缘性侧壁结构体包含栅侧壁绝缘膜6和第3栅侧壁绝缘膜7-1。该栅侧壁绝缘膜6在栅绝缘膜3上延伸，并且与该栅结构体的上表面以及第1和第2侧壁相接。该栅侧壁绝缘膜6还具有与第1栅侧壁导电膜10-1的内侧底部相接的外侧底部。该第3栅侧壁绝缘膜7-1通过该栅侧壁绝缘膜6，与该栅结构体分隔，并且与第1栅侧壁导电膜10-1的内侧侧部相接。该栅侧壁绝缘膜6和该第3栅侧壁绝缘膜7-1的组合将该第1导电性侧壁结构体与该栅结构体分隔开且电绝缘。
所述制造工序得到的第2侧壁结构体由与栅结构体的第2侧壁相接的第2绝缘性侧壁结构体、以及第2导电性侧壁结构体构成，该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与栅结构体分隔开且电绝缘，并且通过栅绝缘膜3而与第2延伸部分9-2以及源11-2分隔开且电绝缘。
该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体而与该栅结构体电绝缘，并且通过该栅绝缘膜3与所述的源区电绝缘。该第2导电性侧壁结构体通过该第2绝缘性侧壁结构体以及栅绝缘膜3而成为电浮动。如上所述，该第2绝缘性侧壁结构体在栅5和该第2导电性侧壁结构体之间提供第1电容C1。栅绝缘膜3在该第2导电性侧壁结构体与第2延伸部分9-2及源11-2之间提供第2电容C2。在此，第1电容C1的倒数比第2电容C2的倒数大。根据该关系，该第2导电性侧壁结构体的电位和栅结构体的电位不同，而且与漏区的电位也不同，但与栅结构体的电位相比更强地追随于漏区的电位。
该第2导电性侧壁结构体还包括第2栅侧壁导电膜10-2和第8栅侧壁导电膜25-2。该第2栅侧壁导电膜10-2在栅绝缘膜3上延伸，并且与该第2绝缘性侧壁结构体相接，而且通过该第2绝缘性侧壁结构体与该栅结构体分隔且电绝缘。该第8栅侧壁导电膜25-2在栅绝缘膜3上延伸，并且与该第2栅侧壁导电膜10-2相接，而且通过该第2栅侧壁导电膜10-2而与该第1绝缘性侧壁结构体分隔开，而且与该第2栅侧壁导电膜10-2电导通，而且，通过栅绝缘膜3与构成所述漏区的第2延伸部分9-2以及源11-2分隔开且电绝缘。
该第2绝缘性侧壁结构体包含栅侧壁绝缘膜6和第4栅侧壁绝缘膜7-2。该栅侧壁绝缘膜6在栅绝缘膜3上延伸，并且与该栅结构体的上表面以及第1和第2侧壁相接。该栅侧壁绝缘膜6还具有与第2栅侧壁导电膜10-2的内侧底部相接的外侧底部。该第4栅侧壁绝缘膜7-2通过该栅侧壁绝缘膜6，与该栅结构体分隔，并且与第2栅侧壁导电膜10-2的内侧侧部相接。该栅侧壁绝缘膜6和该第4栅侧壁绝缘膜7-2的组合将该第2导电性侧壁结构体与该栅结构体分隔开且电绝缘。
此外，所述杂质的导电类型、各膜的膜厚以及杂质浓度的记载只不过是一个例子，不必限定于该记载事项。而且，与上述的实施方式相同，也可在SSRW(Super Steep Retrograde Well，超陡后退阱)中形成所述所述场效应型晶体管。此外，也可在SOI衬底上、SOS衬底上或者SOQ衬底上形成所述场效应型晶体管。

Claims (31)

1.一种半导体装置，其至少具有：
源区；
漏区；
具有第1侧壁的栅；
与所述第1侧壁接近的第1绝缘性侧壁结构体；以及
第1导电性侧壁结构体，其通过所述第1绝缘性侧壁结构体而与所述栅电绝缘，并且与所述源区和所述漏区中的一方电连接。
2.根据权利要求1所述的半导体装置，其中，所述第1导电性侧壁结构体与所述第1绝缘性侧壁结构体接近，并且与所述源区和所述漏区中的所述一方相接。
3.根据权利要求1或2所述的半导体装置，该半导体装置具有：
所述第1导电性侧壁结构体；
与所述第1绝缘性侧壁结构体相接的第1侧壁接触部；以及
第2侧壁接触部，其位于所述第1侧壁部的相反侧，并且与所述源区和所述漏区中的所述一方相接。
4.根据权利要求1或2所述的半导体装置，该半导体装置具有：
所述第1导电性侧壁结构体；
与所述第1绝缘性侧壁结构体相接的第1侧壁接触部；以及
底部接触部，其位于与所述第1侧壁部分隔开的位置处，并且与所述源区和所述漏区中的所述一方相接。
5.根据权利要求1至4中任一项所述的半导体装置，该半导体装置至少包含：
所述第1导电性侧壁结构体；
与所述第1绝缘性侧壁结构体接近的第1多晶硅区域；以及
第1金属硅化物区域，其与所述第1多晶硅区域相接，并且与所述源区和所述漏区中的所述一方相接。
6.根据权利要求1至4中任一项所述的半导体装置，该半导体装置至少包含：
所述第1导电性侧壁结构体；以及
第1多晶硅区域，其与所述第1绝缘性侧壁结构体接近，并且与所述源区和所述漏区中的所述一方相接。
7.根据权利要求5或6所述的半导体装置，其中，所述第1多晶硅区域具有与所述源区和所述漏区相同的导电类型。
8.根据权利要求1至7中任一项所述的半导体装置，其中，所述源区和所述漏区中的所述一方至少包含：
与所述第1导电性侧壁结构体相接的第2金属硅化物区域；以及
第1杂质扩散区域，其与所述第2金属硅化物区域相接，并与所述第1导电性侧壁结构体分隔开。
9.根据权利要求1至7中任一项所述的半导体装置，其中，所述源区和所述漏区中的所述一方由在所述第1导电性侧壁结构体下延伸，并且与所述第1导电性侧壁结构体的底部相接的第1杂质扩散区域构成。
10.根据权利要求1至9中任一项所述的半导体装置，其中，所述第1导电性侧壁结构体被维持为与所述源区和所述漏区中的所述一方实质上相同的电位。
11.根据权利要求1至10中任一项所述的半导体装置，该半导体装置还包含：在所述第1绝缘性侧壁结构体上以及所述第1导电性侧壁结构体上连续延伸的第1绝缘性膜。
12.根据权利要求1至11中任一项所述的半导体装置，该半导体装置还包含：在所述第1导电性侧壁结构体下延伸的第1绝缘性层结构体。
13.根据权利要求4至9中任一项所述的半导体装置，该半导体装置还包含：在所述第1导电性侧壁结构体下延伸，且在所述第1导电性侧壁结构体下具有开口部的第2绝缘性层结构体。
14.根据权利要求12或13所述的半导体装置，该半导体装置还包含：第1延伸部分区域，其从所述源区和所述漏区中的所述一方的内侧端部向内侧延伸，并且作为所述第1导电性侧壁结构体的下方以及所述第1绝缘性侧壁结构体的下方、在所述第1绝缘性层结构体的正下方延伸。
15.根据权利要求1至14中任一项所述的半导体装置，该半导体装置还包括：
第2绝缘性侧壁结构体，其与位于所述栅的所述第1侧壁的相反侧的第2侧壁相接；以及
第2导电性侧壁结构体，其通过所述第2绝缘性侧壁结构体与所述栅电绝缘，并且与所述源区和所述漏区中的另一方电连接。
16.根据权利要求14或15所述的半导体装置，该半导体装置还包含：在所述第1绝缘性层结构体、所述源区以及所述漏区的下方延伸的阱区域。
17.根据权利要求12至16中任一项所述的半导体装置，该半导体装置还包含：
在所述第1绝缘性层结构体、所述源区和所述漏区下延伸的硅层；以及
在所述硅层下延伸的绝缘体。
18.一种半导体装置，该半导体装置至少包含：
源区；
漏区；
第1绝缘性层结构体；
具有第1侧壁的栅；
与所述第1侧壁接近的第1绝缘性侧壁结构体；
与所述源区和所述漏区中的一方接近的第2绝缘性侧壁结构体；以及
第1导电性侧壁结构体，其设在所述第1绝缘性层结构体上，并且介于所述第1绝缘性侧壁结构体和所述第2绝缘性侧壁结构体之间，从而通过所述第1绝缘性侧壁结构体而与所述栅电绝缘，并且通过所述第2绝缘性侧壁结构体和所述第1绝缘性层结构体与所述源区和所述漏区中的一方电绝缘，且是电浮动的。
19.根据权利要求18所述的半导体装置，其中，所述第1导电性侧壁结构体的电位与所述栅的电位相比，更强地追随于所述源区和所述漏区中的所述一方的电位。
20.根据权利要求18或19所述的半导体装置，其中，
所述第1绝缘性侧壁结构体在所述栅和所述第1导电性侧壁结构体之间具有第1耦合电容；
所述第1绝缘性层结构体在所述源区和所述漏区中的所述一方与所述第1导电性侧壁结构体之间具有第2耦合电容；
所述第2绝缘性侧壁结构体在所述源区和所述漏区中的所述一方与所述第1导电性侧壁结构体之间具有第3耦合电容；
所述第1耦合电容的倒数比所述第2耦合电容的倒数大，并且比所述第3耦合电容的倒数大。
21.根据权利要求18至20中的任一项所述的半导体装置，其中，所述第1导电性侧壁结构体由具有与所述源区和所述漏区相同的导电类型的第1多晶硅区域构成。
22.根据权利要求18至21中的任一项所述的半导体装置，该半导体装置还包含第1延伸部分区域，该第1延伸部分区域从所述源区和所述漏区中的所述一方的内侧端部向内侧延伸，并且作为所述第1导电性侧壁结构体的下方以及所述第1绝缘性侧壁结构体的下方、在所述第2绝缘性层结构体的正下方延伸。
23.根据权利要求18至22中的任一项所述的半导体装置，该半导体装置还包含：
第2绝缘性层结构体；
第3绝缘性侧壁结构体，其与位于所述栅的所述第1侧壁的相反侧的第2侧壁接近；
第4绝缘性侧壁结构体，其与所述源区和所述漏区中的另一方接近；以及
第2导电性侧壁结构体，其介于所述第3绝缘性侧壁结构体和所述第4绝缘性侧壁结构体之间，从而通过所述第3绝缘性侧壁结构体与所述栅电绝缘，并且通过所述第2绝缘性层结构体和所述第4绝缘性侧壁结构体而与所述源区和所述漏区中的另一方电绝缘，且是电浮动的。
24.根据权利要求20所述的半导体装置，其中，
所述第3绝缘性侧壁结构体在所述栅和所述第2导电性侧壁结构体之间具有第4耦合电容；
所述第2绝缘性层结构体在所述源区和所述漏区中的所述另一方与所述第2导电性侧壁结构体之间具有第5耦合电容；
所述第4绝缘性侧壁结构体在所述源区和所述漏区中的所述另一方与所述第2导电性侧壁结构体之间具有第6耦合电容；
所述第4耦合电容的倒数比所述第5耦合电容的倒数大，并且比所述第6耦合电容的倒数大。
25.一种半导体装置，该半导体装置至少具有：
源区；
漏区；
第1绝缘性层结构体；
具有第1侧壁的栅；
与所述第1侧壁接近的第1绝缘性侧壁结构体；以及
第1导电性侧壁结构体，其与所述第1绝缘性侧壁结构体接近，并且在所述第1绝缘性层结构体上延伸，从而通过所述第1绝缘性侧壁结构体而与所述栅电绝缘，并且通过所述第1绝缘性层结构体与所述源区和所述漏区中的一方电绝缘，且是电浮动的。
26.根据权利要求25所述的半导体装置，其中，所述第1导电性侧壁结构体的电位与所述栅的电位相比，更强地追随于所述源区和所述漏区中的所述一方的电位。
27.根据权利要求25或26所述的半导体装置，其中，
所述第1绝缘性侧壁结构体在所述栅和所述第1导电性侧壁结构体之间具有第1耦合电容；
所述第1绝缘性层结构体在所述源区和所述漏区中的所述一方与所述第1导电性侧壁结构体之间具有第2耦合电容；
所述第1耦合电容的倒数比所述第2耦合电容的倒数大。
28.根据权利要求25至27中的任一项所述的半导体装置，其中，所述第1导电性侧壁结构体由具有与所述源区和所述漏区相同的导电类型的第1多晶硅区域构成。
29.根据权利要求28所述的半导体装置，该半导体装置还包含：第1延伸部分区域，该第1延伸部分区域从所述源区和所述漏区中的所述一方的内侧端部向内侧延伸，并且作为所述第1导电性侧壁结构体的下方以及所述第1绝缘性侧壁结构体的下方、在所述第1绝缘性层结构体的正下方延伸。
30.根据权利要求25至29中的任一项所述的半导体装置，该半导体装置还包含：
第2绝缘性层结构体；
第2绝缘性侧壁结构体，其与位于所述栅的所述第1侧壁的相反侧的第2侧壁接近；以及
第2导电性侧壁结构体，其与所述第2绝缘性侧壁结构体接近，且在所述第2绝缘性层结构体上延伸，从而通过所述第1绝缘性侧壁结构体与所述栅电绝缘，并且通过所述第2绝缘性层结构体而与所述源区和所述漏区中的另一方电绝缘，且是电浮动的。
31.根据权利要求30所述的半导体装置，其中，
所述第2绝缘性侧壁结构体在所述栅和所述第2导电性侧壁结构体之间具有第3耦合电容；
所述第2绝缘性层结构体在所述源区和所述漏区的所述另一方与所述第2导电性侧壁结构体之间具有第4耦合电容；
所述第3耦合电容的倒数比所述第4耦合电容的倒数大。
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