JPH05218068A - Ｍｏｓ型電界効果トランジスタおよびその製法 - Google Patents
Ｍｏｓ型電界効果トランジスタおよびその製法Info
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- JPH05218068A JPH05218068A JP1779792A JP1779792A JPH05218068A JP H05218068 A JPH05218068 A JP H05218068A JP 1779792 A JP1779792 A JP 1779792A JP 1779792 A JP1779792 A JP 1779792A JP H05218068 A JPH05218068 A JP H05218068A
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Abstract
(57)【要約】 （修正有）
【目的】 ＬＤＤ構造特有のホットキャリアによる電気
的特性の劣化を回避し、さらにゲート／ソース・ ドレイ
ン間容量を低減することにある。 【構成】 ゲート電極１５に導電体からなる側壁膜３３
を形成し、これをソース・ドレイン領域１９，２１に電
気的に接触させる構造とし、ホットキャリアをソース・
ドレイン領域へ引き抜くことができる構造とする。さら
に側壁膜の厚さをゲート電極に比べて薄く形成する。
的特性の劣化を回避し、さらにゲート／ソース・ ドレイ
ン間容量を低減することにある。 【構成】 ゲート電極１５に導電体からなる側壁膜３３
を形成し、これをソース・ドレイン領域１９，２１に電
気的に接触させる構造とし、ホットキャリアをソース・
ドレイン領域へ引き抜くことができる構造とする。さら
に側壁膜の厚さをゲート電極に比べて薄く形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）およびその製法に関する。
ランジスタ（ＭＯＳＦＥＴ）およびその製法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴは現在超ＬＳＩの基本素子
として広く用いられているが、素子寸法の微細化にとも
ないチャネル領域における電界強度が増大し、ホットキ
ャリアが発生し、これがゲート酸化膜中に飛び込むこと
で、素子特性を劣化させるという問題が生じてきた。そ
こでチャネル領域における電界強度を緩和する目的で、
ドレイン領域の不純物濃度分布を緩やかにさせた、低濃
度ドレイン領域（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造が用いられるようになった。
として広く用いられているが、素子寸法の微細化にとも
ないチャネル領域における電界強度が増大し、ホットキ
ャリアが発生し、これがゲート酸化膜中に飛び込むこと
で、素子特性を劣化させるという問題が生じてきた。そ
こでチャネル領域における電界強度を緩和する目的で、
ドレイン領域の不純物濃度分布を緩やかにさせた、低濃
度ドレイン領域（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造が用いられるようになった。
【０００３】この構造に関しては、例えば、文献：『電
子材料シリーズ サブミクロンデバイス 』小柳 光正
著（丸善（株）刊）ｐｐ．１８１〜１９８に報告され
ている。以下、図４の（Ａ）〜（Ｃ）を用いて簡単に説
明する。なお、図４は製造工程の概略を装置要部の断面
を用い、ＮチャネルＭＯＳＦＥＴの例について示す。
子材料シリーズ サブミクロンデバイス 』小柳 光正
著（丸善（株）刊）ｐｐ．１８１〜１９８に報告され
ている。以下、図４の（Ａ）〜（Ｃ）を用いて簡単に説
明する。なお、図４は製造工程の概略を装置要部の断面
を用い、ＮチャネルＭＯＳＦＥＴの例について示す。
【０００４】まず、ｐ型シリコン基板４３の素子を作り
込む所定区域以外を酸化して素子分離を行う（図示せ
ず）。次にシリコン基板４３のこの区域の表面を熱酸化
することで酸化膜を成膜し、その上にｎ+ ポリシリコン
を成膜し、これらをゲート電極形状にパターニングする
ことで、ゲート酸化膜４５とゲート電極４７とを得る。
その後、パターニングされたゲート電極４７をマスクに
して、低キャリア濃度のソース領域およびドレイン領域
形成のためのイオン注入を行い、低キャリア濃度領域
（ｎ- 領域）４９、低キャリア濃度領域（ｎ- 領域）５
１を形成する。なお、このイオン注入はヒ素（Ａｓ）、
リン（Ｐ）等を１０13ｃｍ-2程度のドーズ量で行う（図
４の（Ａ））。
込む所定区域以外を酸化して素子分離を行う（図示せ
ず）。次にシリコン基板４３のこの区域の表面を熱酸化
することで酸化膜を成膜し、その上にｎ+ ポリシリコン
を成膜し、これらをゲート電極形状にパターニングする
ことで、ゲート酸化膜４５とゲート電極４７とを得る。
その後、パターニングされたゲート電極４７をマスクに
して、低キャリア濃度のソース領域およびドレイン領域
形成のためのイオン注入を行い、低キャリア濃度領域
（ｎ- 領域）４９、低キャリア濃度領域（ｎ- 領域）５
１を形成する。なお、このイオン注入はヒ素（Ａｓ）、
リン（Ｐ）等を１０13ｃｍ-2程度のドーズ量で行う（図
４の（Ａ））。
【０００５】次にＣＶＤ法により全面に酸化膜５３を
０．５μｍ程度の膜厚で成膜する（図４の（Ｂ））。
０．５μｍ程度の膜厚で成膜する（図４の（Ｂ））。
【０００６】その後、リアクティブイオンエッチング
（ＲＩＥ）等の異方性エッチングにより基板に対し垂直
の方向から酸化膜５３をエッチングする。これにより、
ゲート電極側壁のみに選択的に側壁酸化膜５５、５７を
形成する。この側壁酸化膜５７は低キャリア濃度領域
（ｎ- 領域）と後述する高キャリア濃度領域（ｎ+ 領
域）のイオン注入原点をずらすために設けたものであ
り、ゲート長方向（チャネル方向）のｎ型不純物の濃度
分布を緩やかにすることが目的である。そしてゲート電
極４７および側壁酸化膜５５、５７をマスクにしてヒ素
（Ａｓ）、リン（Ｐ）等を１０15ｃｍ-2程度のドーズ量
でイオン注入することで高キャリア濃度領域（ｎ+ 領
域）５９、高キャリア濃度領域（ｎ+ 領域）６１を形成
する（図４の（Ｃ））。
（ＲＩＥ）等の異方性エッチングにより基板に対し垂直
の方向から酸化膜５３をエッチングする。これにより、
ゲート電極側壁のみに選択的に側壁酸化膜５５、５７を
形成する。この側壁酸化膜５７は低キャリア濃度領域
（ｎ- 領域）と後述する高キャリア濃度領域（ｎ+ 領
域）のイオン注入原点をずらすために設けたものであ
り、ゲート長方向（チャネル方向）のｎ型不純物の濃度
分布を緩やかにすることが目的である。そしてゲート電
極４７および側壁酸化膜５５、５７をマスクにしてヒ素
（Ａｓ）、リン（Ｐ）等を１０15ｃｍ-2程度のドーズ量
でイオン注入することで高キャリア濃度領域（ｎ+ 領
域）５９、高キャリア濃度領域（ｎ+ 領域）６１を形成
する（図４の（Ｃ））。
【０００７】このあと適当な時期にアニールを行って低
キャリア濃度領域および高キャリア濃度領域の活性化を
行って、低キャリア濃度ドレインおよびソース領域（い
ずれもｎ- 領域）、および高キャリア濃度ドレインおよ
びソース領域（いずれもｎ+域）に変えたり、中間絶縁
膜の成膜、コンタクトの形成、金属配線の形成を行い
（図示せず）ＭＯＳＦＥＴの完成となる。
キャリア濃度領域および高キャリア濃度領域の活性化を
行って、低キャリア濃度ドレインおよびソース領域（い
ずれもｎ- 領域）、および高キャリア濃度ドレインおよ
びソース領域（いずれもｎ+域）に変えたり、中間絶縁
膜の成膜、コンタクトの形成、金属配線の形成を行い
（図示せず）ＭＯＳＦＥＴの完成となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来例では次のような問題があった。図５にドレイン
領域近傍の拡大説明図で説明する。ソース領域５９（図
５中にはないが、図４の（Ｃ）参照）からドレイン領域
６１へ向かう横方向の電界は、ｎ- 領域と基板の接合付
近（図５中Ｌにて示す個所）からｎ+ 領域とｎ- 領域の
接合付近（図５中Ｍにて示す個所）において最大とな
る。その結果、ドレイン電流によるインパクトイオン化
がこの領域で生じ、酸化膜４５および中の矢印Ｒ１，Ｒ
２で示す領域部分へホットキャリアＨＣが飛び込み、捕
獲される。このホットキャリアＨＣのうちＲ１部分の一
部はゲート電極に達して、ゲート電極に引き抜かれるの
で、結果的には変化を与えないが、Ｒ１部分に残るホッ
トキャリアＨＣは電荷として残るため電気的特性に影響
を与える。しかし、この電荷はゲート電極４７の直下に
あることから、その電気的影響はほとんどゲート電圧に
隠れてしまい、あまり問題とはならない。
た従来例では次のような問題があった。図５にドレイン
領域近傍の拡大説明図で説明する。ソース領域５９（図
５中にはないが、図４の（Ｃ）参照）からドレイン領域
６１へ向かう横方向の電界は、ｎ- 領域と基板の接合付
近（図５中Ｌにて示す個所）からｎ+ 領域とｎ- 領域の
接合付近（図５中Ｍにて示す個所）において最大とな
る。その結果、ドレイン電流によるインパクトイオン化
がこの領域で生じ、酸化膜４５および中の矢印Ｒ１，Ｒ
２で示す領域部分へホットキャリアＨＣが飛び込み、捕
獲される。このホットキャリアＨＣのうちＲ１部分の一
部はゲート電極に達して、ゲート電極に引き抜かれるの
で、結果的には変化を与えないが、Ｒ１部分に残るホッ
トキャリアＨＣは電荷として残るため電気的特性に影響
を与える。しかし、この電荷はゲート電極４７の直下に
あることから、その電気的影響はほとんどゲート電圧に
隠れてしまい、あまり問題とはならない。
【０００９】一方、Ｒ２部分に飛び込んだホットキャリ
アＨＣについては、側壁酸化膜５７が絶縁膜であるた
め、ホットキャリアＨＣはゲート電極側に引き抜くこと
ができず、すべて捕獲されることとなる。さらにこの領
域はゲート電極４７直下から、ずれた位置にあることか
らゲート電圧が印加されない。その結果、ドレイン電流
が流れる経路に及ぼす捕獲電荷の影響が顕著に現れ、急
激な電気的特性の変化を引き起こす。
アＨＣについては、側壁酸化膜５７が絶縁膜であるた
め、ホットキャリアＨＣはゲート電極側に引き抜くこと
ができず、すべて捕獲されることとなる。さらにこの領
域はゲート電極４７直下から、ずれた位置にあることか
らゲート電圧が印加されない。その結果、ドレイン電流
が流れる経路に及ぼす捕獲電荷の影響が顕著に現れ、急
激な電気的特性の変化を引き起こす。
【００１０】すなわちＲ２領域へ飛び込み、捕獲された
ホットキャリアＨＣによりＲ２領域直下のｎ- 領域５１
が空乏層化し、その結果抵抗値が増大して駆動能力が低
下する。
ホットキャリアＨＣによりＲ２領域直下のｎ- 領域５１
が空乏層化し、その結果抵抗値が増大して駆動能力が低
下する。
【００１１】このように、従来のＬＤＤ構造においては
電界緩和は得られるものの、側壁酸化膜５７中に捕獲さ
れたホットキャリアＨＣによってＬＤＤ特有のホットキ
ャリアによる急激な電気的特性の劣化が生じる。
電界緩和は得られるものの、側壁酸化膜５７中に捕獲さ
れたホットキャリアＨＣによってＬＤＤ特有のホットキ
ャリアによる急激な電気的特性の劣化が生じる。
【００１２】この改良案として、特開平２−８１４３９
号公報では、図６に示すような、側壁膜６３、６５を導
電体のｎ+ ポリシリコンで形成した構造とすることで、
ホットキャリアをソース電極およびドレイン電極へ引き
抜くことを提案している。すなわち側壁部にホットキャ
リアを残留させないことで信頼性を向上させようとする
ものである。なお、図中６９はゲート電極４７の側壁絶
縁膜である。しかしながら、この方法においては、側壁
のｎ+ ポリシリコン膜６３、６５の高さＨ３がゲート電
極４７の高さとほぼ等しいことから、ゲート幅方向に延
びているこのゲート電極４７とポリシリコンの側壁膜６
３、６５との間に構成されるゲート／ソース容量および
ゲート／ドレイン容量が大きくなり、その結果ＦＥＴの
動作速度が大幅に低下してしまうという問題が生じる。
号公報では、図６に示すような、側壁膜６３、６５を導
電体のｎ+ ポリシリコンで形成した構造とすることで、
ホットキャリアをソース電極およびドレイン電極へ引き
抜くことを提案している。すなわち側壁部にホットキャ
リアを残留させないことで信頼性を向上させようとする
ものである。なお、図中６９はゲート電極４７の側壁絶
縁膜である。しかしながら、この方法においては、側壁
のｎ+ ポリシリコン膜６３、６５の高さＨ３がゲート電
極４７の高さとほぼ等しいことから、ゲート幅方向に延
びているこのゲート電極４７とポリシリコンの側壁膜６
３、６５との間に構成されるゲート／ソース容量および
ゲート／ドレイン容量が大きくなり、その結果ＦＥＴの
動作速度が大幅に低下してしまうという問題が生じる。
【００１３】この発明の目的は、電界緩和を目的とした
上、ＬＤＤ特有のホットキャリアによる劣化を回避し、
さらにゲート／ソース間およびゲート／ドレイン間の容
量を低減することにある。
上、ＬＤＤ特有のホットキャリアによる劣化を回避し、
さらにゲート／ソース間およびゲート／ドレイン間の容
量を低減することにある。
【００１４】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、半導体基板上にゲート絶縁膜を
介して設けられたゲート電極と、チャネル領域の両側に
それぞれ設けられた低キャリア濃度の第１拡散層および
高キャリア濃度の第２拡散層と、前記ゲート電極の両側
にそれぞれ設けられた第１絶縁膜と、該ゲート電極の両
側面に沿い前記第１拡散層の部分上にそれぞれ設けた帯
状の第２絶縁膜と、前記第１絶縁膜と接触すると共に該
第２絶縁膜と隣接する前記第２拡散層とに接触している
前記第２絶縁膜を被覆するようにそれぞれ設けられた導
電体膜とを備え、これら導電体膜の膜厚を前記ゲート電
極の膜厚よりも薄くしてあることを特徴とする。
め、この発明によれば、半導体基板上にゲート絶縁膜を
介して設けられたゲート電極と、チャネル領域の両側に
それぞれ設けられた低キャリア濃度の第１拡散層および
高キャリア濃度の第２拡散層と、前記ゲート電極の両側
にそれぞれ設けられた第１絶縁膜と、該ゲート電極の両
側面に沿い前記第１拡散層の部分上にそれぞれ設けた帯
状の第２絶縁膜と、前記第１絶縁膜と接触すると共に該
第２絶縁膜と隣接する前記第２拡散層とに接触している
前記第２絶縁膜を被覆するようにそれぞれ設けられた導
電体膜とを備え、これら導電体膜の膜厚を前記ゲート電
極の膜厚よりも薄くしてあることを特徴とする。
【００１５】この発明の実施にあたり、（ａ）半導体基
板上にゲート絶縁膜を介してゲート電極を形成する工程
と、（ｂ）このゲート電極をマスクとしてゲート長方向
の両側に不純物イオン注入により低キャリア濃度の第１
領域を形成する工程と、（ｃ）このゲート電極の、ゲー
ト幅方向に沿う両側面に第１絶縁膜を形成する工程と、
（ｄ）このゲート電極の両側の第１領域部分上にゲート
幅方向に沿って帯状の第２絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜と接触し、前記第２絶縁膜を覆
い、これに隣接して露出している第１領域部分上に達し
ていて、前記ゲート電極の厚みよりも薄い厚みの導電体
膜を形成する工程と、（ｆ）前記ゲート電極および導電
体膜をマスクとして不純物イオンを注入して、前記ゲー
ト電極の両側に高キャリア濃度の第２領域を形成する工
程と、を含むことを特徴とする。
板上にゲート絶縁膜を介してゲート電極を形成する工程
と、（ｂ）このゲート電極をマスクとしてゲート長方向
の両側に不純物イオン注入により低キャリア濃度の第１
領域を形成する工程と、（ｃ）このゲート電極の、ゲー
ト幅方向に沿う両側面に第１絶縁膜を形成する工程と、
（ｄ）このゲート電極の両側の第１領域部分上にゲート
幅方向に沿って帯状の第２絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜と接触し、前記第２絶縁膜を覆
い、これに隣接して露出している第１領域部分上に達し
ていて、前記ゲート電極の厚みよりも薄い厚みの導電体
膜を形成する工程と、（ｆ）前記ゲート電極および導電
体膜をマスクとして不純物イオンを注入して、前記ゲー
ト電極の両側に高キャリア濃度の第２領域を形成する工
程と、を含むことを特徴とする。
【００１６】また、（ａ）第１導電型の半導体基板上に
ゲート絶縁膜を介して設けたゲート電極を形成する工程
と、（ｂ）該ゲート電極の側面に対しては第１絶縁膜を
介在させて、また、前記半導体基板の表面に対しては前
記ゲート電極寄りに少なくとも第２絶縁膜を部分的に介
在させて、前記ゲート電極の厚みよりも薄い厚みで、導
電体膜を設ける工程と、（ｃ）前記ゲート電極および導
電体膜をマスクとして、前記半導体基板に第２導電型の
不純物をイオン注入する工程とを含むことを特徴とす
る。
ゲート絶縁膜を介して設けたゲート電極を形成する工程
と、（ｂ）該ゲート電極の側面に対しては第１絶縁膜を
介在させて、また、前記半導体基板の表面に対しては前
記ゲート電極寄りに少なくとも第２絶縁膜を部分的に介
在させて、前記ゲート電極の厚みよりも薄い厚みで、導
電体膜を設ける工程と、（ｃ）前記ゲート電極および導
電体膜をマスクとして、前記半導体基板に第２導電型の
不純物をイオン注入する工程とを含むことを特徴とす
る。
【００１７】
【作用】この発明の構成によれば、低キャリア濃度およ
び高キャリア濃度の各領域の形成のためのイオン注入端
をゲート電極の側面に設けた側壁膜で制御でき、また側
面膜の一部をソースおよびドレイン領域にそれぞれ接す
る導電体膜としてあるので、ホットキャリアをソース領
域およびドレイン領域に引き抜くことができる。さら
に、この導電体膜の高さをゲート電極の高さよりも低く
してあるので、ゲート・ドレインおよびゲート・ソース
領域間容量を低減し、信頼性の高い高性能なＭＯＳＦＥ
Ｔを実現できる。
び高キャリア濃度の各領域の形成のためのイオン注入端
をゲート電極の側面に設けた側壁膜で制御でき、また側
面膜の一部をソースおよびドレイン領域にそれぞれ接す
る導電体膜としてあるので、ホットキャリアをソース領
域およびドレイン領域に引き抜くことができる。さら
に、この導電体膜の高さをゲート電極の高さよりも低く
してあるので、ゲート・ドレインおよびゲート・ソース
領域間容量を低減し、信頼性の高い高性能なＭＯＳＦＥ
Ｔを実現できる。
【００１８】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。
説明する。
【００１９】なお、説明に用いる各図は、この発明が理
解できる程度に、各構成成分の形状、大きさ、および配
置関係は概略的に示してあるにすぎない。
解できる程度に、各構成成分の形状、大きさ、および配
置関係は概略的に示してあるにすぎない。
【００２０】図１および図２は、この発明のＭＯＳ型電
界効果トランジスタの製法の一実施例を説明するための
工程図で、各図は主要工程段階で得られた構造体の断面
切り口を示している。
界効果トランジスタの製法の一実施例を説明するための
工程図で、各図は主要工程段階で得られた構造体の断面
切り口を示している。
【００２１】半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する。そのため、この実施例では基板１１
としてシリコン基板を用いる。この基板１１の素子を作
り込む所定領域以外に素子分離酸化膜を形成する（図示
せず）。次に、この所定領域中のシリコン基板１１の表
面を９００℃から１１００℃程度で酸化し、ゲート酸化
膜を３〜２０ｎｍ程度に成膜する。さらに、この上にｎ
+ ポリシリコン膜を５００ｎｍ程度成膜し、その上に窒
化シリコン膜を成膜する。その後レジストマスクを用い
て、この窒化シリコン膜、ｎ+ ポリシリコン膜およびゲ
ート酸化膜をエッチングしてゲート電極形状にパターニ
ングする。このパターニングによりゲート酸化膜１３、
ｎ+ ポリシリコンのゲート電極１５および窒化シリコン
膜１７を得る。
ト電極を形成する。そのため、この実施例では基板１１
としてシリコン基板を用いる。この基板１１の素子を作
り込む所定領域以外に素子分離酸化膜を形成する（図示
せず）。次に、この所定領域中のシリコン基板１１の表
面を９００℃から１１００℃程度で酸化し、ゲート酸化
膜を３〜２０ｎｍ程度に成膜する。さらに、この上にｎ
+ ポリシリコン膜を５００ｎｍ程度成膜し、その上に窒
化シリコン膜を成膜する。その後レジストマスクを用い
て、この窒化シリコン膜、ｎ+ ポリシリコン膜およびゲ
ート酸化膜をエッチングしてゲート電極形状にパターニ
ングする。このパターニングによりゲート酸化膜１３、
ｎ+ ポリシリコンのゲート電極１５および窒化シリコン
膜１７を得る。
【００２２】次に、このゲート電極１５をマスクとして
ゲート長方向の両側に不純物イオン注入Ｉ１を行って、
低キャリア濃度の第１領域を形成する。このとき用いる
不純物イオン注入は、ＡｓあるいはＰを１０13ｃｍ-2程
度のドーズ量で行う。このようにして得られた２つの第
１領域は、低キャリア濃度のソース領域（ｎ- ）１９、
および低キャリア濃度のドレイン領域（ｎ- ）２１であ
る（図１の（Ａ））。
ゲート長方向の両側に不純物イオン注入Ｉ１を行って、
低キャリア濃度の第１領域を形成する。このとき用いる
不純物イオン注入は、ＡｓあるいはＰを１０13ｃｍ-2程
度のドーズ量で行う。このようにして得られた２つの第
１領域は、低キャリア濃度のソース領域（ｎ- ）１９、
および低キャリア濃度のドレイン領域（ｎ- ）２１であ
る（図１の（Ａ））。
【００２３】次に、このゲート電極１５のゲート幅方向
に沿う両側面に第１絶縁膜を形成する。そのため図１の
（Ａ）の構造体を熱酸化して、ソース領域１９上および
ドレイン領域２１上およびゲート電極１５の側壁部に５
〜５０ｎｍ程度の酸化膜２３、２５を形成する（図１の
（Ｂ））。
に沿う両側面に第１絶縁膜を形成する。そのため図１の
（Ａ）の構造体を熱酸化して、ソース領域１９上および
ドレイン領域２１上およびゲート電極１５の側壁部に５
〜５０ｎｍ程度の酸化膜２３、２５を形成する（図１の
（Ｂ））。
【００２４】ここでは、酸化膜２５が第１絶縁膜とな
る。
る。
【００２５】次に、この酸化膜２５を利用して、ゲート
電極１５の両側の第１領域１９、２１の部分上に、ゲー
ト幅方向に沿って帯状の第２絶縁膜を形成する。そのた
め、図１の（Ｂ）の構造体の全面上に、例えばポリシリ
コン膜を５０〜７００ｎｍ程度の膜厚でいったん成膜
し、好ましくはポリシリコン膜をＲＩＥ等の異方性エッ
チングを用いて、ゲート電極１５の側壁部分にのみ側壁
ポリシリコン膜２７を残存形成する（図１の（Ｃ））。
ここで、この側壁ポリシリコン膜２７の厚み（ゲート長
方向の）は第２絶縁膜のゲート長方向の幅を決めるもの
であり、ゲート長、電源電圧等を考慮して適宜決定す
る。
電極１５の両側の第１領域１９、２１の部分上に、ゲー
ト幅方向に沿って帯状の第２絶縁膜を形成する。そのた
め、図１の（Ｂ）の構造体の全面上に、例えばポリシリ
コン膜を５０〜７００ｎｍ程度の膜厚でいったん成膜
し、好ましくはポリシリコン膜をＲＩＥ等の異方性エッ
チングを用いて、ゲート電極１５の側壁部分にのみ側壁
ポリシリコン膜２７を残存形成する（図１の（Ｃ））。
ここで、この側壁ポリシリコン膜２７の厚み（ゲート長
方向の）は第２絶縁膜のゲート長方向の幅を決めるもの
であり、ゲート長、電源電圧等を考慮して適宜決定す
る。
【００２６】次に、側壁ポリシリコン膜２７をマスクに
して、ソース領域１９およびドレイン領域２１上の酸化
膜２３をエッチングし、さらに側壁ポリシリコン膜２７
を除去するとソース領域１９およびドレイン領域２１の
上に第２酸化膜としての酸化膜２９が形成される（図２
の（Ａ））。
して、ソース領域１９およびドレイン領域２１上の酸化
膜２３をエッチングし、さらに側壁ポリシリコン膜２７
を除去するとソース領域１９およびドレイン領域２１の
上に第２酸化膜としての酸化膜２９が形成される（図２
の（Ａ））。
【００２７】次に、上述した第１絶縁膜としての酸化膜
２５と接触し、かつ、第２絶縁膜としての酸化膜２９を
覆う導電体膜を形成する。そのため図２の（Ａ）の構造
体の全面にｎ+ ポリシリコン膜３１を７０〜１０００ｎ
ｍ程度の膜厚で成膜する（図２の（Ｂ））。ここでｎ+
ポリシリコン膜３１の膜厚は、後述する工程で得られる
導電体膜としてのｎ+ ポリシリコン側壁膜がその端部に
おいてソース領域１９およびドレイン領域２１とに接続
される範囲になるように決定すればよい。
２５と接触し、かつ、第２絶縁膜としての酸化膜２９を
覆う導電体膜を形成する。そのため図２の（Ａ）の構造
体の全面にｎ+ ポリシリコン膜３１を７０〜１０００ｎ
ｍ程度の膜厚で成膜する（図２の（Ｂ））。ここでｎ+
ポリシリコン膜３１の膜厚は、後述する工程で得られる
導電体膜としてのｎ+ ポリシリコン側壁膜がその端部に
おいてソース領域１９およびドレイン領域２１とに接続
される範囲になるように決定すればよい。
【００２８】その後、ＲＩＥ等の異方性エッチングによ
りｎ+ ポリシリコン膜３１を膜厚方向にエッチングし、
ゲート電極１５の高さＨ１よりも低い高さＨ２となるま
でエッチングを進め、導電体膜としてｎ+ ポリシリコン
側壁膜３３を得る（図２の（Ｃ））。 ｎ+ ポリシリコ
ン側壁膜３３の高さＨ２は、後に続くｎ+ 形成イオン注
入のマスクとして、ある程度の効果が得られる程度でよ
く、イオン注入エネルギー等により適宜設定できる。ま
た、ｎ+ ポリシリコン側壁３３はゲート電極１５と反対
側の端部でソース・ドレイン領域１９および２１と一部
分接触している。
りｎ+ ポリシリコン膜３１を膜厚方向にエッチングし、
ゲート電極１５の高さＨ１よりも低い高さＨ２となるま
でエッチングを進め、導電体膜としてｎ+ ポリシリコン
側壁膜３３を得る（図２の（Ｃ））。 ｎ+ ポリシリコ
ン側壁膜３３の高さＨ２は、後に続くｎ+ 形成イオン注
入のマスクとして、ある程度の効果が得られる程度でよ
く、イオン注入エネルギー等により適宜設定できる。ま
た、ｎ+ ポリシリコン側壁３３はゲート電極１５と反対
側の端部でソース・ドレイン領域１９および２１と一部
分接触している。
【００２９】この接触個所を図２の（Ｃ）に破線で示し
た円Ａで囲んで示してある。このようにして形成された
導電体膜３３は、第１絶縁膜２５と接触しており、また
第２第２絶縁膜２９を被覆してあり、しかも第１領域１
９、２１とも接触している。
た円Ａで囲んで示してある。このようにして形成された
導電体膜３３は、第１絶縁膜２５と接触しており、また
第２第２絶縁膜２９を被覆してあり、しかも第１領域１
９、２１とも接触している。
【００３０】その後、主としてゲート電極１５および導
電体膜３３をマスクとして用いて、ＡｓあるいはＰ等を
１０15ｃｍ-2程度のドーズ量でイオン注入して、高キャ
リア濃度のソース領域（ｎ+ ）３５および高キャリア濃
度のドレイン領域（ｎ+ ）３７をそれぞれ形成する。こ
こで、この高キャリア濃度の第２領域３５、３７はｎ+
ポリシリコン側壁（導電体膜）３３の外側からのイオン
注入で形成されるため、ゲート電極１５に対し第１領域
１９、２１よりも外側に形成できる（図３）。
電体膜３３をマスクとして用いて、ＡｓあるいはＰ等を
１０15ｃｍ-2程度のドーズ量でイオン注入して、高キャ
リア濃度のソース領域（ｎ+ ）３５および高キャリア濃
度のドレイン領域（ｎ+ ）３７をそれぞれ形成する。こ
こで、この高キャリア濃度の第２領域３５、３７はｎ+
ポリシリコン側壁（導電体膜）３３の外側からのイオン
注入で形成されるため、ゲート電極１５に対し第１領域
１９、２１よりも外側に形成できる（図３）。
【００３１】このようにして、この実施例の主要部分は
形成されるが、実際この後、従来周知の方法で、第１お
よび第２領域の活性化のためのアニール処理、中間絶縁
膜の成膜、熱処理、コンタクトホールの開口、引き出し
金属配線の形成、表面保護膜の形成等を行いＭＯＳ型電
界効果トランジスタを完成する。
形成されるが、実際この後、従来周知の方法で、第１お
よび第２領域の活性化のためのアニール処理、中間絶縁
膜の成膜、熱処理、コンタクトホールの開口、引き出し
金属配線の形成、表面保護膜の形成等を行いＭＯＳ型電
界効果トランジスタを完成する。
【００３２】この発明は上述した実施例にのみ限定され
るものではなく、多くの変形または変更をなし得る。例
えば、導電体膜３３はｎ+ ポリシリコンで形成したが、
タングステン等の高融点金属、高融点金属シリサイド膜
等で形成してもよい。また導電体膜３３を不純物ドープ
しないポリシリコンで形成した後、ｎ+ 形成イオン注入
で同時に低抵抗化するようにして形成することも可能で
ある。
るものではなく、多くの変形または変更をなし得る。例
えば、導電体膜３３はｎ+ ポリシリコンで形成したが、
タングステン等の高融点金属、高融点金属シリサイド膜
等で形成してもよい。また導電体膜３３を不純物ドープ
しないポリシリコンで形成した後、ｎ+ 形成イオン注入
で同時に低抵抗化するようにして形成することも可能で
ある。
【００３３】さらに、図１はＮＭＯＳＦＥＴで説明した
が、ＰＭＯＳＦＥＴであっても不純物の極性を変える程
度で、全く同様に形成できることは言うまでもない。
が、ＰＭＯＳＦＥＴであっても不純物の極性を変える程
度で、全く同様に形成できることは言うまでもない。
【００３４】
【発明の効果】上述した説明から明らかなように、この
発明のＭＯＳ型電界効果トランジスタはＬＤＤ構造のＭ
ＯＳＦＥＴのゲート電極の側壁膜を導電体で構成してあ
り、この導電体が、ソース・ドレイン領域を形成してい
る高キャリア濃度の第２領域と電気的に接触しており、
また、その厚さをゲート電極に比べて薄くした構造とな
っている。そのため、電界緩和効果を維持したうえで、
発生したホットキャリアをソース・ドレイン領域に引き
抜くことができるので、ＬＤＤ固有の急激な劣化を抑制
でき、さらにゲート・ドレイン領域間およびソース・ド
レイン領域間の容量を低減できるため、動作速度を速い
状態に維持することができる。
発明のＭＯＳ型電界効果トランジスタはＬＤＤ構造のＭ
ＯＳＦＥＴのゲート電極の側壁膜を導電体で構成してあ
り、この導電体が、ソース・ドレイン領域を形成してい
る高キャリア濃度の第２領域と電気的に接触しており、
また、その厚さをゲート電極に比べて薄くした構造とな
っている。そのため、電界緩和効果を維持したうえで、
発生したホットキャリアをソース・ドレイン領域に引き
抜くことができるので、ＬＤＤ固有の急激な劣化を抑制
でき、さらにゲート・ドレイン領域間およびソース・ド
レイン領域間の容量を低減できるため、動作速度を速い
状態に維持することができる。
【００３５】ここでソース・ドレイン領域上の酸化膜
は、ｎ- ／ｎ+ 接合による電界緩和が有効に働くことを
目的にして設けられたものである。すなわちドレイン電
流は導電体膜を経由せずに低キャリア濃度の第１領域
（ｎ- 領域からｎ+ 領域）へと流れるようにでき、ホッ
トキャリア発生量を抑制することができる。
は、ｎ- ／ｎ+ 接合による電界緩和が有効に働くことを
目的にして設けられたものである。すなわちドレイン電
流は導電体膜を経由せずに低キャリア濃度の第１領域
（ｎ- 領域からｎ+ 領域）へと流れるようにでき、ホッ
トキャリア発生量を抑制することができる。
【図１】（Ａ）〜（Ｃ）は、実施例のＬＤＤ型ＭＯＳＦ
ＥＴの前半の工程図である。
ＥＴの前半の工程図である。
【図２】（Ａ）〜（Ｃ）は、図１の続きの工程図であ
る。
る。
【図３】図２の続きの工程図であり、この発明のＬＤＤ
型ＭＯＳＦＥＴの実施例の要部を示す断面図である。
型ＭＯＳＦＥＴの実施例の要部を示す断面図である。
【図４】（Ａ）〜（Ｃ）は、従来のＬＤＤ型ＭＯＳＦＥ
Ｔの製造工程図である。
Ｔの製造工程図である。
【図５】図４の（Ｃ）におけるドレイン領域近傍の拡大
説明図である。
説明図である。
【図６】図４とは別の従来法の説明図である。
１１、４３：シリコン基板 １３、４５：ゲート酸化膜 １５、４７：ｎ+ ポリシリコン（ゲート電極） １７：窒化膜 １９、４９：低キャリア濃度ソース領域 ２１、５１：低キャリア濃度ドレイン領域 ２３：ソース領域およびドレイン領域上の酸化膜 ２５：側壁酸化膜 ２７：側壁ポリシリコン膜 ２９：側壁下酸化膜 ３１：ｎ＋ポリシリコン膜 ３３：側壁ｎ+ ポリシリコン（導電体側壁膜） ３５、５９：高キャリア濃度ソース領域 ３７、６１：高キャリア濃度ドレイン領域 ５３：酸化膜 ５５、５７：側壁酸化膜 ６３、６５：側壁ｎ+ ポリシリコン（導電体側壁膜） Ｉ１、Ｉ２：ドープイオン Ａ：導電体側壁とドレイン領域の接合部 Ｌ：基板とｎ- 領域の接合部 Ｍ：ｎ- 領域とｎ+ 領域の接合部 ＨＣ：ホットキャリア
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して設
けられたゲート電極と、チャネル領域の両側にそれぞれ
設けられた低キャリア濃度の第１拡散層および高キャリ
ア濃度の第２拡散層と、前記ゲート電極の両側にそれぞ
れ設けられた第１絶縁膜と、該ゲート電極の両側面に沿
い前記第１拡散層の部分上にそれぞれ設けた帯状の第２
絶縁膜と、前記第１絶縁膜と接触すると共に該第２絶縁
膜と隣接する前記第２拡散層とに接触している前記第２
絶縁膜を被覆するようにそれぞれ設けられた導電体膜と
を備え、これら導電体膜の膜厚を前記ゲート電極の膜厚
よりも薄くしてあることを特徴とするＭＯＳ型電界効果
トランジスタ。 - 【請求項２】 （ａ）半導体基板上にゲート絶縁膜を介
してゲート電極を形成する工程と、（ｂ）このゲート電
極をマスクとしてゲート長方向の両側に不純物イオン注
入により低キャリア濃度の第１領域を形成する工程と、
（ｃ）このゲート電極の、ゲート幅方向に沿う両側面に
第１絶縁膜を形成する工程と、（ｄ）このゲート電極の
両側の第１領域部分上にゲート幅方向に沿って帯状の第
２絶縁膜を形成する工程と、（ｅ）前記第１絶縁膜と接
触し、前記第２絶縁膜を覆い、これに隣接して露出して
いる第１領域部分上に達していて、前記ゲート電極の厚
みよりも薄い厚みの導電体膜を形成する工程と、（ｆ）
前記ゲート電極および導電体膜をマスクとして不純物イ
オンを注入して、前記ゲート電極の両側に高キャリア濃
度の第２領域を形成する工程と、を含むことを特徴とす
るＭＯＳ型電界効果トランジスタの製法。 - 【請求項３】 （ａ）第１導電型の半導体基板上にゲー
ト絶縁膜を介して設けたゲート電極を形成する工程と、
（ｂ）該ゲート電極の側面に対しては第１絶縁膜を介在
させて、また、前記半導体基板の表面に対しては前記ゲ
ート電極寄りに少なくとも第２絶縁膜を部分的に介在さ
せて、前記ゲート電極の厚みよりも薄い厚みで、導電体
膜を設ける工程と、（ｃ）前記ゲート電極および導電体
膜をマスクとして、前記半導体基板に第２導電型の不純
物をイオン注入する工程と、を含むことを特徴とするＭ
ＯＳ型電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779792A JPH05218068A (ja) | 1992-02-03 | 1992-02-03 | Ｍｏｓ型電界効果トランジスタおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779792A JPH05218068A (ja) | 1992-02-03 | 1992-02-03 | Ｍｏｓ型電界効果トランジスタおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218068A true JPH05218068A (ja) | 1993-08-27 |
Family
ID=11953710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1779792A Withdrawn JPH05218068A (ja) | 1992-02-03 | 1992-02-03 | Ｍｏｓ型電界効果トランジスタおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158148A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-02-03 JP JP1779792A patent/JPH05218068A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158148A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |