JPH0728040B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体装置に関し、特にシリコン基板からの引出電極を高融点金属膜と多結晶シリコン膜とを積層した構造とした半導体装置の微細化構造およびその製造方法に関するものである。 DETAILED DESCRIPTION OF THE INVENTION [FIELD OF THE INVENTION The present invention relates to a semiconductor device, in particular a fine semiconductor device in which a refractory metal film and the polycrystalline silicon film and a laminated structure in which a lead electrode from the silicon substrate it relates structures and a manufacturing method thereof.

[従来の技術およびその課題] 近年、半導体装置の分野においては、より高度な需要の拡大に伴なって半導体装置の高集積化と高速化を目指した技術開発が進められている。 [Prior Art and its Problems] In recent years, in the field of semiconductor devices, technology development aiming high integration and high speed of a semiconductor device is accompanied expansion of higher demand is underway. この両者は互いに相反する一面を有しており、半導体装置の高集積化を推進めることによって逆に高速化を阻害するという場合も生じてくる。 The both have opposite one face to each other, even arise when that inhibits faster reversed by Mel promote high integration of a semiconductor device. したがって、この両者を共に実現し得る技術は非常に有効なものとなる。 Accordingly, techniques that can both achieve the both becomes very effective.

半導体装置の高集積化は、必然的に半導体装置の微少化あるいは半導体装置を構成する個々の半導体素子の構造の微細化となって現われてくる。 High integration of a semiconductor device will come appear as miniaturization of the structure of the individual semiconductor devices constituting the fine reduction or a semiconductor device inevitably semiconductor device. この一例として、MOS As an example of this, MOS
(Metal Oxide Semiconductor)型半導体装置において、特に素子構造の微細化を図った従来例として、たとえば特開昭61-16573号公報に示されたものがある。 In (Metal Oxide Semiconductor) type semiconductor device, in particular as a conventional example which attained the miniaturization of device structure, there is shown in JP-Sho 61-16573. 本例に示されたMOS FET(電界効果トランジスタ)の断面構造を第3図に示す。 The sectional structure of the MOS FET shown in the present example (field effect transistor) shown in Figure 3. 第3図に示されたMOS FET1はシリコン基板2の表面上に薄いゲート酸化膜3を介して多結晶シリコン層からなるゲート電極4が形成されている。 The 3 MOS FET1 shown in FIG gate electrode 4 made via the thin gate oxide film 3 on the surface of the silicon substrate 2 polycrystalline silicon layer is formed. シリコン基板2の表面近傍には不純物が拡散されたソース領域5とドレイン領域6とが互いに間隔をもって形成されている。 In the vicinity of the surface of the silicon substrate 2 and the drain region 6 the source region 5 which impurities are diffused is formed at an interval from each other. そして、このソース領域5とドレイン領域6 Then, the source region 5 and the drain region 6
との間に位置するシリコン基板2の表面領域がMOS FET MOS FET surface region of the silicon substrate 2 located between the
のチャネル領域となる。 The channel region. ソース領域5およびドレイン領域6の表面上には多結晶シリコンからなる電極用導電層7、8が形成されている。 On the surface of the source and drain regions 5 and 6 electrode conductive layers 7 and 8 of polycrystalline silicon is formed. この電極用導電層7,8はソース領域5およびドレイン領域6の表面上から素子分離用のフィールド酸化膜9の上面にまで延びて形成されている。 The electrode conductive layers 7 and 8 are formed to extend from the surface of the source and drain regions 5 and 6 to the upper surface of the field oxide film 9 for element isolation. そして、このフィールド酸化膜9の上部で、電極用導電層7、8は層間絶縁膜10に開孔されたコンタクト孔を通してアルミニウム配線層11と接続されている。 Then, at the top of the field oxide film 9, electrode conductive layer 7 and 8 is connected to the aluminum wiring layer 11 through a contact hole which is opened in the interlayer insulating film 10.

構造の微細化の観点から見たこの従来例の特徴点としては、 (1)ゲート電極4の形状が、その下部と上部とで異なるゲート電極幅で形成されている。 The characteristic point of this prior art from the viewpoint of miniaturization of the structure, (1) the shape of the gate electrode 4 is formed in different gate electrode width between its lower and upper. ゲート電極4の下部はゲート電極幅が短く形成されており、このゲート幅によって規定されるMOS FETのチャネル長も短くすることができる。 Under the gate electrode 4 is the gate electrode width is formed shorter, it can be shorter channel length of MOS FET defined by the gate width. また、ゲート電極4の上部はゲート電極幅が広く形成されており、これによってゲート電極4の断面領域の面積が低減するのを抑制している。 Further, the upper portion of the gate electrode 4 is the gate electrode width is wider, whereby the area of ​​the cross-sectional area of ​​the gate electrode 4 is suppressed to reduce. ゲート電極4 The gate electrode 4
の断面積の低減を抑制することは、結果的にゲート電極4の配線抵抗の増大を抑制する。 It is possible to suppress the reduction in the cross-sectional area of, resulting in suppressing the increase in the wiring resistance of the gate electrode 4.

(2)ソース領域5およびドレイン領域6とアルミニウム配線層11とのコンタクトが電極用導電層7、8を介してフィールド酸化膜9の上部で行なわれている。 (2) contact with the source and drain regions 5 and 6 and the aluminum wiring layer 11 is performed in the upper portion of the field oxide film 9 via the electrode conductive layers 7 and 8. このために、ソースおよびドレイン領域5、6はアルミニウム配線層11との直接コンタクトのためのスペースを確保する必要がなくなる。 For this, the source and drain regions 5 and 6 is not necessary to secure a space for direct contact between the aluminum wiring layer 11. これによって、ソースおよびドレイン領域5、6の不純物の拡散幅を縮小することができる。 This makes it possible to reduce the diffusion width of the impurity of the source and drain regions 5,6.

などである。 And the like.

次に、本従来例のMOS FETの主要な製造工程を第4A図ないし第4C図を用いて説明する。 Next, the main manufacturing steps of this conventional example MOS FET with Figures 4A, second 4C FIG.

まず、フィールド酸化膜9が形成されたシリコン基板2 First, a silicon substrate 2 a field oxide film 9 is formed
表面上に多結晶シリコン層12とシリコン酸化膜13とを堆積する(第4A図)。 A polycrystalline silicon layer 12 and the silicon oxide film 13 is deposited on the surface (FIG. 4A).

次に、フォトリソグラフィおよびエッチング法を用いて、MOS FETのチャネル領域となるシリコン基板2の表面上に堆積したシリコン酸化膜13および多結晶シリコン層12とをエッチング除去する。 Next, using photolithography and etching, the silicon oxide film 13 and the polycrystalline silicon layer 12 is deposited on the surface of the silicon substrate 2 serving as a channel region of the MOS FET is etched away. このエッチングはプラズマドライエッチングを用いて行なわれる。 This etching is performed using plasma dry etching. この工程によってシリコン基板2のチャネル領域表面が露出する(第 The channel region surface of the silicon substrate 2 is exposed by the step (a
4B図)。 Figure 4B).

さらに、熱酸化処理を施すことによってシリコン基板2 Further, the silicon substrate 2 by thermal oxidation process
のチャネル領域表面上および多結晶シリコン層12の開孔部内側面にゲート酸化膜3を形成する。 To the formation of the gate oxide film 3 in the opening inside surface of the channel region surface and the polycrystalline silicon layer 12. その後、さらに窒素雰囲気中で加熱処理を施して多結晶シリコン層12中に含ませた不純物をシリコン基板2中に拡散させ、ソース領域5とドレイン領域6とを形成する(第4C図)。 Thereafter, further subjected to a heat treatment in a nitrogen atmosphere the impurities contained in the polycrystalline silicon layer 12 is diffused into the silicon substrate 2, to form the source region 5 and drain region 6 (the 4C view).

ところが、上記のような素子構造および製造工程で製造されるMOS FETは、素子構造の微細化に伴なって以下のような事項が問題となった。 However, MOS FET produced in the device structure and manufacturing process as described above, the following matters became accompanied with miniaturization of the device structure becomes an issue. すなわち、 (a)ソースおよびドレイン領域の接合深さは素子構造の微細化の比例縮小則に従って浅くなることが要求されるが、多結晶シリコン層12からの熱拡散による形成方法は接合深さが浅くなるほど制御が困難になる。 That is, although, forming method by thermal diffusion from the polycrystalline silicon layer 12 has a junction depth is required to be made shallower according (a) source and the junction depth of the drain region is scaling rule of miniaturization of device structures control becomes more difficult as becomes shallower.

(b)シリコン基板2中のソースおよびドレイン領域5、6と電極用導電層7、8とが直接接触するコンタクト方法は、両者のシリコン層界面に自然酸化膜が形成され、接触抵抗の増大を招き、良好なオーミックコンタクトを阻害する。 Contact method (b) and the source and drain regions 5 and 6 in the silicon substrate 2 and the electrode conductive layers 7 and 8 are in direct contact with the natural oxide film on both the silicon layer interface is formed, an increase in contact resistance invited, to inhibit a good ohmic contact.

(c)第4B図に示したように、シリコン酸化膜13および多結晶シリコン層12のエッチング除去工程は、プラズマドライエッチングを用いて行なわれているため、エッチングの終期に露出したシリコン基板2表面がプラズマにより損傷を受ける。 (C) as shown in Figure 4B, an etching step of removing the silicon oxide film 13 and the polycrystalline silicon layer 12, because it is carried out using plasma dry etching, the silicon substrate 2 surface exposed at the end of etching There damaged by the plasma. 特にこのシリコン基板2表面領域は In particular, the silicon substrate 2 surface area
MOS FETのチャネル領域となるために、損傷を受けるとトランジスタの特性劣化を引き起こす。 To be the channel region of the MOS FET, causing deterioration of characteristics of the transistor when damaged.

したがって、本発明は上記のような問題点を解消するためになされたもので、素子構造の微細化とチャネル領域の損傷の低減および電極用導電層の低抵抗化とを同時に達成することができる配線構造を有する半導体装置およびその製造方法を提供することを目的とする。 Accordingly, the present invention has been made to solve the above problems, it is possible to achieve a reduction in the resistance of the reduction and electrode conductive layer damage miniaturization and the channel region of the device structure at the same time and to provide a semiconductor device having a wiring structure.

[課題を解決するための手段] 本発明における半導体装置は、一方の電極用導電層が他方の電極用導電層の上に乗上げた構造を有しており、その内部に第1導電型の不純物領域と第2導電型の不純物領域とを含むシリコン基板と、第1導電型の不純物領域の表面上に積層された第1電極用導電層と、第2導電型の不純物領域の表面上に積層された第2電極用導電層と、この第1電極用導電層と第2電極用導電層との間に形成される絶縁膜とを備えており、第1電極用導電層は、少なくとも高融点金属を含む下部導電層と、この導電層の表面上に形成された多結晶シリコン層との積層構造からなり、第2電極用導電層の一部は第1電極用導電層の表面上に絶縁膜を介して乗上げた構造を有している。 The semiconductor device according to the present invention [Means for Solving the Problems] has a run-up structure on the one electrode conductive layer and the other electrode conductive layer, the first conductivity type therein a silicon substrate including an impurity region and the impurity region of the second conductivity type, a first electrode conductive layer laminated on the surface of the impurity region of the first conductivity type, on the surface of the impurity region of the second conductivity type a second electrode conductive layer are stacked, and an insulating film formed between the first electrode conductive layer and the second electrode conductive layer, the conductive layer for the first electrode is at least high a lower conductive layer containing refractory metal, a laminated structure of polycrystalline silicon layer formed on the surface of the conductive layer, a portion of the second electrode conductive layer on a surface of the first electrode conductive layer and a run-up structure through an insulating film.

また、本発明における半導体装置の製造方法は以下の工程を備えている。 A method of manufacturing a semiconductor device according to the present invention includes the following steps.

(a)半導体基板上に高融点金属を含む導電層を形成する工程。 (A) forming a conductive layer including refractory metal on a semiconductor substrate.

(b)導電層上に不純物を含む第1の多結晶シリコン層を形成する工程。 (B) a first step of forming a polycrystalline silicon layer on the conductive layer containing an impurity.

(c)第1多結晶シリコン層上に第1の絶縁膜を形成する工程。 (C) forming a first insulating film on the first polysilicon layer.

(d)第1の絶縁膜および第1の多結晶シリコン膜とを同時にエッチングし、導電層に達する所定の開口部を形成する工程。 (D) the first insulating film and first polycrystalline silicon film and simultaneously etching the step of forming a predetermined opening reaching the conductive layer.

(e)所定の開口部内に表面が露出した導電層をエッチングし、所定の開口部内に半導体基板表面を露出させる工程。 (E) etching the conductive layer whose surface is exposed in the predetermined openings, exposing the semiconductor substrate surface within a predetermined opening.

(f)所定の開口部の底面と内側面と第1絶縁膜上とに第2の絶縁膜を形成する工程。 (F) forming a second insulating film in a predetermined and bottom surface of the opening and the inner surface and on the first insulating film.

(g)第2の絶縁膜上に第2の多結晶シリコン層を形成する工程。 (G) forming a second polycrystalline silicon layer on the second insulating film.

(h)第2の多結晶シリコン層を所定の形状にパターニングする工程。 Step (h) patterning the second polycrystalline silicon layer into a predetermined shape.

(i)熱処理によって第1の多結晶シリコン層中に含まれる不純物を半導体基板中に拡散させる工程。 (I) a step of diffusing the impurity contained in the first polycrystalline silicon layer by heat treatment in the semiconductor substrate.

[作用] 本発明においては、電極用導電層を高導電性を有する高融点金属を含む層と多結晶シリコン層との積層構造としたことにより、従来の多結晶シリコンの単層構造のものに比べ配線抵抗を低減することができる。 [Operation] In the present invention, by having a laminated structure of the layer and the polycrystalline silicon layer containing a refractory metal having a high conductivity to electrode conductive layer, the a single-layer structure of a conventional polycrystalline silicon it is possible to reduce the wiring resistance compared.

また、不純物拡散領域と電極用導電層とのコンタクトは、高融点金属膜等を介して行なわれる。 The contact between the impurity diffusion regions and the electrode conductive layer is performed through the high melting point metal film or the like. したがって、 Therefore,
不純物拡散領域と多結晶シリコン導電層とが直接コンタクトされる従来のタイプに比べ、接触抵抗が低減される。 Compared with the conventional type in which the impurity diffusion regions and polycrystalline silicon conductive layer is in direct contact, the contact resistance is reduced. さらに、不純物拡散領域でのシート抵抗も低減される。 Further, the sheet resistance of the impurity diffusion region is reduced.

さらに、半導体基板中に形成される不純物拡散領域は、 Further, the impurity diffusion region formed in the semiconductor substrate,
電極用導電層を構成する多結晶シリコン層中に含ませた不純物を高融点金属膜を介して半導体基板中に熱拡散させて形成される。 It was included in the polycrystalline silicon layer constituting the electrode conductive layer impurity is thermally diffused into the semiconductor substrate through a refractory metal film is formed. この際、高融点金属膜は、不純物の拡散源である多結晶シリコン層から半導体基板中の不純物領域が形成されるべき領域までの拡散距離を大きくしている。 In this case, the refractory metal film is to increase the diffusion length of the polycrystalline silicon layer is a diffusion source of impurity to the region to an impurity region is formed in the semiconductor substrate. さらに、高融点金属膜中での不純物の拡散速度はシリコン層内における拡散速度に比べて小さい。 Furthermore, the diffusion rate of impurities in the refractory metal film is small compared to the diffusion rate in the silicon layer. この両者によって半導体基板中の不純物の拡散時間を長くとることにより熱拡散工程の処理時間の調整を容易にしている。 The adjustment of the processing time of the thermal diffusion process is facilitated by a longer diffusion time of impurities in the semiconductor substrate by both. これによって熱拡散処理の制御性を高め、浅い接合の形成を容易にしている。 This enhances the controllability of the thermal diffusion process, to facilitate the formation of shallow junctions.

さらに、本発明の他の例では半導体装置の製造工程において、高融点金属膜上の多結晶シリコン膜をエッチングする際に、この高融点金属膜をエッチング阻止膜として用いている。 Further, in another embodiment of the present invention in a manufacturing process of a semiconductor device, in etching the polycrystalline silicon film on the refractory metal film, and using the high melting point metal film as an etching stop layer. すなわち、通常の多結晶シリコン膜のエッチング工程では、このエッチングによって半導体基板表面が損傷を受ける。 That is, in the etching step of a conventional polycrystalline silicon film, the semiconductor substrate surface is damaged by the etching. ところが、高融点金属膜を半導体基板表面に介在させることによって多結晶シリコン膜のエッチングによって直接半導体基板表面が露出し、損傷を受けるのを防止することができる。 However, to expose the direct semiconductor substrate surface by etching the polycrystalline silicon film by interposing a refractory metal film on a semiconductor substrate surface, it is possible to prevent the damage. その後、半導体基板表面に対しダメージの少ないエッチング法により金属膜を除去することにより、半導体基板表面の損傷を防止することができる。 Thereafter, by removing the metal film by a small etching of damage to the semiconductor substrate surface, it is possible to prevent damage to the semiconductor substrate surface.

[発明の実施例] 以下、本発明の好ましい実施例について図を用いて説明する。 [Example of the Invention] Hereinafter, the preferred embodiments of the present invention will be described with reference to FIG.

本発明の最も好ましい実施例として、MOS FETの構造をその製造工程に従って順に示した第1A図ないし第1F図を用いて説明する。 The most preferred embodiment of the present invention will be described with reference to Figures 1A to third 1F view shown in order according to the production process of the structure of the MOS FET.

まず、ウェル領域30が形成されたシリコン基板2の表面上の所定領域にLOCOS(Local Oxidation of Silicon) First, LOCOS in a predetermined region on the surface of the silicon substrate 2 which the well region 30 is formed (Local Oxidation of Silicon)
法を用いて素子分離用のフィールド酸化膜9を形成する。 A field oxide film 9 for element isolation by using the law. 次にシリコン基板2の表面上に、CVD(Chemical Va Then on the surface of the silicon substrate 2, CVD (Chemical Va
por Deposition)法またはスパッタデポジション法を用いて、たとえばタングステンシリサイド(WSi x )やチタンシリサイド(TiSi x )などの高融点金属シリサイド膜31を堆積する。 with por Deposition) method or a sputtering deposition method, for example, depositing a refractory metal silicide film 31 such as tungsten silicide (WSi x) or titanium silicide (TiSi x). さらに、CVD法を用いて第1の多結晶シリコン膜32を堆積する。 Furthermore, depositing a first polycrystalline silicon film 32 by CVD. そして、イオン注入法により第1の多結晶シリコン膜32の膜中にヒ素等の不純物を導入する(第1A図)。 Then, an impurity is introduced into such as arsenic in the film of the first polycrystalline silicon film 32 by ion implantation (FIG. 1A).

次に、第1の多結晶シリコン膜32の上に、CVD法を用いて酸化シリコン膜33を堆積する。 Next, on the first polycrystalline silicon film 32 is deposited a silicon oxide film 33 by CVD. その後、写真製版技術を用いて、MOS FETのチャネル領域34となるシリコン基板2の所定の表面領域上に堆積した第1の多結晶シリコン膜32と、酸化シリコン膜33とをプラズマエッチングなどを用いてエッチング除去する。 Then, using by photolithography, and the first polycrystalline silicon film 32 deposited on the predetermined surface region of the silicon substrate 2 serving as a channel region 34 of the MOS FET, a plasma etching and a silicon oxide film 33 Te is removed by etching. この工程により高融点金属シリサイド膜31の所定領域が露出される。 A predetermined area of ​​the refractory metal silicide film 31 is exposed by this step. さらに、 further,
このエッチング工程によりパターニングされた第1の多結晶シリコン膜32は、ソース・ドレイン領域用の引出電極32aとなる(第1B図)。 The first polysilicon film 32 which is patterned by the etching process, the extraction electrode 32a for the source and drain regions (Figure 1B).

さらに、高融点金属シリサイド膜31の露出した所定領域をウエットエッチング法を用いて除去する。 Furthermore, it is removed by wet etching the exposed predetermined region of the refractory metal silicide film 31. ウエットエッチング法としては、たとえばフッ酸水溶液やあるいはフッ酸とフッ化アンモニウムとの混合溶液などを用いて行なわれる。 The wet etching method, for example, carried out by using a mixed solution of hydrofluoric acid aqueous solution and or hydrofluoric acid and ammonium fluoride. このエッチング工程は、特にチャネル領域 This etching step, particularly the channel region
34を構成するシリコン基板2表面にエッチングによる損傷を与えない方法としてウエットエッチングが選択されている。 34 wet etching is selected as the method does not damage by etching on the silicon substrate second surface constituting the.

その後、シリコン基板2表面のチャネル領域34およびパターニングされた積層膜31、32a、33の表面および側面に、CVD法を用いてシリコン酸化膜またはシリコン窒化膜などの絶縁膜35を形成する。 Thereafter, the laminated films 31,32a which are channel regions 34 and patterning of the silicon substrate second surface, the surface and the side surface 33, an insulating film 35 such as a silicon oxide film or a silicon nitride film by a CVD method. チャネル領域34上に形成された絶縁膜35は、トランジスタのゲート絶縁膜を構成する(第1C図)。 Insulating film 35 formed on the channel region 34 constitute a gate insulating film of the transistor (Figure 1C).

次に、CVD法を用いて第2の多結晶シリコン膜36を全面に堆積する(第1D図)。 Then, the second polycrystalline silicon film 36 is deposited on the entire surface by a CVD method (a 1D view).

次に、ソース・ドレイン領域を形成するための熱処理工程に進む。 Then, the process proceeds to a heat treatment step for forming the source and drain regions. 第1の多結晶シリコン膜32a中に含まれるリンやヒ素などの不純物は、高温熱処理により高融点金属シリサイド膜31を通過してシリコン基板2中に熱拡散する。 Impurities such as phosphorus or arsenic contained in the first polycrystalline silicon film 32a is thermally diffused into the silicon substrate 2 through the refractory metal silicide film 31 by high-temperature heat treatment. これによって、シリコン基板2中にソース領域5とドレイン領域6とが形成される。 Thus, the source region 5 and drain region 6 is formed in the silicon substrate 2. 高融点金属シリサイド膜31があるため、多結晶シリコン膜中の不純物がシリコン基板2中の所定領域に到達するまでの拡散距離が長くなる。 Since there is a refractory metal silicide film 31, the diffusion distance to impurities in the polycrystalline silicon film reaches a predetermined region in the silicon substrate 2 is increased. また、高融点金属シリサイド膜31中にヒ素などの不純物を一部捕獲したりする。 Also, or capture some impurities such as arsenic into a refractory metal silicide film 31. これらの作用によって熱拡散に要する処理時間を長くさせ、熱拡散処理の制御性を良くしている。 The processing time required for thermal diffusion through these effects is long and to improve the controllability of the thermal diffusion treatment. そして、この熱拡散処理時間を精度良く制御することにより浅い接合深さを有するソース領域・ドレイン領域5、6とを形成することができる。 Then, it is possible to form a source region and drain regions 5 and 6 having a shallow junction depth by precisely controlling the thermal diffusion treatment time.

その後、写真製版技術を用いて第2の多結晶シリコン膜 Then, a second polycrystalline silicon film by photolithography
36をエッチングする。 36 is etched. これによって、ゲート電極36aがパターニング形成される。 Thereby, the gate electrode 36a is patterned. ゲート電極36aは、ソース・ The gate electrode 36a, the source
ドレイン領域5、6の引出電極となる第1の多結晶シリコン膜32aの表面上にその一部が乗上げた構造となっている(第1E図)。 Part on the surface of the first polysilicon film 32a serving as a lead electrode of the drain regions 5 and 6 is in the run-up structure (the 1E view).

最後に、層間絶縁膜37を形成した後、コンタクトホールを開孔し、このコンタクトホール内にアルミニウム配線層38を形成する。 Finally, after forming the interlayer insulating film 37, a contact hole is opening, to form an aluminum wiring layer 38 in the contact hole. 以上の工程によりMOS FETの製造プロセスが完了する(第1F図)。 Through the above process the manufacturing process of MOS FET is completed (the 1F view).

上記のように、本実施例におけるMOS FETのゲート電極3 As described above, the gate electrode 3 of the MOS FET in this embodiment
6aは、ソース・ドレイン領域5、6の表面上に形成された第1の多結晶シリコン膜32aの上部に乗上げた構造を有している。 6a has a structure in which riding on top of the first polysilicon film 32a formed on the surface of the source and drain regions 5 and 6. したがって、このゲート電極36aの下部領域が位置するチャネル領域のチャネル幅が微細となった場合でも、ゲート電極36aの乗上げ構造部分の幅を大きくとることができる。 Therefore, it is possible to take this even when the channel width of the channel region in which the lower region is located in the gate electrode 36a becomes fine, increasing the width of the riding structural part of the gate electrode 36a. これによって、ゲート電極36aの導電用の有効断面積を大きくとることができる。 Thereby, it is possible to increase the effective cross-sectional area of ​​the conductive gate electrode 36a. そして、このような構造によってゲート電極36aの配線抵抗を低く抑えることができる。 Then, it is possible to reduce the wiring resistance of the gate electrode 36a by such a structure.

また、ソース・ドレイン領域5、6の表面上に形成された第1の多結晶シリコン膜32aは、シリコン基板2中にソース・ドレイン領域形成用の不純物を導入する働きと、ソース・ドレイン領域5、6とアルミニウム配線層 Further, first polycrystalline silicon film 32a formed on the surface of the source and drain regions 5 and 6, and serves to introduce impurities for the source and drain regions formed in the silicon substrate 2, the source-drain region 5 , 6 and the aluminum wiring layer
38とを接続する内部配線としての働きとをなしている。 Forms and serve as internal wiring connecting the 38.
そして、内部配線としては、高融点金属シリサイド膜31 Then, as the internal wiring, a refractory metal silicide film 31
との積層構造を形成しているため、そのシート抵抗を低減することができる。 Since forming the laminated structure of a, it is possible to reduce the sheet resistance. たとえば、多結晶シリコン層単層のみの場合、シート抵抗が100〜700Ω/□であったが、 For example, when only the polycrystalline silicon layer alone, although the sheet resistance was 100~700Ω / □,
積層構造の場合は1〜3Ω/□程度に軽減される。 In the case of the laminated structure is reduced to 1~3Ω / □ degree.

また、本実施例のMOS FETのソース・ドレイン領域5、 The source and drain regions 5 of the MOS FET of this embodiment,
6は、不純物を第1の多結晶シリコン膜32aから高融点金属シリサイド膜31を通過してシリコン基板2中へ熱拡散させて形成している。 6 forms an impurity from the first polycrystalline silicon film 32a is thermally diffused passed to the silicon substrate 2 in the refractory metal silicide film 31. これにより、不純物の拡散深さの制御性を改善し、浅い接合の形成を容易にしている。 Thus, improving the controllability of the diffusion depth of impurities to facilitate the formation of shallow junctions.
そして、ソース・ドレイン領域5、6の浅い接合は、シリコン基板2とソース・ドレイン領域5、6との間の寄生接合容量を小さくすることができる。 The shallow junction of the source and drain regions 5 and 6, it is possible to reduce the parasitic junction capacitance between the silicon substrate 2 and the source and drain regions 5 and 6.

さらに、製造工程においては、シリコン基板2のチャネル領域上に堆積させた高融点金属シリサイド膜31をエッチング阻止膜として利用している。 Further, in the manufacturing process utilizes a refractory metal silicide film 31 deposited on the channel region of the silicon substrate 2 as an etch stop layer. すなわち、第1の多結晶シリコン膜32のゲート形成用パターニング工程に対して、パターニング用のプラズマエッチングによりシリコン基板2表面が損傷されるのを防止する。 That is, to prevent the first polysilicon film 32 of the gate-forming patterning process, from the silicon substrate 2 surface is damaged by plasma etching for patterning. その後、このチャネル領域上の高融点金属シリサイド膜31は基板表面に損傷を与えないウェットエッチング法によって除去される。 Thereafter, a refractory metal silicide film 31 on the channel region is removed by a wet etching method does not damage the substrate surface. 通常、素子構造の微細化に伴なって、チャネル領域を規定するこのエッチング工程は微細加工精度に優れたドライエッチング法により行なわれるのが望ましい。 Usually, becomes accompanied with miniaturization of device structures, the etching step that defines the channel region is desirably carried out by dry etching with excellent fine processing accuracy. ところが、ドライエッチングではシリコン基板表面へのダメージを与えるという問題が避けられない。 However, it is impossible to avoid the problem that in the dry etching damage to the surface of the silicon substrate. 一方、ウェットエッチングは微細加工精度の上で適応限界がある。 On the other hand, wet etching is indicated for limitations on microfabrication precision. したがって、本実施例では基本的にチャネル形成用のエッチングとしてドライエッチングを用い、基板表面へのダメージ防止用として高融点金属シリサイド膜 Thus, using dry etching as a basic etching for forming a channel in the present embodiment, a refractory metal silicide film for the prevention damage to the substrate surface
31を利用している。 We are using 31. そして、高融点金属シリサイド膜31 Then, a refractory metal silicide film 31
の除去用としてウェットエッチングを用いている。 And wet etching for the removal. したがって、ウェットエッチングの等方性の影響を抑制するために、高融点金属シリサイド膜31を薄く形成している。 Therefore, in order to suppress the influence of isotropic wet etching, and forming a thin refractory metal silicide film 31. このように、2段階のエッチング工程により形成されたシリコン基板2表面のチャネル領域は良質な結晶性を保持することにより、電気的特性の優れたMOS FETを得ることができる。 Thus, the channel region of the formed silicon substrate 2 surface by two-step etching process by maintaining a high quality crystallinity, it is possible to obtain an excellent MOS FET electrical characteristics.

なお、上記実施例においては、ソース・ドレイン領域形成用の熱拡散処理工程を第1E図に示す工程において行なわれる例について示したが、これに限定されることなく、第1の多結晶シリコン層31aのパターニング工程が終了した後であれば、適当な工程の間に実施しても構わない。 In the above embodiment shows an example which is performed in the step of indicating the source and drain region formation of the thermal diffusion treatment step to the 1E view, without being limited thereto, the first polycrystalline silicon layer if after 31a patterning step is completed, it may also be performed during a suitable step.

次に、本発明の好ましい第2の実施例について第2A図ないし第2E図を用いて説明する。 It will now be described with reference to Figures 2A, second 2E diagram for a second preferred embodiment of the present invention. 本実施例は、上記第1の実施例と同様にMOS FETの構造およびその製造方法に関するものである。 This embodiment relates to a structure and a manufacturing method thereof of the first embodiment as well as MOS FET. そして、第2A図ないし第2B図に示した製造工程は上記の第1の実施例の第1A図ないし第1B図に示した製造工程と同一であるので、これらは図示するに留めここでの説明を省略する。 Since production steps shown in Figures 2A to Figure 2B is the same as the manufacturing steps shown in Figures 1A through Figure 1B of the first embodiment described above, these are here bear in the illustrated description thereof will be omitted.

第2B図に示した製造工程が終了した段階では、内部配線を構成する第1の多結晶シリコン膜32aが形成され、さらにチャネル領域34には高融点金属シリサイド膜31が露出している。 At the stage manufacturing process shown in FIG. 2B is finished, the first polysilicon film 32a is formed which constitutes the internal wiring is exposed refractory metal silicide film 31 is further to the channel region 34.

次に、第1の多結晶シリコン膜パターン32aの表面上と、チャネル領域34の高融点金属シリサイド膜31の表面上にCVD法を用いて第2のシリコン酸化膜39を形成する(第2C図)。 Next, the surface of the first polysilicon film pattern 32a, by CVD on the surface of the refractory metal silicide film 31 of the channel region 34 to form a second silicon oxide film 39 (second 2C Figure ).

その後、この第2の酸化シリコン膜39を反応性イオンエッチングを用いて異方性エッチングする。 Thereafter, anisotropic etching using a reactive ion etching the second silicon oxide film 39. これにより、 As a result,
第1の多結晶シリコンパターン32aの端面に接する領域にのみ第2のシリコン酸化膜39が残余する。 The second silicon oxide film 39 only in the region in contact with the end surface of the first polysilicon pattern 32a is residual. この残余した第2のシリコン酸化膜をサイドウォールスペーサ40と称する(第2D図)。 The residual was the second silicon oxide film is referred to as a sidewall spacer 40 (first 2D view).

その後、第1の実施例の第1C図ないし第1F図に示されたものと同様の工程を行なうことにより、MOS FETが製造される。 Thereafter, by performing the same steps as those shown in Figure 1C, second 1F view of a first embodiment, MOS FET is manufactured.

ここで、サイドウォールスペーサ40の機能について説明する。 Here, a description will be given of a function of the sidewall spacers 40. 第2E図を参照して、まず、第1に、サイドウォールスペーサ40は、ゲート電極36aとソース・ドレイン領域5、6用の引出電極32aとの間に絶縁性を確保する。 With reference to 2E views, firstly, the first, sidewall spacers 40, ensuring insulation between the gate electrode 36a and the lead-out electrode 32a for the source and drain regions 5 and 6.

さらに、第2に、サイドウォールスペーサ40は引出電極(第1の多結晶シリコン膜)32aと、高融点金属シリサイド膜31とのチャネル領域34側端面での端面位置をサイドウォールスペーサ40の厚み分だけずらして構成する。 Further, the second, sidewall spacers 40 are extraction electrodes (first polysilicon film) 32a and, the thickness of the sidewall spacer 40 the end face position of the channel region 34 side end surface of the refractory metal silicide film 31 only shifting and configure.
このような不純物が導入された第1の多結晶シリコン膜 First polycrystalline silicon film such impurities are introduced
32aと高融点金属シリサイド膜31とのオフセット構造を用いて熱拡散処理を行なうと、不純物は、まず第1の多結晶シリコン膜32aから高融点金属シリサイド膜31中へ拡散し、その後、この高融点金属シリサイド膜31とシリコン基板2表面との接触面を通してシリコン基板2中へ拡散される。 When performing a thermal diffusion process using the offset structure 32a and a refractory metal silicide film 31, impurities are diffused from the first first polysilicon film 32a to the refractory metal silicide film 31 in, then, this high It is diffused through the contact surface with the refractory metal silicide film 31 and the silicon substrate 2 surface to the silicon substrate 2 in. このために、サイドウォールスペーサ40の下部に位置する高融点金属シリサイド膜31の一部分から拡散される不純物は、第1の多結晶シリコン膜32aに接する高融点金属シリサイド膜31の領域から拡散される不純物に対して、拡散に要する時間が長くかかる。 Therefore, impurities diffused from a portion of the refractory metal silicide film 31 located under the sidewall spacers 40 is diffused from the region of the refractory metal silicide film 31 in contact with the first polysilicon film 32a to impurities, it takes a long time required for diffusion. このために、同一の熱拡散工程によっては不純物の拡散深さが深く高濃度の領域5、6と拡散深さが浅く低濃度の領域 Therefore, the low concentration region diffusion depth deeper the high concentration regions 5 and 6 is shallower diffusion depth of the impurity by the same thermal diffusion process
51、61とが形成される。 And 51 and 61 are formed. このような低濃度と高濃度の2 2 of such low concentration and high concentration
層構造からなるソース・ドレイン領域はいわゆるLDD(L Source and drain regions having a layer structure so-called LDD (L
ightly Doped Drain)構造と呼ばれる。 It called the ightly Doped Drain) structure. そして、LDD構造はショートチャネル効果を有効に防止し、微細構造の Then, LDD structure effectively prevents the short channel effect, the microstructure
MOS FETのトランジスタ特性を向上させる。 Improving the transistor characteristics of the MOS FET.

なお、上記第1および第2の実施例では、高融点金属シリサイド膜を形成する金属膜としてチタン膜を用いた場合について説明したが、これに限定されることなく、金属膜として、たとえばタングステン、モリブデン、コバルト、ニッケル、プラチナ、タンタル、ジルコニウム、 In the above-described first and second embodiments have been described for the case where a titanium film is used as the metal film for forming the refractory metal silicide film, without being limited thereto, as a metal film, such as tungsten, molybdenum, cobalt, nickel, platinum, tantalum, zirconium,
パラジウムなどの高融点金属を用いても構わない。 It may be used a high-melting metal such as palladium. また、高融点金属シリサイド膜の代わりに高融点金属膜を用いてもよく、さらに両者の複合膜を用いても構わない。 Alternatively, it is also possible to use high-melting point metal film, instead of the refractory metal silicide film, it may be further used a composite membrane of both.

さらに、上記第1および第2の実施例に示したように、 Furthermore, as shown in the above first and second embodiment,
ソース・ドレイン領域の表面上に形成される電極用導電層を構成する多結晶シリコン膜中に導入される不純物としては、たとえばヒ素、リン、ボロン、アンチモンなどを用いてもよい。 As an impurity to be introduced into the polycrystalline silicon film constituting the electrode conductive layer formed on the surface of the source and drain regions, such as arsenic, phosphorus, boron, or the like may be used antimony.

さらに、上記実施例においては、本発明をMOS FETに適用した例について説明したが、たとえば相補型MOS半導体装置に適用しても全く同等の効果を得ることができる。 Further, in the above embodiment, the present invention has been described as being applied to the MOS FET, it is possible to obtain exactly the same effect even when applied to, for example, a complementary MOS semiconductor device. また、バイポーラ型半導体装置にも適用することができる。 Further, it is also applicable to bipolar semiconductor device.

[発明の効果] 以上のように、本発明によれば、シリコン基板中の不純物領域上に高融点金属シリサイド膜と多結晶シリコン膜との積層構造からなる電極用導電層を形成したことにより、素子構造の微細化と電極用配線の低抵抗化とを同時に実現することができる。 Thus [Effect of the Invention] According to the present invention, by forming the electrode conductive layer having a laminated structure of a refractory metal silicide film and the polycrystalline silicon film on the impurity region in the silicon substrate, it is possible to achieve a low resistance of the miniaturization of device structure and the electrode wiring concurrently. また、本発明による製造方法を用いれば、高融点金属シリサイド膜を利用して第1の多結晶シリコン膜のエッチング時に基板表面が受けるダメージを防止し、さらにシリコン基板中に熱拡散により形成される不純物領域の接合深さを浅く形成することができ、これにより半導体装置の電気的特性を改善することができる。 Further, by using the manufacturing method according to the present invention, to prevent damage the substrate surface subjected to etching of the first polysilicon layer using a refractory metal silicide film is formed by thermal diffusion to a further silicon substrate it can be formed shallow junction depth of the impurity regions, thereby improving the electrical characteristics of the semiconductor device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1A図、第1B図、第1C図、第1D図、第1E図および第1F図は、本発明の第1の実施例によるMOS FETの製造工程を順に示した製造工程断面図である。 Figures 1A, Figure 1B, Figure 1C, a 1D view, the 1E view and a 1F diagrams are manufacturing process sectional views of the manufacturing steps shown in the order of MOS FET according to a first embodiment of the present invention. 第2A図、第2B図、第 Figures 2A, Figure 2B, the
2C図、第2D図、第2E図は、本発明の第2の実施例による 2C diagrams, the 2D view, the 2E diagram according to a second embodiment of the present invention
MOS FETの製造工程を順に示した製造工程断面図である。 The manufacturing process of the MOS FET are manufacturing process sectional views illustrating in sequence. 第3図は、従来のMOS FETの断面構造を示す断面構造図である。 Figure 3 is a sectional view showing a sectional structure of a conventional MOS FET. 第4A図、第4B図および第4C図は、第3図に示したMOS FETの主要な製造工程を示す製造工程断面図である。 Figures 4A, Figure 4B and the 4C diagrams are manufacturing step sectional views illustrating main manufacturing steps of MOS FET shown in FIG. 3. 図において、1はMOS FET、2はシリコン基板、3,35はゲート酸化膜、4,36aはゲート電極、5はソース領域、 In the figure, reference numeral 1 denotes MOS FET, 2 is a silicon substrate, 3,35 the gate oxide film, 4,36A gate electrode, 5 is a source region,
6はドレイン領域、7,8,32aは電極用導電層、31は高融点金属シリサイド膜を示している。 6 denotes a drain region, 7,8,32A the electrode conductive layer, 31 denotes a high melting point metal silicide film. なお、図中、同一符号は同一または相当部分を示す。 In the drawings, the same reference numerals denote the same or corresponding parts.

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】一方の電極用導電層が他方の電極用導電層の上に乗上げた構造を有している半導体装置であって、 その内部に第1導電型の不純物領域と第2導電型の不純物領域とを含むシリコン基板と、 前記第1導電型の不純物領域の表面上に積層された第1 We claim: 1. One electrode conductive layer is a semiconductor device having a structure in which riding on top of the other electrode conductive layer, the impurity region and the second conductive of the first conductivity type therein a silicon substrate including an impurity region of the first laminated on the surface of the impurity region of the first conductivity type 1
    電極用導電層と、 前記第2導電型の不純物領域の表面上に積層された第2 And electrode conductive layer, the first laminated on the surface of the impurity region of the second conductivity type 2
    電極用導電層と、 前記第1電極用導電層と前記第2電極用導電層との間に形成される絶縁膜とを備え、 前記第1電極用導電層は、少なくとも高融点金属を含む下部導電層と、この導電層の表面上に形成された多結晶シリコン層とを含み、 前記第2電極用導電層の一部は、前記第1電極用導電層の表面上に前記絶縁膜を介して乗上げた構造を有している、半導体装置。 And electrode conductive layer, wherein an insulating film formed between the first electrode conductive layer and the second electrode conductive layer, the first electrode conductive layer, a lower, including at least a high-melting-point metal a conductive layer, and a polycrystalline silicon layer formed on the surface of the conductive layer, a portion of the second electrode conductive layer through the insulating film on the surface of the first electrode conductive layer has a run-up structure Te in which the semiconductor device.
  2. 【請求項2】半導体基板上に高融点金属を含む導電層と多結晶シリコン層との積層構造の電極用導電層を有する半導体装置の製造方法であって、 前記半導体基板上に高融点金属を含む導電層を形成する工程と、 前記導電層上に不純物を含む第1の多結晶シリコン層を形成する工程と、 前記第1の多結晶シリコン層上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜および前記第1の多結晶シリコン膜とを同時にエッチングし、前記導電層に達する所定の開口部を形成する工程と、 前記所定の開口部内に表面が露出した前記導電層をエッチングし、前記所定の開口部内に前記半導体基板表面を露出させる工程と、 前記所定の開口部の底面と内側面と前記第1絶縁膜上に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜上に第2の多結 2. A method of manufacturing a semiconductor device including an electrode conductive layer of the layered structure of the conductive layer and the polycrystalline silicon layer containing a refractory metal on a semiconductor substrate, a refractory metal on said semiconductor substrate forming a conductive layer comprising the steps of forming a first polycrystalline silicon layer containing impurities on the conductive layer, forming a first insulating film on said first polycrystalline silicon layer , the first insulating film and said first polycrystalline silicon film simultaneously etched, and forming a predetermined opening reaching the conductive layer, the conductive layer having an exposed surface within the predetermined opening the etching, thereby exposing the semiconductor substrate surface within said predetermined opening, forming a second insulating film on the predetermined opening portion of the bottom surface and the inner surface and the first insulating film, the second multi-binding on the second insulating film 晶シリコン層を形成する工程と、 前記第2の多結晶シリコン層を所定の形状にパターニングする工程と、 熱処理によって前記第1の多結晶シリコン層中に含まれる不純物を前記半導体基板中に拡散させる工程とを含む半導体装置の製造方法。 Forming a crystal silicon layer, to diffuse patterning the second polycrystalline silicon layer into a predetermined shape, the impurity contained in the first polycrystalline silicon layer by heat treatment in the semiconductor substrate the method of manufacturing a semiconductor device including the step.
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