JP2004282007A - 耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス - Google Patents
耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス Download PDFInfo
- Publication number
- JP2004282007A JP2004282007A JP2003350039A JP2003350039A JP2004282007A JP 2004282007 A JP2004282007 A JP 2004282007A JP 2003350039 A JP2003350039 A JP 2003350039A JP 2003350039 A JP2003350039 A JP 2003350039A JP 2004282007 A JP2004282007 A JP 2004282007A
- Authority
- JP
- Japan
- Prior art keywords
- pylon
- length
- charge
- type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 210000000746 body region Anatomy 0.000 claims abstract 4
- 230000002441 reversible effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 108091006146 Channels Proteins 0.000 abstract description 7
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 デバイスの降伏電圧を実質的に低下させることなしにそのようなデバイスの耐久性を改善すること。
【解決手段】 超接合デバイス内のＰ型パイロンは、電荷均衡を修正するためにその頂部で濃度が高く、その結果、電圧遮断動作中にＰ型領域の頂部が完全に空乏化せず、一方、Ｐ型パイロンの残りの部分は、周囲のＮ型本体領域と電荷均衡にある。次いで、なだれ電流をパイロンの頂部でＰ型本体（Ｎ型チャネルデバイスの場合）チャネル領域の中央部に逸らし、ソースの下のＲｂ’から離し、パイロンの頂部の濃度が高いことによる降伏電圧の犠牲が非常に小さい状態で耐久性（Ｒｂ’を介したなだれ電流による寄生バイポーラトランジスタのターンオン）を高めることができる。
【選択図】 図１
【解決手段】 超接合デバイス内のＰ型パイロンは、電荷均衡を修正するためにその頂部で濃度が高く、その結果、電圧遮断動作中にＰ型領域の頂部が完全に空乏化せず、一方、Ｐ型パイロンの残りの部分は、周囲のＮ型本体領域と電荷均衡にある。次いで、なだれ電流をパイロンの頂部でＰ型本体（Ｎ型チャネルデバイスの場合）チャネル領域の中央部に逸らし、ソースの下のＲｂ’から離し、パイロンの頂部の濃度が高いことによる降伏電圧の犠牲が非常に小さい状態で耐久性（Ｒｂ’を介したなだれ電流による寄生バイポーラトランジスタのターンオン）を高めることができる。
【選択図】 図１
Description
本発明は、超接合半導体デバイスに関し、より詳細には、デバイスの降伏電圧を実質的に低下させることなしにそのようなデバイスの耐久性を改善することに関する。
一方の導電型の複数の離隔された平行の柱(column)またはパイロン(pylon)が、他方の導電型のウェハの厚さの一部分または全部を介して延びる超接合デバイスが周知である。パイロンは、Ｎ型チャネルデバイスについてＰ型であり、これが本明細書で使用される例である。次いで、パイロンは、ターンオンされるとウェハのＮ型本体を介して垂直電流を可能にするＭＯＳゲート構造で頂部が覆われる。パイロンの合計電荷量は、周囲のＮ型本体の合計電荷量に整合し、その結果、逆バイアスでは、Ｐ型パイロンおよびＮ型本体が完全に空乏化し、ウェハの厚さ全体にわたって電圧を遮断する。
逆バイアス下で、なだれ電流がそのようなデバイス内を流れる可能性があることが知られている。このなだれ電流は、チャネル領域内に、また、ＭＯＳゲート構造のソース領域（デバイスのＲｂ １領域）の下を、次いで、ソース金属に流れる。なだれ電流の水平部分、したがってソース−Ｐ型本体接合を跨ぐ電圧降下が十分高い場合には、ＭＯＳ構造内の寄生トランジスタをターンオンすることができる。
なだれ電流の水平部分は、Ｐ型パイロン内の電荷を増やし、Ｐ型領域の均衡を崩し（電荷均衡なし）、したがって、デバイスがなだれ電流ターンオンしやすくないようにすることによって減少させることができる。しかし、パイロン濃度（pylon concentration）が高まると、逆バイアス中にＰ型パイロンが完全に空乏化しないため、降伏電圧が低下する。
したがって、デバイスの耐久性（なだれエネルギー）と降伏電圧の間の設計の兼ね合いは複雑である。
換言すれば、高い降伏電圧と高いなだれエネルギーを共に達成することは、超接合タイプのデバイスを設計する際にクリティカルな技法である。超接合デバイスは、完全な電荷均衡条件と共に動作するとき、高い逆バイアス電圧をサポートすることができる。しかし、Ｒｂ １を介した大量の水平なだれ電流は、ＭＯＳＦＥＴデバイス内のバイポーラ構造を容易にトリガすることになる。一方、パイロン内のＰ電荷がより高く不均衡な状態でデバイスが動作するとき、なだれエネルギーは通常高いが、降伏電圧は低い。
本発明によれば、各パイロンの頂部の小部分だけ、電荷が多く、したがってそれを囲む反対に荷電された領域に比べて電荷不均衡である。
本発明によるデバイスは、降伏電圧となだれエネルギーの好ましい兼ね合いを生み出す。パイロンの頂部だけがその下部に比べてより高いドーズ注入を受けたとき、デバイスは、依然として高い降伏電圧に耐えることができる。デバイスがなだれを起こしたとき、なだれ電流は、デバイスの下部で均一であり、デバイスの頂部近くを流れるとき各パイロンに向かって収束を開始する。これにより、なだれ電流がＲｂ １領域から離されて保たれ、その結果、デバイスは、はるかに高いなだれエネルギーを保持することができる。
好ましい実施形態では、各パイロンの頂部の２５％で電荷が多く、各パイロンの残りの部分は、それを囲む領域に比べて電荷が均衡している。また、好ましくは、各パイロンの頂部の電荷増大量は、その本体の残りの部分の電荷増大量より約１５〜２０％大きい。その結果、好ましい実施形態は、降伏電圧となだれエネルギーの好ましい組合せを示す。本明細書で述べられている値は、デバイスの耐久性やデバイスの降伏電圧定格など、デバイスの様々な特性間の所望の兼ね合いを得るために修正することができることを理解されたい。
図１および２は、述べることになる本発明に従って修正された周知の構造の超接合ＭＯＳＦＥＴデバイスの小部分を示す。
このデバイスは、高ドープ（Ｎ＋＋）シリコンとして示されている主基板部分１１を有するシリコンウェハ１０（ウェハという用語は、チップまたはダイと交換可能に使用される）の形で形成されている。（図１および２は、Ｎ型チャネルデバイスを示す。導電型はすべて、逆にしてＰ型チャネルデバイスをなすことができる。）
超接合の概念は、ウェハ１０の上面に向かって垂直上向きに延びる複数の離隔されたＰ型「パイロン」２０、２１、２２の使用を含む。従来、これらのパイロンは、基板１１の上方で、周囲のシリコンのＮ型本体２３（通常、エピタキシャル堆積層）内の合計電荷量にその合計電荷量が等しいようなＰ型濃度を有する。このようにして、逆バイアス中に、Ｐ型パイロンおよびＮ型本体は、完全に空乏化して電圧を遮断する。しかし、領域２３内のＮ型濃度は、デバイスがターンオンしたとき抵抗がはるかに低くなるように、従来型ＭＯＳＦＥＴに使用される濃度より高くすることができる。
ＭＯＳゲート構造もまた、通常の形で設けられ、環状領域とすることができるＮ＋ソース領域３３、３４、３５をそれぞれ受けるＰ−チャネル領域３０、３１、３２として示されている。それぞれゲート４０、４１および４２より下方にあるチャネル３０、３１および３２内のＰ−領域は、なだれ電流が流れることができるＲｂ’領域である。
ゲート酸化物４０は、ソース領域とそれぞれのチャネル領域との間の反転可能なチャネル領域上に重なり、ポリシリコンゲート電極４１は、ゲート酸化物４０上に重なる。ＬＴＯなど絶縁層４２は、上に重なるソース電極４３からゲート４１のポリシリコンゲートセグメントを絶縁する。ドレイン接点５０は、ウェハ１０の底部に接続される。
パイロン２０、２１および２２は、どのような所望の方法で作製することもできる。１つの従来型工程は、Ｎ型層６０〜６５の連続エピタキシャル堆積を含み、各層の形成に続いて位置合わせされたＰ型を拡散し、最終的なパイロンを形成する。層の数とその厚さおよび濃度は周知である。典型的には、高電圧デバイスの場合、必要とされる長さを得るために６層が使用されることになる。
本発明によれば、パイロンのそれぞれの頂部（および最上層６５内の拡散）は、各拡散が濃度Ｐ１を有する柱の残りの部分の濃度より大きい濃度Ｐ２を有し、Ｐ１＜Ｐ２である。
濃度が高いパイロン部分の長さは、パイロン全長の約２５％未満（図の実施形態では約１６％）であることが好ましいことに留意されたい。さらに、濃度Ｐ２は、Ｐ１より約１５〜２０％大きいことが好ましい。
図３はパイロン２０を示し、パイロンまたはＰ型柱２０の高ドープ部分がデバイス動作を改善する様子を示す。
したがって、高い降伏電圧と高いなだれエネルギーを共に達成することが、超接合タイプのデバイスのクリティカルな設計の目的である。超接合は、完全な電荷均衡条件で動作するとき、電極４３と電極５０（図１）の間で高い逆バイアス電圧をサポートすることができる。しかし、Ｒｂ １を介した大きいなだれ電流は、ＭＯＳＦＥＴデバイス区間内のバイポーラ構造を容易にトリガすることになる。一方、パイロン内のＰ電荷がより高い状態でデバイスが動作するとき、なだれエネルギーは通常高いが、降伏電圧は低い。
本発明は、降伏電圧となだれエネルギーの兼ね合いを改善する。Ｐ型パイロン２０の頂部だけが（Ｐ型柱の下部のドーズ注入より）高いドーズ注入Ｐ２を受けたとき、デバイスは、依然として比較的高い降伏電圧に耐えることができる。しかし、デバイスがなだれを起こしたとき、図３で矢印によって示すように、なだれ電流は、デバイスの下部で均一であるが、デバイスの頂部近くのＰ型柱に向かって収束を開始する。これにより、ソース３３の下のＲｂ’領域からなだれ電流が離されて保たれ、その結果、デバイスは、はるかに高いなだれエネルギーを処理することができる。
以上、本発明について、その特定の実施形態に関係して述べたが、多数の他の変形形態および修正形態ならびに他の使用が当業者には明らかになるであろう。したがって、本発明は、本明細書の特定の開示によって限定されないことが好ましい。
１０ シリコンウェハ
１１ 主基板部分
２０、２１、２２ Ｐ型パイロン
２３ Ｎ型本体
３０、３１、３２ Ｐ−チャネル領域
３３、３４、３５ Ｎ＋ソース領域
４０ ゲート酸化物
４１ ポリシリコンゲート電極
４２ 絶縁層
４３ ソース電極
５０ ドレイン接点
６０〜６５ Ｎ型層
１１ 主基板部分
２０、２１、２２ Ｐ型パイロン
２３ Ｎ型本体
３０、３１、３２ Ｐ−チャネル領域
３３、３４、３５ Ｎ＋ソース領域
４０ ゲート酸化物
４１ ポリシリコンゲート電極
４２ 絶縁層
４３ ソース電極
５０ ドレイン接点
６０〜６５ Ｎ型層
Claims (16)
- 超接合半導体デバイスにおいて、第１の導電型の半導体本体領域は、平行な上面と底面とを有し、他方の導電型の複数の離隔されたパイロンは、前記本体領域の厚さの少なくとも一部分を介して延び、それぞれのＭＯＳゲート構造は、前記パイロンのそれぞれの上方で、前記パイロンのそれぞれに接して位置決めされたチャネル領域内に配置されたソース領域を含み、前記パイロンの主要な長さは、それらを囲む前記本体領域と電荷均衡にある前記底面に最も近接する端部から延び、前記パイロンの頂部にある前記パイロンのそれぞれの残りの長さは、前記主要な長さの濃度より高い濃度を有し、それにより、なだれ電流が、前記パイロンの頂部の中央に向かって、前記チャネル内で前記ソース下方のＲｂ’領域から離されて、少なくとも部分的に向けて送られることを特徴とする超接合半導体デバイス。
- 前記残りの長さ内の前記電荷は、前記パイロンの前記主要な長さ内の前記電荷より最大約２０％大きいことを特徴とする請求項１に記載のデバイス。
- 前記パイロンの前記残りの長さは、前記パイロンの長さの約２５％未満であることを特徴とする請求項１に記載のデバイス。
- 前記パイロンの前記残りの長さは、前記パイロンの長さの約２５％未満であることを特徴とする請求項２に記載のデバイス。
- 超接合デバイス用のＮ型本体内のＰ型半導体パイロンは、その頂部で濃度が高く、周囲のＮ型本体の濃度より大きく、かつ均衡を崩し、前記パイロンの長さの残りの部分は、周囲のＮ型本体と電荷均衡にあることを特徴とするＰ型半導体パイロン。
- 前記残りの長さ内の前記電荷は、前記主要な長さ内の前記電荷より最大約２０％大きいことを特徴とする請求項５に記載のデバイス。
- 前記パイロンの前記残りの長さは、前記パイロンの長さの約２５％未満であることを特徴とする請求項５に記載のデバイス。
- 前記パイロンの前記残りの長さは、前記パイロンの長さの約２５％未満であることを特徴とする請求項６に記載のデバイス。
- 一方の導電型の半導体ウェハ本体を備え、前記ウェハの底部に主要な電極を有する、改善されたなだれ能力を有する超接合デバイスであって、他方の導電型の複数の同一な離隔されたパイロンは、前記ウェハの厚さの少なくとも一部分を介して延び、前記パイロンの少なくとも下部は、前記ウェハ本体と電荷均衡にあり、前記パイロンの頂部の一部分は、前記下部の電荷より大きい電荷を有することを特徴とする超接合デバイス。
- 前記パイロンの前記頂部内の電荷は、前記下部の電荷より少なくとも約１５〜２０％大きいことを特徴とする請求項９に記載のデバイス。
- 前記頂部の前記一部分の長さは、前記パイロンの全長の約２５％未満であることを特徴とする請求項９に記載のデバイス。
- 前記頂部の前記一部分の長さは、前記パイロンの全長の約２５％未満であることを特徴とする請求項１０に記載のデバイス。
- 前記パイロンのそれぞれの頂部に配置されたＭＯＳゲート構造をさらに含み、前記ＭＯＳゲート構造は、前記反対の導電型のチャネル領域を備え、そのそれぞれのパイロンを跨いで延び、かつ重なり合い、前記一方の導電性のそれぞれのソース領域は、各チャネル領域のそれぞれ中に延び、前記チャネル内に、また、前記パイロン頂部の外周縁部から除去される前記ソース下方にＲｂ’領域を画定し、ゲート構造は、前記ウェハの頂部で前記ソースとチャネル領域の間でそれぞれの反転可能なチャネル領域を跨いで延び、ソース電極は、前記ウェハの頂部を覆って、前記ソースおよびチャネル領域のそれぞれと接して延びることを特徴とする請求項９に記載のデバイス。
- 前記パイロンの前記頂部内の電荷は、前記下部の電荷より少なくとも約１５〜２０％大きいことを特徴とする請求項１３に記載のデバイス。
- 前記頂部の前記一部分の長さは、前記パイロンの全長の約２５％未満であることを特徴とする請求項１３に記載のデバイス。
- 前記頂部の前記一部分の長さは、前記パイロンの全長の約２５％未満であることを特徴とする請求項１４に記載のデバイス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41721202P | 2002-10-08 | 2002-10-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004282007A true JP2004282007A (ja) | 2004-10-07 |
Family
ID=32107886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003350039A Pending JP2004282007A (ja) | 2002-10-08 | 2003-10-08 | 耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040108568A1 (ja) |
| JP (1) | JP2004282007A (ja) |
| DE (1) | DE10346838A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2008117826A (ja) * | 2006-11-01 | 2008-05-22 | Toshiba Corp | 電力用半導体素子 |
| CN100565919C (zh) * | 2005-02-25 | 2009-12-02 | 意法半导体股份有限公司 | 电荷补偿半导体器件及相关制造工艺 |
| CN103579003A (zh) * | 2012-08-09 | 2014-02-12 | 北大方正集团有限公司 | 一种制作超结mosfet的方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7166890B2 (en) * | 2003-10-21 | 2007-01-23 | Srikant Sridevan | Superjunction device with improved ruggedness |
| JP2007012858A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体素子及びその製造方法 |
| DE102006002065B4 (de) * | 2006-01-16 | 2007-11-29 | Infineon Technologies Austria Ag | Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand |
| DE102007004616B4 (de) | 2006-01-31 | 2014-01-23 | Denso Corporation | Halbleitervorrichtung mit Super-Junction-Struktur und Verfahren zur Herstellung derselben |
| EP2208229A4 (en) * | 2007-09-21 | 2011-03-16 | Fairchild Semiconductor | SUPER TRANSITION STRUCTURES FOR PERFORMANCE ARRANGEMENTS AND MANUFACTURING PROCESSES |
| JP2009272397A (ja) * | 2008-05-02 | 2009-11-19 | Toshiba Corp | 半導体装置 |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US9230810B2 (en) * | 2009-09-03 | 2016-01-05 | Vishay-Siliconix | System and method for substrate wafer back side and edge cross section seals |
| CN102804386B (zh) * | 2010-01-29 | 2016-07-06 | 富士电机株式会社 | 半导体器件 |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JP5504235B2 (ja) | 2011-09-29 | 2014-05-28 | 株式会社東芝 | 半導体装置 |
| US9287371B2 (en) | 2012-10-05 | 2016-03-15 | Semiconductor Components Industries, Llc | Semiconductor device having localized charge balance structure and method |
| US10256325B2 (en) * | 2012-11-08 | 2019-04-09 | Infineon Technologies Austria Ag | Radiation-hardened power semiconductor devices and methods of forming them |
| US20150372132A1 (en) * | 2014-06-23 | 2015-12-24 | Vishay-Siliconix | Semiconductor device with composite trench and implant columns |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| CN104241376B (zh) * | 2014-09-01 | 2017-12-05 | 矽力杰半导体技术(杭州)有限公司 | 超结结构及其制备方法和半导体器件 |
| JP2016162861A (ja) | 2015-02-27 | 2016-09-05 | 株式会社東芝 | 半導体装置 |
| CN105428397B (zh) * | 2015-11-17 | 2019-07-02 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| KR102554248B1 (ko) * | 2019-02-28 | 2023-07-11 | 주식회사 디비하이텍 | 수퍼 정션 반도체 장치 및 이의 제조 방법 |
| CN115172466B (zh) * | 2022-09-05 | 2022-11-08 | 深圳市威兆半导体股份有限公司 | 一种超结vdmos新结构及其制备方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US6291856B1 (en) * | 1998-11-12 | 2001-09-18 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| JP4447065B2 (ja) * | 1999-01-11 | 2010-04-07 | 富士電機システムズ株式会社 | 超接合半導体素子の製造方法 |
| JP2001119022A (ja) * | 1999-10-20 | 2001-04-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4240752B2 (ja) * | 2000-05-01 | 2009-03-18 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| DE10120656C2 (de) * | 2001-04-27 | 2003-07-10 | Infineon Technologies Ag | Halbleiterbauelement mit erhöhter Avalanche-Festigkeit |
| US20030030051A1 (en) * | 2001-08-09 | 2003-02-13 | International Rectifier Corporation | Superjunction device with improved avalanche capability and breakdown voltage |
| US6825514B2 (en) * | 2001-11-09 | 2004-11-30 | Infineon Technologies Ag | High-voltage semiconductor component |
| US6656797B2 (en) * | 2001-12-31 | 2003-12-02 | General Semiconductor, Inc. | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation |
| US6825513B2 (en) * | 2002-09-27 | 2004-11-30 | Xerox Corporation | High power mosfet semiconductor device |
| US6969657B2 (en) * | 2003-03-25 | 2005-11-29 | International Rectifier Corporation | Superjunction device and method of manufacture therefor |
-
2003
- 2003-10-07 DE DE10346838A patent/DE10346838A1/de not_active Withdrawn
- 2003-10-08 JP JP2003350039A patent/JP2004282007A/ja active Pending
- 2003-10-08 US US10/680,898 patent/US20040108568A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| CN100565919C (zh) * | 2005-02-25 | 2009-12-02 | 意法半导体股份有限公司 | 电荷补偿半导体器件及相关制造工艺 |
| JP2008117826A (ja) * | 2006-11-01 | 2008-05-22 | Toshiba Corp | 電力用半導体素子 |
| US7605426B2 (en) | 2006-11-01 | 2009-10-20 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| CN103579003A (zh) * | 2012-08-09 | 2014-02-12 | 北大方正集团有限公司 | 一种制作超结mosfet的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040108568A1 (en) | 2004-06-10 |
| DE10346838A1 (de) | 2004-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004282007A (ja) | 耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス | |
| JP4135941B2 (ja) | 耐久性を有するスーパージャンクションデバイス | |
| US9842917B2 (en) | Methods of operating power semiconductor devices and structures | |
| US9431249B2 (en) | Edge termination for super junction MOSFET devices | |
| JP5741567B2 (ja) | 半導体装置 | |
| US8106451B2 (en) | Multiple lateral RESURF LDMOST | |
| US20150303294A1 (en) | Vertical semiconductor device, and method of manufacturing the vertical semiconductor device | |
| JP6323556B2 (ja) | 半導体装置 | |
| US6768170B2 (en) | Superjunction device with improved avalanche capability and breakdown voltage | |
| US20160300912A1 (en) | Semiconductor device | |
| US9905556B1 (en) | Semiconductor device | |
| US10903311B2 (en) | Vertical semiconductor structure | |
| JP5715604B2 (ja) | 電力用半導体素子 | |
| JP2019503591A (ja) | パワー半導体デバイス | |
| JP5652409B2 (ja) | 半導体素子 | |
| JP6809071B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US11437506B2 (en) | Wide-gap semiconductor device | |
| JP2009088006A (ja) | 絶縁ゲート型半導体装置 | |
| JP2003101025A (ja) | 半導体装置 | |
| US11545561B2 (en) | Methods for manufacturing a MOSFET | |
| JP2015018951A (ja) | 半導体装置 | |
| US8232579B2 (en) | Semiconductor device and method for producing a semiconductor device | |
| JP7524527B2 (ja) | 超接合半導体装置および超接合半導体装置の製造方法 | |
| JP2009277956A (ja) | 半導体装置 | |
| JPS60177675A (ja) | 絶縁ゲ−ト半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061020 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070313 |