WO2012169218A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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silicon carbide
etching
semiconductor device
manufacturing
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山田　俊介
増田　健良
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住友電気工業株式会社
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    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device.
  • a step of selectively forming an impurity region in a semiconductor substrate is performed.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a p-type impurity region is partially formed on an n-type semiconductor substrate, and further on the p-type impurity region.
  • the step of partially forming the n-type impurity region is often performed. That is, impurity regions having different spreads are formed. Both impurity regions need to be formed in a self-aligned manner in order to suppress variation in MOSFET characteristics, particularly variation in channel length.
  • a double diffusion method is widely used by adjusting the extent of impurity regions by adjusting the degree of progress of impurity diffusion by heat treatment.
  • Patent Document 1 a polycrystalline silicon film or an oxide film obtained by oxidizing a polycrystalline silicon film is used as a mask, and different impurities can be obtained using movement of the mask edge by oxidation or oxide film removal Region formation is performed.
  • the side walls of the opening are thermally oxidized to narrow the opening of the mask, and the oxide film is removed to widen the opening thus narrowed.
  • a thermal oxidation step in adjusting the mask opening.
  • a high temperature of about 900 to 1200 ° C. which requires a thermal oxidation process, can be a problem.
  • alloying may occur between the metal underlayer and the silicon carbide substrate at a high temperature.
  • the oxidation rate in the thermal oxidation process is not so fast.
  • the steam oxidation rate is about 15 nm / min. For this reason, the production efficiency of the semiconductor device can be lowered.
  • the following method can be considered as a method of narrowing the opening of the mask.
  • a film is formed on a silicon carbide substrate provided with a mask having an opening.
  • anisotropic etching removes the remaining portion of the film while leaving the portion on the sidewall in the opening of the mask.
  • membrane can be obtained.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device that can accurately form impurity regions in a self-aligned manner. .
  • the method for manufacturing a silicon carbide semiconductor device of the present invention includes the following steps.
  • a mask layer is formed on the silicon carbide substrate.
  • the mask layer includes a covering portion that covers the silicon carbide substrate and an opening having a side wall.
  • a first conductivity type impurity is implanted onto the silicon carbide substrate through the opening of the mask layer.
  • a first film made of the first material is formed on the silicon carbide substrate on which the mask layer is formed.
  • the first film includes a first portion disposed on the covering portion, a second portion disposed on the sidewall of the opening, and a third portion disposed on the silicon carbide substrate in the opening. including.
  • a second film made of a second material different from the first material is formed on the silicon carbide substrate on which the mask layer and the first film are formed.
  • the second film includes a portion disposed on each of the first to third portions of the first film.
  • Anisotropic etching for removing a portion of the second film disposed on the third portion of the first film is started. It is detected that etching of the first material has occurred during anisotropic etching. After detecting that the etching of the first material has been detected by the step of detecting that the etching of the first material has occurred, the anisotropic etching is stopped. After the step of stopping the anisotropic etching, on the silicon carbide substrate through an opening narrowed by the second part of the first film and the second film disposed on the second part. Second conductivity type impurities are implanted into the first electrode.
  • the end point of anisotropic etching for the second film is detected by detecting that etching has occurred for the first film. Since the etching with respect to the first film occurs not only in the opening of the mask layer but also on the covering portion of the mask layer, it can be accurately detected that the etching has occurred on the first film. Accordingly, since the anisotropic etching can be stopped with respect to the second film with high accuracy, the second film can be accurately left on the sidewall of the opening. Therefore, since the second conductivity type impurity is implanted using the opening narrowed with high precision, the second conductivity type impurity is formed on a part of the region where the first conductivity type impurity is implanted using the opening. The region can be formed with high accuracy.
  • the mask layer may be made of a second material. Therefore, since the material of the mask layer and the material of the second film are the same, the method for manufacturing the silicon carbide semiconductor device can be further simplified.
  • the following process may be performed after the first film is formed and before the second film is formed.
  • a third film made of a material different from the first material is formed.
  • a fourth film made of the first material is formed on the third film.
  • the etching of the first material accompanying the etching of the fourth film is detected as the etching progresses, and thereafter, the etching of the first material accompanying the etching of the first film is performed after a time interval. Is detected. That is, prior to the detection of the etching of the first film, detection for anticipating it is performed. Therefore, the accuracy of stopping etching can be further increased.
  • a base layer may be formed on the silicon carbide substrate before the mask layer is formed.
  • the underlayer may be made of a first material.
  • the method for manufacturing the silicon carbide semiconductor device can be further simplified.
  • the underlayer may be made of a material different from the first material.
  • an etching selectivity can be ensured between the underlayer and the first film, so that the accuracy of the remaining amount of the underlayer after anisotropic etching can be increased. Therefore, variations in the implantation of the second conductivity type impurity through the base layer can be suppressed.
  • the first material may not contain a metal element. Therefore, the metal contamination to the apparatus for manufacturing a silicon carbide semiconductor device can be avoided.
  • the first material may be made of either a silicon-based material or a carbon-based material.
  • the material of the first film can be made to contain no metal element.
  • the impurity region can be formed in a self-aligned manner with high accuracy.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 9 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 10 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a fourteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 16 is a partial cross sectional view schematically showing a fifteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. It is sectional drawing which shows roughly the 1st process of the manufacturing method of a comparative example. It is sectional drawing which shows the 2nd process of the manufacturing method of a comparative example roughly. It is a graph which shows an example of the mode of the endpoint detection in a comparative example. It is a graph which shows an example of the mode of the endpoint detection in Embodiment 1 of this invention.
  • FIG. 12 is a partial cross sectional view schematically showing one step of a method for manufacturing a silicon carbide semiconductor device in Embodiment 2 of the present invention. It is a graph which shows an example of the mode of the endpoint detection in Embodiment 2 of this invention.
  • MOSFET 100 As a silicon carbide semiconductor device of the present embodiment will be described first.
  • the MOSFET 100 is specifically a vertical DiMOSFET (Double Implanted MOSFET).
  • MOSFET 100 includes an epitaxial substrate 90, an oxide film 126, a source electrode 111, an upper source electrode 127, a gate electrode 110, and a drain electrode 112.
  • Epitaxial substrate 90 has single crystal substrate 80, buffer layer 121, breakdown voltage holding layer 122, p region 123, and n + region 124.
  • the planar shape of MOSFET 100 (the shape viewed from above in FIG. 1) is, for example, a rectangle or a square having sides with a length of 2 mm or more.
  • Single crystal substrate 80 and buffer layer 121 have n-type conductivity.
  • Single crystal substrate 80 is preferably made of silicon carbide.
  • the concentration of the n-type conductive impurity in the buffer layer 121 is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the buffer layer 121 has a thickness of 0.5 ⁇ m, for example.
  • the breakdown voltage holding layer 122 is formed on the buffer layer 121 and is made of silicon carbide having an n-type conductivity.
  • the thickness of the breakdown voltage holding layer 122 is 10 ⁇ m, and the concentration of the n-type conductive impurity is 5 ⁇ 10 15 cm ⁇ 3 .
  • p regions 123 On the surface S0 of the epitaxial substrate 90, a plurality of p regions 123 having a p-type conductivity are formed at intervals. An n + region 124 is formed on the surface S0 so as to be located inside each p region 123. On surface S 0, p region 123 has a channel region sandwiched between n + region 124 and breakdown voltage holding layer 122 and covered with gate electrode 110 through oxide film 126.
  • An oxide film 126 is formed on the breakdown voltage holding layer 122 exposed from between the plurality of p regions 123 on the surface S0.
  • the oxide film 126 includes the breakdown voltage holding layer 122 exposed between the p region 123 and the two p regions 123 from the top of the n + region 124 in the one p region 123, the other p region 123, and the other one.
  • the p region 123 extends to the n + region 124.
  • a gate electrode 110 is formed on the oxide film 126. Therefore, a portion of the oxide film 126 where the gate electrode 110 is formed has a function as a gate insulating film.
  • a source electrode 111 is formed on the n + region 124. A part of the source electrode 111 may be in contact with the p region 123.
  • An upper source electrode 127 is formed on the source electrode 111.
  • an epitaxial substrate 90 (silicon carbide substrate) having a surface S0 is prepared.
  • buffer layer 121 is formed on the main surface of single crystal substrate 80, and breakdown voltage holding layer 122 is formed on buffer layer 121.
  • Buffer layer 121 is made of silicon carbide whose conductivity type is n-type, and has a thickness of, for example, 0.5 ⁇ m.
  • the concentration of the conductive impurity in the buffer layer 121 is set to 5 ⁇ 10 17 cm ⁇ 3 , for example.
  • the thickness of the breakdown voltage holding layer 122 is, for example, 10 ⁇ m.
  • the concentration of the n-type conductive impurity in the breakdown voltage holding layer 122 is set to 5 ⁇ 10 15 cm ⁇ 3 , for example.
  • an etching stop layer 50 (underlayer) is formed on the surface S0 of the epitaxial substrate 90 in the present embodiment.
  • the material of the etching stop layer 50 is, for example, silicon nitride (SiN), titanium (Ti), or silicon (Si).
  • the thickness of the etching stop layer 50 is, for example, not less than 50 nm and not more than 300 nm.
  • a mask layer 31 is deposited on the epitaxial substrate 90 via the etching stop layer 50.
  • the material of the mask layer 31 is preferably silicon oxide (SiO 2 ) or polysilicon, and more preferably silicon oxide.
  • a photoresist pattern 40 is formed on the mask layer 31 by photolithography.
  • the mask layer 31 is patterned by anisotropic etching E1 using the photoresist pattern 40 as a mask.
  • the anisotropic etching E1 is specifically dry etching, for example, reactive ion etching or ion milling. Next, the remaining photoresist pattern 40 is removed.
  • the mask layer 31 having an opening is formed on the epitaxial substrate 90 through the etching stop layer 50 through the steps so far.
  • the mask layer 31 includes a covering portion CV that covers the epitaxial substrate 90 via the etching stop layer 50, and an opening OP having a side wall S1. Due to the dimensional specifications of the MOSFET 100 (FIG. 1), the area of the opening OP is usually smaller than the area of the covering part CV in plan view. Specifically, the ratio of the area of the opening OP to the total area of the covering part CV and the opening OP (that is, the area of the mask layer 31) is preferably 5% or less because of the dimensional specifications of the MOSFET 100 (FIG. 1). % Or less is more preferable.
  • p-type (first conductivity type) impurities are implanted on the epitaxial substrate 90 by ion implantation J1 through the opening OP of the mask layer 31.
  • ap region 123 is formed in the epitaxial substrate 90 from the surface S0 to a predetermined depth.
  • an endpoint film 32 (first film) is formed on the epitaxial substrate 90 on which the etching stop layer 50 and the mask layer 31 are formed.
  • the endpoint film 32 has portions P1 to P3.
  • the portion P1 (first portion) is disposed on the covering portion CV
  • the portion P2 (second portion) is disposed on the side wall S1 of the opening OP
  • the portion P3 (third portion) is in the opening OP.
  • the material (first material) of the endpoint film 32 is preferably one that does not substantially contain a metal element, and is, for example, a silicon-based material or a carbon-based material.
  • the silicon-based material is, for example, silicon nitride (SiN).
  • the carbon-based material is, for example, carbon (C).
  • the material of the endpoint film 32 may be the same as the material of the etching stop layer 50. Conversely, the material of the endpoint film 32 may be different from the material of the etching stop layer 50.
  • a spacer film 33 (second film) is formed on the epitaxial substrate 90 on which the mask layer 31 and the endpoint film 32 are formed.
  • the spacer film 33 includes a portion disposed on each of the portions P1 to P3 of the endpoint film 32.
  • the spacer film 33 is formed by, for example, a p-CVD (plasma-chemical vapor deposition) method.
  • the film formation temperature is about 400 ° C.
  • the film formation rate is 50 to 300 nm / min.
  • the spacer film 33 is made of a material (second material) different from the material of the endpoint film 32 (first material).
  • the material of each of the endpoint film 32 and the spacer film 33 is selected so that at least one kind of atom is contained only in one of the spacer film 33 and the endpoint film 32.
  • the material of the spacer film 33 is, for example, silicon oxide (SiO 2 ).
  • the material of the spacer film 33 is the same as the material of the mask layer 31.
  • anisotropic etching for removing portions of the spacer film 33 disposed on the portions P1 and P3 of the end point film 32 is started.
  • the anisotropic etching is dry etching, for example, reactive ion etching or ion milling.
  • endpoint detection is started to identify the type of material being etched. Endpoint detection is performed, for example, by spectroscopic analysis of light emitted during etching or mass analysis of atoms emitted by etching.
  • the portions P1 and P3 of the endpoint film 32 are exposed by the progress of the anisotropic etching E2.
  • the material of the endpoint film 32 starts to be etched. That is, etching of a material different from the material of the spacer film 33 is started. Therefore, it is detected by endpoint detection that a part of the endpoint film 32 is exposed.
  • the portions P1 and P3 are removed by performing a predetermined amount of etching after the exposure of the endpoint film 32 is detected, in other words, by performing over-etching. Thereafter, the anisotropic etching E2 is stopped. This over-etching may be omitted.
  • the composite mask 30 having the mask layer 31, the endpoint film 32, and the spacer film 33 is formed on the epitaxial substrate 90 via the etching stop layer 50. .
  • an n-type ion is formed on the epitaxial substrate 90 by ion implantation J2 through an opening OP narrowed by a portion P2 of the endpoint film 32 and a spacer film 33 disposed on the portion P2. (Second conductivity type) impurities are implanted.
  • n + region 124 is formed in epitaxial substrate 90 from surface S0 to a predetermined depth.
  • the composite mask 30 and the etching stop layer 50 are removed.
  • An activation heat treatment is also performed. This heat treatment is performed, for example, by heating at 1700 ° C. for 30 minutes in an argon atmosphere.
  • oxide film 126 serving as a gate insulating film is formed on the epitaxial substrate 90. Specifically, oxide film 126 is formed to cover breakdown voltage holding layer 122, p region 123, and n + region 124. This formation may be performed by dry oxidation (thermal oxidation). The dry oxidation conditions are, for example, a heating temperature of 1200 ° C. and a heating time of 30 minutes.
  • a nitriding heat treatment step is performed.
  • This heat treatment is performed, for example, by heating at 1100 ° C. for 120 minutes in a nitrogen monoxide (NO) atmosphere.
  • NO nitrogen monoxide
  • nitrogen atoms are introduced in the vicinity of the interface between oxide film 126 and each of breakdown voltage holding layer 122, p region 123, and n + region 124.
  • a heat treatment using an argon (Ar) gas that is an inert gas may be further performed after the heat treatment step using nitrogen monoxide.
  • Conditions for this heat treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • the source electrode 111 is formed. Specifically, the following steps are performed.
  • a resist film having a pattern is formed on oxide film 126 using a photolithography method. Using this resist film as a mask, a portion of oxide film 126 located on n + region 124 is removed by etching. As a result, an opening is formed in the oxide film 126. Next, a conductor film is formed so as to come into contact with n + region 124 in this opening. Next, by removing the resist film, the portion of the conductor film located on the resist film is removed (lifted off).
  • the conductor film may be a metal film, and is made of nickel (Ni), for example. As a result of this lift-off, the source electrode 111 is formed.
  • the heat processing for alloying is performed here.
  • heat treatment is performed for 2 minutes at a heating temperature of 950 ° C. in an atmosphere of argon (Ar) gas that is an inert gas.
  • the upper source electrode 127 is formed on the source electrode 111.
  • a gate electrode 110 is formed on the oxide film 126.
  • drain electrode 112 is formed on the back surface (lower surface in the drawing) of single crystal substrate 80. Thus, MOSFET 100 is obtained.
  • the spacer film 33 is formed without providing the endpoint film 32 (FIG. 17).
  • the mask layer 31 and the spacer film are made of silicon oxide, and the etching stop layer 50 is made of titanium. Thereafter, anisotropic etching similar to that of the present embodiment is performed. As the etching of the spacer film 33 proceeds, the upper surface of the mask layer 31 and the etching stop layer 50 in the opening OP are exposed (FIG. 18).
  • the material of the spacer film 33 and the material of the mask layer 31 are both silicon oxide, the exposure of the upper surface of the mask layer 31 cannot be the target of endpoint detection.
  • the target of endpoint detection is only the exposure of the etching stop layer 50 in the opening OP.
  • a change in intensity I in endpoint detection ie a decrease in O (oxygen) atomic intensity or an increase in Ti (titanium) atomic intensity, can be theoretically detected.
  • these intensity changes are caused by the difference in the material exposed in the opening OP, the intensity change becomes smaller as the proportion of the area of the opening OP in the mask layer 31 becomes smaller. Since the intensity change is small, endpoint detection is actually difficult.
  • the endpoint film 32 (FIG. 10) is provided as in the present embodiment, for example, when the endpoint film 32 is made of silicon nitride, the end film is formed on the upper surface of the mask layer 31. Exposing the portion P1 of the point film 32 causes a rapid increase in nitrogen (N) atomic strength (FIG. 20). Therefore, since the end point can be easily detected, the etching can be stopped accurately.
  • N nitrogen
  • the end point detection of anisotropic etching on the spacer film 33 is performed by detecting that etching (FIG. 11) has occurred on the end point film 32. .
  • Etching on the endpoint film 32 occurs not only in the opening OP (FIG. 9) of the mask layer 31 but also on the covering portion CV (FIG. 9) of the mask layer 31.
  • n-type impurity is performed using the opening OP narrowed with high precision, one of the regions (p region 123) into which the p-type impurity is implanted using the opening OP.
  • An n-type region can be accurately formed on the portion.
  • the material of the mask layer 31 and the material of the spacer film 33 are the same.
  • the method for manufacturing the MOSFET 100 can be further simplified.
  • the material of the etching stop layer 50 and the material of the endpoint film 32 may be the same. In this case, the method for manufacturing the MOSFET 100 can be further simplified. Alternatively, they may be different from each other. In this case, it is possible to ensure an etching selectivity between the etching stop layer 50 and the endpoint film 32. Therefore, the accuracy of the remaining amount of the etching stop layer 50 (FIG. 12) after anisotropic etching (FIG. 11) can be improved. Therefore, variations in n-type impurity implantation through the etching stop layer 50 can be suppressed.
  • the material of the endpoint film 32 does not contain a metal element, so that metal contamination of the device for manufacturing the MOSFET 100 can be avoided.
  • an intermediate film 34 (third film) made of a material different from the material of the endpoint film 32 is formed.
  • an intermediate film 35 (fourth film) made of the same material as the material of the endpoint film 32 is formed.
  • a spacer film 33 is formed on the intermediate film 35.
  • the material of the intermediate film 34 is the same as at least one of the material of the mask layer 31 and the material of the spacer film 33.
  • MOSFET 100 (FIG. 1) is obtained through substantially the same steps as FIG. 11 to FIG. 18 (Embodiment 1).
  • the etching of the material of the intermediate film 35 is detected, and thereafter, the etching of the same material accompanying the etching of the endpoint film 32 is detected at a time interval. . That is, the etching of the intermediate film 35 is detected in anticipation of the etching of the endpoint film 32 prior to the detection. Therefore, the accuracy of stopping etching can be further increased.
  • the material of mask layer 31, intermediate film 34, and spacer film 33 is silicon oxide
  • the material of endpoint film 32 and intermediate film 35 is silicon nitride
  • the material of etching stop layer 50 When is a titanium, a change in intensity I as shown in FIG. 22 is detected. Specifically, a peak of N atom intensity is detected prior to the final increase in N (nitrogen) atom intensity.
  • the etching stop layer 50 is exposed during the ion implantation J2 (FIG. 13). However, this is not essential, and the endpoint film 32 remains on the etching stop layer 50. May be. Further, the ion implantation J2 is not necessarily performed through the etching stop layer 50, and the formation of the etching stop layer 50 may be omitted.
  • the first conductivity type is p-type and the second conductivity type is n-type
  • the first conductivity type may be n-type and the second conductivity type may be p-type.
  • the conductivity type is preferably selected so that the channel of the semiconductor device is n-type.
  • the semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET.
  • the semiconductor device may be other than the MISFET, and may be, for example, an IGBT (Insulated Gate Bipolar Transistor).

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Abstract

　マスク層（３１）の開口部（ＯＰ）を介して炭化珪素基板（９０）上に第１導電型不純物が注入される。第１および第２の材料のそれぞれから作られた第１および第２の膜（３２、３３）が成膜される。異方性エッチング中に第１の材料のエッチングが生じたことが検知され、異方性エッチングが停止される。第１および第２の膜（３２、３３）によって狭められた開口部（ＯＰ）を介して、炭化珪素基板（９０）上に第２導電型不純物が注入される。これにより、不純物領域の自己整合的な形成を精度よく行うことができる。

Description

炭化珪素半導体装置の製造方法
　本発明は炭化珪素半導体装置の製造方法に関する。
　半導体装置の製造において、半導体基板に選択的に不純物領域を形成する工程が行われる。たとえばｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が製造される場合、ｎｐｎ構造を得るために、ｎ型半導体基板上に部分的にｐ型不純物領域を形成し、さらにこのｐ型不純物領域上に部分的にｎ型不純物領域を形成する工程がしばしば行われる。すなわち互いに広がりの異なる不純物領域が形成される。両不純物領域は、ＭＯＳＦＥＴの特性ばらつき、特にチャネル長のばらつきを抑制するためには、自己整合的に形成される必要がある。半導体基板としてシリコン基板が用いられる場合は、熱処理による不純物拡散の進行の程度を調整することで不純物領域の広がりを調整することによる二重拡散法が広く用いられている。
　しかしながら半導体基板として炭化珪素基板が用いられる場合、不純物の拡散係数が小さいので、イオン注入が行われた領域が、熱処理を経て、ほぼそのまま不純物領域となる。よって二重拡散法を用いることは困難である。このため、自己整合的に形成された不純物領域を形成するためには、イオン注入用マスクの開口部の大きさを調整することが必要となる。たとえば特開平２０００－２２１３７号公報（特許文献１）によれば、多結晶シリコン膜またはそれを酸化した酸化膜がマスクとされ、酸化または酸化膜除去によるマスク端の移動を利用して、異なる不純物領域の形成が行われる。
特開２０００－２２１３７号公報
　上記公報に記載の技術によれば、マスクの開口部を狭めるために開口部の側壁が熱酸化され、またこのように狭められた開口部を拡げるために酸化膜が除去される。しかしながらマスクの開口部を調整するのに熱酸化工程を伴うことが望ましくなかったり困難であったりする場合がしばしばある。具体的には、熱酸化工程が要する９００～１２００℃程度の高い温度が問題となり得る。たとえば、炭化珪素基板上に金属下地層が形成される場合、高温下では金属下地膜と炭化珪素基板との間で合金化が生じることがある。また、熱酸化工程における酸化速度はあまり速くなく、たとえばスチーム酸化の速度は１５ｎｍ／分程度である。このため半導体装置の生産効率が低くなり得る。
　そこでマスクの開口部を狭める方法として、次のような方法が考えられる。まず開口部を有するマスクが設けられた炭化珪素基板上に、膜が成膜される。開口部の側壁上に膜が成膜されることで、開口部が狭まる。次に異方性エッチングによって、マスクの開口部中において、膜のうち、側壁上の部分が残されつつ、残りの部分が除去される。これにより、膜によって狭められた開口部を得ることができる。しかしながらこの方法においては、異方性エッチングを適切なタイミングで停止させる必要がある。エッチングの停止が早すぎると、膜の除去されるべき部分が残存してしまい、この残存した部分がイオン注入を妨げ得る。またエッチングの停止が遅すぎると、側壁上に膜が十分に残存しないことで開口部が十分に狭まらないことがあり得る。よってこの方法を単純に行うのでは、不純物領域を精度よく形成することが難しい。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、不純物領域の自己整合的な形成を精度よく行うことができる、炭化珪素半導体装置の製造方法を提供することである。
　本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。炭化珪素基板上にマスク層が形成される。マスク層は、炭化珪素基板を覆う被覆部と、側壁を有する開口部とを含む。マスク層の開口部を介して炭化珪素基板上に第１導電型不純物が注入される。マスク層が形成された炭化珪素基板上に、第１の材料から作られた第１の膜が成膜される。第１の膜は、被覆部上に配置された第１の部分と、開口部の側壁上に配置された第２の部分と、開口部内において炭化珪素基板上に配置された第３の部分とを含む。マスク層および第１の膜が形成された炭化珪素基板上に、第１の材料と異なる第２の材料から作られた第２の膜が成膜される。第２の膜は、第１の膜の第１～第３の部分の各々の上に配置された部分を含む。第２の膜のうち第１の膜の第３の部分の上に配置された部分を除去するための異方性エッチングが開始される。異方性エッチング中に第１の材料のエッチングが生じたことが検知される。第１の材料のエッチングが生じたことを検知する工程によって第１の材料のエッチングが生じたことが検知された後に、異方性エッチングが停止される。異方性エッチングを停止する工程の後に、第１の膜の第２の部分と第２の部分の上に配置された第２の膜とによって狭められた開口部を介して、炭化珪素基板上に第２導電型不純物が注入される。
　本発明によれば、第２の膜に対する異方性エッチングのエンドポイント検出が、第１の膜に対するエッチングが生じたことを検知することによって行われる。第１の膜に対するエッチングはマスク層の開口部内においてだけでなくマスク層の被覆部上においても生じるので、第１の膜に対するエッチングが生じたことは、精度よく検知することができる。よって第２の膜に対する異方性エッチングの停止を精度よく行うことができるので、開口部の側壁上に第２の膜を精度よく残存させることができる。よって、精度よく狭められた開口部を用いて第２導電型不純物が注入されるので、開口部を用いて第１導電型不純物が注入された領域の一部の上に、第２導電型の領域を精度よく形成することができる。
　上記製造方法において、マスク層は第２の材料から作られてもよい。
　これによりマスク層の材料と第２の膜の材料とが同じとされるので、炭化珪素半導体装置の製造方法をより簡素化することができる。
　上記製造方法において、第１の膜が成膜された後、かつ第２の膜が成膜される前に、次の工程が行われてもよい。第１の材料と異なる材料から作られた第３の膜が成膜される。第３の膜の上に第１の材料から作られた第４の膜が成膜される。
　この場合、エッチングの進行にともなって、第４の膜のエッチングにともなう第１の材料のエッチングが検知され、その後に時間間隔を空けて、第１の膜のエッチングにともなう第１の材料のエッチングが検知される。つまり第１の膜のエッチングの検知に先立って、それを予期する検知が行われる。よってエッチングの停止の精度をより高めることができる。
　上記製造方法において、マスク層が形成される前に、炭化珪素基板上に下地層が形成されてもよい。
　これにより炭化珪素基板へのオーバーエッチングを抑制することができる。
　上記製造方法において、下地層は第１の材料から作られてもよい。
　これにより下地層の材料と第１の膜の材料とが同じとされるので、炭化珪素半導体装置の製造方法をより簡素化することができる。
　上記製造方法において、下地層は第１の材料と異なる材料から作られてもよい。
　これにより、下地層と第１の膜との間でエッチング選択比を確保することが可能となるので、異方性エッチング後の下地層の残存量の精度を高めることができる。よって下地層を介した第２導電型不純物の注入のばらつきを抑制することができる。
　上記製造方法において、第１の材料は金属元素を含有しなくてもよい。
　これにより、炭化珪素半導体装置を製造するための装置への金属汚染を避けることができる。
　上記製造方法において、第１の材料はシリコン系材料およびカーボン系材料のいずれかから作られてもよい。
　これにより、第１の膜の材料を金属元素を含まないものとすることができる。
　以上の説明から明らかなように、本発明によれば、不純物領域の自己整合的な形成を精度よく行うことができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１４工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１５工程を概略的に示す一部断面図である。 比較例の製造方法の第１工程を概略的に示す断面図である。 比較例の製造方法の第２工程を概略的に示す断面図である。 比較例におけるエンドポイント検出の様子の一例を示すグラフ図である。 本発明の実施の形態１におけるエンドポイント検出の様子の一例を示すグラフ図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態２におけるエンドポイント検出の様子の一例を示すグラフ図である。
　以下、図面に基づいて本発明の実施の形態を説明する。
　（実施の形態１）
　図１を参照して、はじめに、本実施の形態の炭化珪素半導体装置としてのＭＯＳＦＥＴ１００の構造について説明する。ＭＯＳＦＥＴ１００は、具体的には、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、エピタキシャル基板９０、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。エピタキシャル基板９０は、単結晶基板８０、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、およびｎ+領域１２４を有する。ＭＯＳＦＥＴ１００の平面形状（図１の上方向から見た形状）は、たとえば、２ｍｍ以上の長さの辺からなる長方形または正方形である。
　単結晶基板８０およびバッファ層１２１はｎ型の導電型を有する。単結晶基板８０は、好ましくは炭化珪素から作られている。バッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。またバッファ層１２１の厚さは、たとえば０．５μｍである。
　耐圧保持層１２２は、バッファ層１２１上に形成されており、また導電型がｎ型の炭化珪素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。
　エピタキシャル基板９０の表面Ｓ０には、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて形成されている。また表面Ｓ０には、各ｐ領域１２３の内部に位置するようにｎ+領域１２４が形成されている。表面Ｓ０上においてｐ領域１２３は、ｎ+領域１２４および耐圧保持層１２２の間に挟まれ、かつ酸化膜１２６を介してゲート電極１１０に覆われたチャネル領域を有する。
　表面Ｓ０において複数のｐ領域１２３の間から露出する耐圧保持層１２２上には酸化膜１２６が形成されている。具体的には、酸化膜１２６は、一方のｐ領域１２３におけるｎ+領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層１２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ+領域１２４上にまで延在するように形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。よって酸化膜１２６のうちその上部にゲート電極１１０が形成された部分はゲート絶縁膜としての機能を有する。また、ｎ+領域１２４上にはソース電極１１１が形成されている。ソース電極１１１の一部はｐ領域１２３に接してもよい。ソース電極１１１上には上部ソース電極１２７が形成されている。
　次にＭＯＳＦＥＴ１００の製造方法について、以下に説明する。
　図２に示すように、表面Ｓ０を有するエピタキシャル基板９０（炭化珪素基板）が準備される。具体的には、単結晶基板８０の主面上にバッファ層１２１が形成され、バッファ層１２１上に耐圧保持層１２２が形成される。バッファ層１２１は、導電型がｎ型の炭化珪素からなり、その厚さは、たとえば０．５μｍとされる。またバッファ層１２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3とされる。耐圧保持層１２２の厚さは、たとえば１０μｍとされる。また耐圧保持層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3とされる。
　図３に示すように、本実施の形態においてはエピタキシャル基板９０の表面Ｓ０上にエッチングストップ層５０（下地層）が形成される。エッチングストップ層５０の材料は、たとえば、窒化珪素（ＳｉＮ）、チタン（Ｔｉ）、またはシリコン（Ｓｉ）である。エッチングストップ層５０の厚さは、たとえば５０ｎｍ以上３００ｎｍ以下である。
　図４に示すように、エッチングストップ層５０を介してエピタキシャル基板９０上にマスク層３１が堆積される。マスク層３１の材料は、酸化珪素（ＳｉＯ2）およびポリシリコンのいずれかが好ましく、酸化珪素がより好ましい。
　図５に示すように、フォトリソグラフィ法によって、マスク層３１上にフォトレジストパターン４０が形成される。
　図６に示すように、フォトレジストパターン４０をマスクとした異方性エッチングＥ１により、マスク層３１がパターニングされる。異方性エッチングＥ１は、具体的にはドライエッチングであり、たとえば、反応性イオンエッチングまたはイオンミリングである。次に、残留したフォトレジストパターン４０が除去される。
　図７に示すように、ここまでの工程により、エッチングストップ層５０を介してエピタキシャル基板９０上に開口部を有するマスク層３１が形成される。具体的にはマスク層３１は、エッチングストップ層５０を介してエピタキシャル基板９０を覆う被覆部ＣＶと、側壁Ｓ１を有する開口部ＯＰとを含む。ＭＯＳＦＥＴ１００（図１）の寸法仕様上、平面視において、通常、開口部ＯＰの面積は被覆部ＣＶの面積よりも小さい。具体的には、被覆部ＣＶおよび開口部ＯＰの総面積（すなわちマスク層３１の面積）に対する開口部ＯＰの面積の割合は、ＭＯＳＦＥＴ１００（図１）の寸法仕様上、５％以下が好ましく、３％以下がより好ましい。
　図８に示すように、マスク層３１の開口部ＯＰを経由したイオン注入Ｊ１によってエピタキシャル基板９０上にｐ型（第１導電型）不純物が注入される。これによりエピタキシャル基板９０中に表面Ｓ０から所定の深さまでｐ領域１２３が形成される。
　図９に示すように、その後、エッチングストップ層５０およびマスク層３１が形成されたエピタキシャル基板９０上にエンドポイント膜３２（第１の膜）が成膜される。エンドポイント膜３２は部分Ｐ１～Ｐ３を有する。部分Ｐ１（第１の部分）は被覆部ＣＶ上に配置され、部分Ｐ２（第２の部分）は開口部ＯＰの側壁Ｓ１上に配置され、部分Ｐ３（第３の部分）は開口部ＯＰ内においてエッチングストップ層５０を介してエピタキシャル基板９０上に配置される。エンドポイント膜３２の材料（第１の材料）は、好ましくは金属元素を実質的に含有しないものであり、たとえばシリコン系材料またはカーボン系材料である。シリコン系材料は、たとえば窒化珪素（ＳｉＮ）である。カーボン系材料は、たとえば炭素（Ｃ）である。またエンドポイント膜３２の材料は、エッチングストップ層５０の材料と同じであってもよい。逆にエンドポイント膜３２の材料はエッチングストップ層５０の材料と異なってもよい。
　図１０に示すように、マスク層３１およびエンドポイント膜３２が形成されたエピタキシャル基板９０上に、スペーサ膜３３（第２の膜）が成膜される。スペーサ膜３３は、エンドポイント膜３２の部分Ｐ１～Ｐ３の各々の上に配置された部分を含む。スペーサ膜３３は、たとえば、ｐ－ＣＶＤ（ｐｌａｓｍａ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ｐ－ＣＶＤ法においては、たとえば、成膜温度は４００℃程度であり、成膜速度は５０～３００ｎｍ／分である。
　スペーサ膜３３は、エンドポイント膜３２の材料（第１の材料）と異なる材料（第２の材料）から作られる。好ましくは、少なくとも１つの種類の原子が、スペーサ膜３３およびエンドポイント膜３２の一方にのみ含有されるように、エンドポイント膜３２およびスペーサ膜３３の各々の材料が選択される。スペーサ膜３３の材料は、たとえば酸化珪素（ＳｉＯ2）である。好ましくはスペーサ膜３３の材料はマスク層３１の材料と同じである。
　次に、スペーサ膜３３のうちエンドポイント膜３２の部分Ｐ１およびＰ３の上に配置された部分を除去するための異方性エッチングが開始される。異方性エッチングは、ドライエッチングであり、たとえば、反応性イオンエッチングまたはイオンミリングである。
　また、エッチングされている材料の種類を識別するためのエンドポイント検出が開始される。エンドポイント検出は、たとえば、エッチングにともなって発せられた光の分光分析、または、エッチングによって放出された原子の質量分析によって行われる。
　図１１に示すように、異方性エッチングＥ２の進行によって、エンドポイント膜３２の部分Ｐ１およびＰ３が露出する。これに伴い、エンドポイント膜３２の材料がエッチングされ始める。つまり、スペーサ膜３３の材料とは異なる材料のエッチングが開始される。よってエンドポイント膜３２の一部が露出したことは、エンドポイント検出によって検知される。本実施の形態においては、エンドポイント膜３２の露出が検知された後にさらに所定量のエッチングが行われることで、言い換えればオーバーエッチングが行われることで、部分Ｐ１およびＰ３が除去される。その後、異方性エッチングＥ２が停止される。なおこのオーバーエッチングは省略されてもよい。
　図１２に示すように、上述したエッチングの結果、エッチングストップ層５０を介してエピタキシャル基板９０上に、マスク層３１と、エンドポイント膜３２と、スペーサ膜３３とを有する複合マスク３０が形成される。
　図１３に示すように、エンドポイント膜３２の部分Ｐ２と、部分Ｐ２の上に配置されたスペーサ膜３３とによって狭められた開口部ＯＰを経由したイオン注入Ｊ２によって、エピタキシャル基板９０上にｎ型（第２導電型）不純物が注入される。これにより、エピタキシャル基板９０中に表面Ｓ０から所定の深さまで、ｎ+領域１２４が形成される。
　さらに図１４に示すように、複合マスク３０およびエッチングストップ層５０が除去される。また活性化熱処理が行われる。この熱処理は、たとえば、アルゴン雰囲気中で１７００℃で３０分間加熱することにより行われる。
　図１５に示すように、エピタキシャル基板９０上に、ゲート絶縁膜となる酸化膜１２６が形成される。具体的には、耐圧保持層１２２と、ｐ領域１２３と、ｎ+領域１２４との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。
　その後、窒化熱処理工程が行われる。この熱処理は、たとえば、一酸化窒素（ＮＯ）雰囲気中で１１００℃で１２０分加熱することにより行われる。この結果、耐圧保持層１２２、ｐ領域１２３、およびｎ+領域１２４の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。なおこの一酸化窒素を用いた熱処理工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いた熱処理が行われてもよい。この熱処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
　図１６に示すように、ソース電極１１１が形成される。具体的には、以下の工程が行われる。
　酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ+領域１２４上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ+領域１２４と接触するように導体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
　なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
　再び図１を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、酸化膜１２６上にゲート電極１１０が形成される。また、単結晶基板８０の裏面（図中、下面）上にドレイン電極１１２が形成される。以上によりＭＯＳＦＥＴ１００が得られる。
　次に比較例について説明する。比較例においては、本実施の形態（図１０）と異なり、エンドポイント膜３２が設けられることなくスペーサ膜３３が形成される（図１７）。マスク層３１およびスペーサ膜は酸化珪素から作られており、かつエッチングストップ層５０はチタンから作られるものとする。その後、本実施の形態と同様の異方性エッチングが行われる。スペーサ膜３３に対するエッチングの進行によって、マスク層３１の上面と、開口部ＯＰ内のエッチングストップ層５０とが露出する（図１８）。ここで、スペーサ膜３３の材料とマスク層３１の材料とが共に酸化珪素であることから、マスク層３１の上面の露出はエンドポイント検出の対象とすることができない。よってエンドポイント検出の対象は、開口部ＯＰ内におけるエッチングストップ層５０の露出のみである。エンドポイント検出（図１９）における強度Ｉの変化、すなわちＯ（酸素）原子強度の低下、またはＴｉ（チタン）原子強度の増大は、理論的には検出され得る。しかしながらこれらの強度変化は、開口部ＯＰにおいて露出している材料の相違に起因していることから、マスク層３１に占める開口部ＯＰの面積の割合が小さくなるほど、強度変化が小さくなる。このように強度変化が小さいことから、エンドポイント検出が実際には困難である。
　これに対して、本実施の形態のようにエンドポイント膜３２（図１０）が設けられていると、たとえばエンドポイント膜３２が窒化珪素から作られている場合、マスク層３１の上面上においてエンドポイント膜３２の部分Ｐ１が露出することで、窒素（Ｎ）原子強度の急激な増大が生じる（図２０）。よってエンドポイント検出が容易であるので、エッチングの停止を精度よく行うことができる。
　より一般的に議論すると、本実施の形態によれば、スペーサ膜３３に対する異方性エッチングのエンドポイント検出が、エンドポイント膜３２に対するエッチング（図１１）が生じたことを検知することによって行われる。エンドポイント膜３２に対するエッチングはマスク層３１の開口部ＯＰ（図９）内においてだけでなくマスク層３１の被覆部ＣＶ（図９）上においても生じるので、エンドポイント膜３２に対するエッチングが生じたことは、精度よく検知することができる。よってスペーサ膜３３に対する異方性エッチングの停止を精度よく行うことができるので、開口部ＯＰの側壁Ｓ１上にスペーサ膜３３を精度よく残存させることができる。よって、精度よく狭められた開口部ＯＰを用いてｎ型不純物のイオン注入Ｊ２（図１３）が行われるので、開口部ＯＰを用いてｐ型不純物が注入された領域（ｐ領域１２３）の一部の上に、ｎ型の領域を精度よく形成することができる。
　またエッチングストップ層５０が形成されることで（図３）、エピタキシャル基板９０へのオーバーエッチングを抑制することができる（図１１および図１２）。
　好ましくはマスク層３１の材料とスペーサ膜３３の材料とは同じであり、この場合、ＭＯＳＦＥＴ１００の製造方法をより簡素化することができる。
　エッチングストップ層５０の材料とエンドポイント膜３２の材料とは同じであってもよく、この場合、ＭＯＳＦＥＴ１００の製造方法をより簡素化することができる。あるいは、両者が互いに異なってもよく、この場合、エッチングストップ層５０とエンドポイント膜３２との間でエッチング選択比を確保することが可能となる。よって、異方性エッチング（図１１）後のエッチングストップ層５０（図１２）の残存量の精度を高めることができる。よってエッチングストップ層５０を介したｎ型不純物の注入のばらつきを抑制することができる。
　好ましくはエンドポイント膜３２の材料は金属元素を含有せず、これにより、ＭＯＳＦＥＴ１００を製造するための装置への金属汚染を避けることができる。
　（実施の形態２）
　本実施の形態においても、まず図２～図９（実施の形態１）とほぼ同様の工程が行われる。
　図２１に示すように、次に、エンドポイント膜３２の材料と異なる材料から作られた中間膜３４（第３の膜）が成膜される。中間膜３４の上に、エンドポイント膜３２の材料と同じ材料から作られた中間膜３５（第４の膜）が成膜される。中間膜３５上にスペーサ膜３３が成膜される。好ましくは、中間膜３４の材料は、マスク層３１の材料およびスペーサ膜３３材料の少なくともいずれかと同じとされる。
　次に、図１１～図１８（実施の形態１）とほぼ同様の工程を経ることで、ＭＯＳＦＥＴ１００（図１）が得られる。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、エッチングの進行にともなって、中間膜３５の材料のエッチングが検知され、その後に時間間隔を空けて、エンドポイント膜３２のエッチングにともなう同一材料のエッチングが検知される。つまりエンドポイント膜３２のエッチングが検知に先立って、それを予期する、中間膜３５のエッチングの検知が行われる。よってエッチングの停止の精度をより高めることができる。たとえば、マスク層３１と中間膜３４とスペーサ膜３３との各々の材料が酸化珪素であり、またエンドポイント膜３２および中間膜３５の各々の材料が窒化珪素であり、またエッチングストップ層５０の材料がチタンである場合、図２２に示すような強度Ｉの変化が検知される。具体的には、最終的なＮ（窒素）原子強度の増大に先立って、Ｎ原子強度のピークが検出される。
　なお上記各実施の形態においてはイオン注入Ｊ２（図１３）の際にエッチングストップ層５０が露出されているが、このことは必須ではなく、エッチングストップ層５０上にエンドポイント膜３２が残存していてもよい。またイオン注入Ｊ２は必ずしもエッチングストップ層５０を介して行われる必要はなく、エッチングストップ層５０の形成が省略されてもよい。
　また第１導電型がｐ型であり第２導電型がｎ型であるが、第１導電型がｎ型であり第２導電型がｐ型であってもよい。ただし好ましくは半導体装置のチャネルがｎ型となるように導電型が選択される。
　またＭＯＳＦＥＴについて詳しく説明したが、半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｅｉｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また半導体装置はＭＩＳＦＥＴ以外のものであってもよく、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　３０　複合マスク、３１　マスク層、３２　エンドポイント膜（第１の膜）、３３　スペーサ膜（第２の膜）、３４　中間膜（第３の膜）、３５　中間膜（第４の膜）、５０　エッチングストップ層（下地層）、８０　単結晶基板、９０　エピタキシャル基板（炭化珪素基板）、ＣＶ　被覆部、ＯＰ　開口部。

Claims (8)

  1. 　炭化珪素基板（９０）上にマスク層（３１）を形成する工程を備え、
    　前記マスク層は、前記炭化珪素基板を覆う被覆部（ＣＶ）と、側壁（Ｓ１）を有する開口部（ＯＰ）とを含み、さらに
    　前記マスク層の前記開口部を介して前記炭化珪素基板上に第１導電型不純物を注入する工程と、
    　前記マスク層が形成された前記炭化珪素基板上に、第１の材料から作られた第１の膜（３２）を成膜する工程とを備え、
    　前記第１の膜は、前記被覆部上に配置された第１の部分（Ｐ１）と、前記開口部の前記側壁上に配置された第２の部分（Ｐ２）と、前記開口部内において前記炭化珪素基板上に配置された第３の部分（Ｐ３）とを含み、さらに
    　前記マスク層および前記第１の膜が形成された前記炭化珪素基板上に、前記第１の材料と異なる第２の材料から作られた第２の膜（３３）を成膜する工程を備え、
    　前記第２の膜は、前記第１の膜の前記第１～第３の部分の各々の上に配置された部分を含み、さらに
    　前記第２の膜のうち前記第１の膜の前記第３の部分の上に配置された部分を除去するための異方性エッチングを開始する工程と、
    　前記異方性エッチング中に前記第１の材料のエッチングが生じたことを検知する工程と、
    　前記第１の材料のエッチングが生じたことを検知する工程によって前記第１の材料のエッチングが生じたことが検知された後に、前記異方性エッチングを停止する工程と、
    　前記異方性エッチングを停止する工程の後に、前記第１の膜の前記第２の部分と前記第２の部分の上に配置された前記第２の膜とによって狭められた前記開口部を介して、前記炭化珪素基板上に第２導電型不純物を注入する工程とを備える、炭化珪素半導体装置（１００）の製造方法。
  2. 　前記マスク層は前記第２の材料から作られている、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記第１の膜を成膜する工程の後、かつ前記第２の膜を成膜する工程の前に、前記第１の材料と異なる材料から作られた第３の膜（３４）を成膜する工程と、前記第３の膜の上に前記第１の材料から作られた第４の膜（３５）を成膜する工程とをさらに備える、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 　前記マスク層を形成する工程の前に、前記炭化珪素基板上に下地層（５０）を形成する工程をさらに備える、請求項１に記載の炭化珪素半導体装置の製造方法。
  5. 　前記下地層は前記第１の材料から作られている、請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 　前記下地層は前記第１の材料と異なる材料から作られている、請求項４に記載の炭化珪素半導体装置の製造方法。
  7. 　前記第１の材料は金属元素を含有しない、請求項１に記載の炭化珪素半導体装置の製造方法。
  8. 　前記第１の材料はシリコン系材料およびカーボン系材料のいずれかから作られている、請求項７に記載の炭化珪素半導体装置の製造方法。
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