JP3615239B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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Description
【0001】
【産業上の利用分野】
この発明は、薄膜トランジスタ及びその製造方法に関し、特に絶縁基板または導電性基板に絶縁層を作製した基板上に形成した多結晶薄膜半導体を用いた薄膜トランジスタのオフ電流を抑制するものである。
【0002】
【従来の技術】
情報のパーソナル化、コンピュータの小型化・高性能化に伴い現代は情報化の時代と言われている。ここ数年来の情報機器のダウンサイジングは、マン・マシーンインターフェイスとしてのディスプレイ、特に薄膜半導体を用いたトランジスタ(薄膜トランジスタ)をスイッチング素子として用いた液晶ディスプレイ(LCD)の研究が盛んである。
【0003】
薄膜トランジスタの半導体膜としては、従来より非晶質薄膜半導体が用いられてきた。しかし、例えば、非晶質シリコンでは移動度が数cm2 /Vs以下と低いため応答速度が遅く画素部にのみ用いられ、駆動部はICチップ等を別に作製し後、ワイヤーボンディングなどで接続せねばならないなど種々の問題があった。
【0004】
このような問題から非晶質薄膜半導体に替わる材料として多結晶薄膜半導体が精力的に研究されている。多結晶薄膜シリコンを例にとれば、その移動度は非晶質薄膜シリコンの2桁以上あり、高速応答かつ画素・駆動部一体型ディスプレイを実現でき、軽量・コンパクトなディスプレイを作るには良質の材料と考えられている。
【0005】
このような利点を持つ多結晶薄膜トランジスタの問題点として、オフ電流の値が非晶質薄膜トランジスタと比べて数桁程度大きいことが挙げられる。この原因は、トランジスタ動作時、ドレイン側の半導体層と活性層界面に高い電界強度がかかるためと考えられており、この対応策として従来LDD(Lightly Doped Drain)構造が提案されている。
【0006】
代表的なLDD構造をもった多結晶薄膜トランジスタの製造方法を図15ないし図20に示す。
【0007】
絶縁性基板30上に形成された多結晶半導体層31上に、ゲート絶縁層32、ゲート電極33を形成した後、それぞれパターニングする(図15参照)。
【0008】
その後、ゲート電極33をマスクとして、拡散係数の大きいP(燐)をイオン注入34し、n− 領域35a、35bを形成する(図16参照)。
【0009】
次に、化学気相成長(CVD)法により絶縁膜36を堆積し(図17参照)、その絶縁膜36を異方性エッチングによりゲート電極33の両側にサイドウォール37a,37bを形成する(図18参照)。
【0010】
続いて、ゲート電極33及びサイドウォール37a,37bをマスクとして、As(砒素)をイオン注入38し、n+ 領域39a、39bを形成する(図19参照)。
【0011】
この後、約1000℃の高温でアニールを行い(図20参照)、n− 領域35a,35b,n+ 領域39a,39bおよびゲート電極33を活性化している。ここで、n− 領域35a,35bがLDD領域と呼ばれ、トランジスタ動作時にチャネル部とドレイン領域との間の抵抗の傾斜部となり、電界を緩和する構造を作っている。
【0012】
【発明が解決しようとする課題】
このようなLDD構造トランジスタの形成方法では、イオン注入が2回必要であり、かつ、ゲート電極の両側に壁を作るなど工程が複雑化になるなどの問題があった。
【0013】
また、高温での活性化を行うために使用可能な基板の種類が限定されコストが高くなるという問題もあった。
【0014】
更に、この構造自体の特徴としLDDの最適条件範囲が狭く、n− 領域特有の劣化モードを示すことが知られている。
【0015】
ところで、多結晶薄膜半導体をトランジスタ素子に用いた場合、多結晶のサイズ(結晶粒径)と素子特性には相関があることが明らかとなっている。例えば特願平5−154128号に示すように、非晶質シリコン(Si)に不純物イオンを注入した後、レーザで再結晶させ多結晶Siを作製した場合、結晶粒径の拡大と共にシート抵抗が低くなる傾向を示している。このことは、単位長さ当たりの粒界での電子散乱が少なくなったためと考えることができ、粒界を用いて電界を制御することが可能であることを示している。
【0016】
この発明は、上述した問題点を解消するためになされたものにして、チャネル部とソース、ドレイン領域の結晶粒径を制御することでLDD構造と同様のオフ電流を低減する構造を作製し、工程の短縮および低コスト化を実現することを目的とする。
【0017】
【課題を解決するための手段】
この発明は、基板上に形成された多結晶半導体膜にチャネル部及びソース、ドレイン領域が形成され、上記チャネル部上に絶縁膜を介して、ゲート電極が設けられた薄膜トランジスタであって、上記多結晶半導体膜は、結晶粒径の大きな多結晶半導体膜からなる領域と、その両側に形成された結晶粒径の小さな多結晶半導体膜からなる領域と、からなり、上記ゲート電極は、上記結晶粒径の大きな多結晶半導体膜からなる領域上を含み、その両側に形成された上記結晶粒径の小さな多結晶半導体膜からなる領域上の一部と重なるように形成され、上記ゲート電極下の多結晶半導体膜がチャネル部となると共に、上記ソース、ドレイン領域は、上記ゲート電極をマスクとしたイオン注入により、上記結晶粒径の小さな多結晶半導体膜からなる領域における上記ゲート電極から露出する部分に形成されていることを特徴とする。
【0018】
上記多結晶半導体膜として、結晶粒径の小さな多結晶半導体膜からなる領域に位置する箇所に凹凸が形成された基板上に積層した非晶質半導体を再結晶化させたものを用いることができる。
【0019】
上記ドレイン領域に高抵抗となるイオンを選択的に導入するとよい。
【0021】
また、この発明の薄膜トランジスタの製造方法は、ソース、ドレイン領域に位置する箇所を含む領域の基板表面に凹凸を形成する工程と、該凹凸を形成した基板上に非晶質半導体膜を形成する工程と、この非晶質半導体膜に熱処理を施し再結晶化させることにより、上記凹凸上の領域では該凹凸の形成されていない領域上よりも結晶粒径が小さくなるように多結晶半導体膜を形成する工程と、上記凹凸の形成されていない領域上に形成された結晶粒径の大きな多結晶半導体膜上を含んで上記結晶粒径が小さくなるように形成された多結晶半導体膜の領域の一部と重なるように絶縁膜を介してゲート電極を形成する工程と、該ゲート電極下の多結晶半導体膜をチャネル部とすると共に、上記ゲート電極をマスクとして上記ゲート電極から露出する部分に不純物イオンを注入することにより、上記結晶粒径が小さくなるように形成された多結晶半導体膜にソース、ドレイン領域を形成する工程と、からなる
【0022】
上記凹凸上に形成される多結晶半導体膜の粒径が凹凸の形成されていない領域上に形成される結晶粒径の大きな多結晶半導体膜の粒径の1/10以下となるように、上記凹凸の深さを上記結晶粒径の大きな多結晶半導体膜の厚さの2/3倍から1倍とすればよい。
【0023】
【作用】
この発明は、ソース、ドレイン領域の結晶粒径をチャネル部の結晶粒径より小さくなるように制御し、ゲート電極をソース、ドレイン領域の一部まで延在させることで、ソース、ドレイン領域とチャネル部の間に高抵抗な領域を設けることができ、LDD構造のn − 領域と同様の構造を採ることができるので、チャネルとドレイン間の電界緩和が図れる。
【0024】
更に、ドレイン領域にソース領域よりも高抵抗となるイオンを導入することで、ドレイン領域とチャネル部間の電解が緩和され、トランジスタのオフ電流がより緩和される。
【0026】
また、この発明の製造方法では、ソース、ドレイン領域となる基板表面上にあらかじめ選択的に凹凸部を形成し、レーザまたは低温加熱により非晶質半導体の再結晶化を行うと共に、ゲート電極を、ソース、ドレイン領域の一部まで延在するように設ける。この時、凹凸部では結晶粒径がその他の部分よりも小さくなり、その一部は従来のLDD構造でのn−領域の役割を異なる構造で果たすこととなる。このため、LDD構造特有の劣化は解決し、n−領域作成用のイオン注入工程、ゲート電極の側壁を作る工程が不要となる。さらにn+領域およびゲート電極の活性化をレーザまたは低温加熱で行うことにより、工程全体の低温化・高スループット化が可能となり、コスト低減に寄与する。
【0027】
【実施例】
以下、この発明の一実施例を図面に従い説明する。図1はこの発明の一実施例を示す断面図である。
【0028】
石英ガラス或いはSiO2 、SiNx 等の絶縁膜を100nm〜1μm成膜した低融点ガラスまたは導電性基板からなる基板1表面のソース、ドレイン領域4、5が形成される箇所には、予め凹凸部2が形成されている。この凹凸部2の高さ(深さ)は、再結晶化後のソース、ドレイン領域4、5の平均結晶粒径がチャネル部3の平均結晶粒粒径の1/10以下となる様に、この基板1上に設けられる多結晶半導体膜の膜厚に応じて制御される。
【0029】
図11に、凹凸の深さとその上に形成される多結晶半導体膜の平均結晶粒径の関係を示す。この図は、形成される多結晶半導体膜の膜厚に対して凹凸部の高さを規格化し、凹凸を設けていないときとを1とし、その比を示している。この図より、凹凸部の高さ(深さ)が2/3以上で平均粒径が凹凸のない場合の1/10以下となり飽和している。
【0030】
図12に結晶の平均粒径と抵抗値の関係を示す。一般にLDD構造を持つソース、ドレインとLDD構造を持たないソース、ドレインとでは、その抵抗値が1桁以上異なる。すなわち、LDD構造の方が1桁以上大きい抵抗値を持つ。図12に示すように、平均粒径が1/6であれば抵抗値は約5倍となっている。このことからチャネル部3の1/10以下の粒径のソース、ドレイン領域4、5を形成すればLDD構造と同様の効果が得られる。
【0031】
上記のように、基板1上に所定の凹凸部2が形成され、この上にプラズマCVD法等により形成された所定の膜厚の非晶質Si(以下a−Siと略す)をレーザ照射等により再結晶化し、多結晶半導体膜が形成されている。この多結晶半導体膜は、チャネル部3の平均結晶粒径よりソース、ドレイン領域4、5の平均結晶粒径が1/10以下である。そして、チャネル部3上にゲート絶縁膜6を介して、ゲート電極7が設けられ、このゲート電極7をマスクとして、P(燐)等の不純物がイオン注入等により、ソース、ドレイン領域4、5に導入されている。このゲート電極7はソース、ドレイン領域4、5部とそれぞれチャネル長の1/10程度重なっている。
【0032】
また、ドレイン領域5には、更に、O(酸素),Al(アルミニウム),C(炭素)などのイオンが選択的にドープされ、ソース領域4より高抵抗としても良い。
【0033】
ゲート電極7を含め基板1上にSiO2等の保護絶縁膜8が設けられ、この保護絶縁膜8に設けたコンタクトホールを介してソース、ドレイン領域4、5とAl等の金属電極9、9とのコンタクトが採られている。
【0034】
次に、この発明による薄膜トランジスタの製造方法を2図ないし図10に従い説明する。
【0035】
図2に示すように、石英ガラス或いはSiO2 、SiNx 等の絶縁膜を100nm〜1μm成膜した低融点ガラスまたは導電性基板1上の絶縁層上にレジスト11を塗布し、ソース、ドレイン領域となる箇所にフォトリソグラフフィにより窓11aを形成する。
【0036】
次に、図3に示すように、希釈HF,バッファードHF等の水溶液を用いたウエットエッチング、またはCH4 ,SF6 ,CCl2 F6 等のガスを用いたドライエッチングにより凹凸部2,2を形成する。この時、上述したように、再結晶化後のソース、ドレイン領域4、5の平均粒径がチャネル部3の平均粒径の1/10以下となる様にそれぞれの膜厚で条件出しをしておく。
【0037】
続いて、図4に示すように、レジスト11を除去した後、プラズマCVD、低圧CVD、スパッタ法等を用いてa−Si膜を20〜100nm堆積させ、パターニングによりa−Siからなるアイランド12を形成する。また、a−Si膜中に水素が多く含まれると再結晶化時に突沸し、膜荒れを起すため、成膜後600℃以下の低温アニール等の方法で脱水素処理を行う。
【0038】
その後、図5に示すように、レーザ照射13によりa−Si膜の再結晶を行い、ソース、ドレイン領域とチャネル部との結晶粒径が異なる多結晶半導体膜14を形成する。この時レーザとして、高エネルギー密度の短パルスレーザ(F2 ,ArF,KrF,XeCl,エキシマレーザ)を用いることで処理時間の短縮を行うことができる。また、この時のレーザエネルギーは100mJ/cm2 〜500mJ/cm2 、一カ所に照射する回数は1〜100回である。
【0039】
次に、常圧CVD法、スパッタ法等により膜厚20〜200nmのゲート絶縁膜6を成膜し、その上にゲート電極用のa−Si膜7aを図4に示す方法と同様の方法で50〜150nm成膜する。
【0040】
そして、図7に示すように、ゲート部上にレジスト15が残るようにパターニングを行いa−Si膜7a、絶縁膜6をエッチングする。この時、ゲート電極、ソース、ドレイン領域との重なりがそれぞれチャネル長の1/10程度となるようにマスク設計を行っておく。
【0041】
続いて、図8に示すように、レジストを除去後、ゲート電極7をマスクとして、五族元素(P,As,Sb等)、三族元素(B等)またはこれらを含む化合物を不純物イオン16として注入し、nまたはp型の不純物イオン層4a、5bを形成する。さらに、ドレイン領域5には、更に、O,Al,Cなどのイオンが選択的にドープされ、ソース領域4より高抵抗としても良い。
【0042】
その後、図9に示すように、これら素子をレーザ17で活性化し、ソース領域4、ドレイン領域5及びゲート電極7を形成する。
【0043】
次に、図10に示すように、膜厚300〜500nmのSiO2からなる保護絶縁膜8を被着させ、多結晶Si粒界でのリーク電流を抑えるため水素原子または分子によるパッシベーション18を行う。そして、保護絶縁膜8にコンタクトホールを形成した後、Alからなる金属電極を設けることにより、図1に示すこの発明の薄膜トランジスタが得られる。
【0044】
上述した工程は、すべて600℃以下の低温プロセスで行える。従って、基板として、ガラス基板等を用いることができるためコストダウンを行うことができる。
【0045】
次に、この発明の第2の実施例につき図13ないし図14を参照にして説明する。この第2の実施例は、チャネル部23となる部分の領域は膜厚が薄く、ソース、ドレイン領域24、25となる部分の膜厚は厚くした多結晶半導体膜20を用いる。この第2の実施例は、特願平5−154128号に示されているように、膜厚の薄い多結晶または非晶質シリコン膜をレーザを用いて再結晶化させると、膜厚の厚い多結晶または非晶質シリコン膜をレーザを用いて再結晶化させたものより、結晶粒径が大きくなることを利用したものである。
【0046】
以下、図13及び図14に従いこの第2の実施例を説明する。
図13に示すように、ガラスからなる絶縁性透明基板21上に,a−Si膜20をチャネル部となる領域を50nmの膜厚に、その両側のソースドレイン領域となる領域を100nmの膜厚になるように形成する。そして、真空雰囲気中において、基板表面側からレーザ26を照射する。レーザとしては,ArFエキシマレーザを用い、この時の基板温度を400℃とした。このレーザ照射により、膜厚が50nmの領域、すなわちチャネル部23となる領域は結晶粒径の大きな多結晶半導体膜となり、膜厚が100nmのソース24領域、ドレイン領域25となる領域は結晶粒径の小さな多結晶半導体膜となる。
【0047】
続いて、図14に示すように、ゲート絶縁膜27及びゲート電極28を形成する。この時、ゲート電極がソース、ドレイン領域に前述の実施例と同様にチャネル長の1/10程度と重なるように形成されている。このゲート電極28をマスクとして、五族元素(P,As,Sb等)、三族元素(B等)またはこれらを含む化合物を不純物イオン19として注入し、nまたはp型の不純物イオン層を形成する。さらに、ドレイン領域25には、更に、O,Al,Cなどのイオンが選択的にドープされ、ソース領域24より高抵抗としても良い。そして、これら素子をレーザで活性化し、ソース領域24、ドレイン領域25及びゲート電極28を形成する。
【0048】
次に、図示はしないが、前述の実施例と同様に、膜厚300〜500nmのSiO2からなる保護絶縁膜を被せ、多結晶Si粒界でのリーク電流を抑えるため水素原子または分子によるパッシベーションを行った後、保護絶縁膜にコンタクトホールを形成した後、Alからなる金属電極を設けることにより、この発明の薄膜トランジスタが得られる。
【0049】
【発明の効果】
以上説明したように、この発明によれば、基板の凹凸部で多結晶半導体の粒径を制御し、これを用いてゲート部とソースドレイン界面での電界緩和を行うことから従来の方法より短時間・低コストでLDD構造を持ったものと同様のトランジスタを作製可能である。
【0050】
さらに、従来、LDD構造特有の問題であったn− 領域での抵抗値の経時変化が、この発明では構造的に起らないため高い信頼性が得られる。
【0051】
また、全ての工程を600℃以下の低温プロセスで行えるこめ基板のコストダウンを行うことができる。
【図面の簡単な説明】
【図1】この発明の第1実施例を示す断面図である。
【図2】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図3】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図4】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図5】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図6】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図7】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図8】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図9】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図10】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図11】基板表面の凹凸の深さとその表面に形成される多結晶半導体膜の平均結晶粒径の関係を示す図である。
【図12】結晶の平均粒径と抵抗値の関係を示す図である。
【図13】この発明の第2実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図14】この発明の第2実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図15】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図16】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図17】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図18】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図19】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図20】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【符号の説明】
1 基板
2 凹凸部
3 チャネル部
4 ソース領域
5 ドレイン領域
6 ゲート酸化膜
7 ゲート電極
8 保護絶縁膜
【産業上の利用分野】
この発明は、薄膜トランジスタ及びその製造方法に関し、特に絶縁基板または導電性基板に絶縁層を作製した基板上に形成した多結晶薄膜半導体を用いた薄膜トランジスタのオフ電流を抑制するものである。
【0002】
【従来の技術】
情報のパーソナル化、コンピュータの小型化・高性能化に伴い現代は情報化の時代と言われている。ここ数年来の情報機器のダウンサイジングは、マン・マシーンインターフェイスとしてのディスプレイ、特に薄膜半導体を用いたトランジスタ(薄膜トランジスタ)をスイッチング素子として用いた液晶ディスプレイ(LCD)の研究が盛んである。
【0003】
薄膜トランジスタの半導体膜としては、従来より非晶質薄膜半導体が用いられてきた。しかし、例えば、非晶質シリコンでは移動度が数cm2 /Vs以下と低いため応答速度が遅く画素部にのみ用いられ、駆動部はICチップ等を別に作製し後、ワイヤーボンディングなどで接続せねばならないなど種々の問題があった。
【0004】
このような問題から非晶質薄膜半導体に替わる材料として多結晶薄膜半導体が精力的に研究されている。多結晶薄膜シリコンを例にとれば、その移動度は非晶質薄膜シリコンの2桁以上あり、高速応答かつ画素・駆動部一体型ディスプレイを実現でき、軽量・コンパクトなディスプレイを作るには良質の材料と考えられている。
【0005】
このような利点を持つ多結晶薄膜トランジスタの問題点として、オフ電流の値が非晶質薄膜トランジスタと比べて数桁程度大きいことが挙げられる。この原因は、トランジスタ動作時、ドレイン側の半導体層と活性層界面に高い電界強度がかかるためと考えられており、この対応策として従来LDD(Lightly Doped Drain)構造が提案されている。
【0006】
代表的なLDD構造をもった多結晶薄膜トランジスタの製造方法を図15ないし図20に示す。
【0007】
絶縁性基板30上に形成された多結晶半導体層31上に、ゲート絶縁層32、ゲート電極33を形成した後、それぞれパターニングする(図15参照)。
【0008】
その後、ゲート電極33をマスクとして、拡散係数の大きいP(燐)をイオン注入34し、n− 領域35a、35bを形成する(図16参照)。
【0009】
次に、化学気相成長(CVD)法により絶縁膜36を堆積し(図17参照)、その絶縁膜36を異方性エッチングによりゲート電極33の両側にサイドウォール37a,37bを形成する(図18参照)。
【0010】
続いて、ゲート電極33及びサイドウォール37a,37bをマスクとして、As(砒素)をイオン注入38し、n+ 領域39a、39bを形成する(図19参照)。
【0011】
この後、約1000℃の高温でアニールを行い(図20参照)、n− 領域35a,35b,n+ 領域39a,39bおよびゲート電極33を活性化している。ここで、n− 領域35a,35bがLDD領域と呼ばれ、トランジスタ動作時にチャネル部とドレイン領域との間の抵抗の傾斜部となり、電界を緩和する構造を作っている。
【0012】
【発明が解決しようとする課題】
このようなLDD構造トランジスタの形成方法では、イオン注入が2回必要であり、かつ、ゲート電極の両側に壁を作るなど工程が複雑化になるなどの問題があった。
【0013】
また、高温での活性化を行うために使用可能な基板の種類が限定されコストが高くなるという問題もあった。
【0014】
更に、この構造自体の特徴としLDDの最適条件範囲が狭く、n− 領域特有の劣化モードを示すことが知られている。
【0015】
ところで、多結晶薄膜半導体をトランジスタ素子に用いた場合、多結晶のサイズ(結晶粒径)と素子特性には相関があることが明らかとなっている。例えば特願平5−154128号に示すように、非晶質シリコン(Si)に不純物イオンを注入した後、レーザで再結晶させ多結晶Siを作製した場合、結晶粒径の拡大と共にシート抵抗が低くなる傾向を示している。このことは、単位長さ当たりの粒界での電子散乱が少なくなったためと考えることができ、粒界を用いて電界を制御することが可能であることを示している。
【0016】
この発明は、上述した問題点を解消するためになされたものにして、チャネル部とソース、ドレイン領域の結晶粒径を制御することでLDD構造と同様のオフ電流を低減する構造を作製し、工程の短縮および低コスト化を実現することを目的とする。
【0017】
【課題を解決するための手段】
この発明は、基板上に形成された多結晶半導体膜にチャネル部及びソース、ドレイン領域が形成され、上記チャネル部上に絶縁膜を介して、ゲート電極が設けられた薄膜トランジスタであって、上記多結晶半導体膜は、結晶粒径の大きな多結晶半導体膜からなる領域と、その両側に形成された結晶粒径の小さな多結晶半導体膜からなる領域と、からなり、上記ゲート電極は、上記結晶粒径の大きな多結晶半導体膜からなる領域上を含み、その両側に形成された上記結晶粒径の小さな多結晶半導体膜からなる領域上の一部と重なるように形成され、上記ゲート電極下の多結晶半導体膜がチャネル部となると共に、上記ソース、ドレイン領域は、上記ゲート電極をマスクとしたイオン注入により、上記結晶粒径の小さな多結晶半導体膜からなる領域における上記ゲート電極から露出する部分に形成されていることを特徴とする。
【0018】
上記多結晶半導体膜として、結晶粒径の小さな多結晶半導体膜からなる領域に位置する箇所に凹凸が形成された基板上に積層した非晶質半導体を再結晶化させたものを用いることができる。
【0019】
上記ドレイン領域に高抵抗となるイオンを選択的に導入するとよい。
【0021】
また、この発明の薄膜トランジスタの製造方法は、ソース、ドレイン領域に位置する箇所を含む領域の基板表面に凹凸を形成する工程と、該凹凸を形成した基板上に非晶質半導体膜を形成する工程と、この非晶質半導体膜に熱処理を施し再結晶化させることにより、上記凹凸上の領域では該凹凸の形成されていない領域上よりも結晶粒径が小さくなるように多結晶半導体膜を形成する工程と、上記凹凸の形成されていない領域上に形成された結晶粒径の大きな多結晶半導体膜上を含んで上記結晶粒径が小さくなるように形成された多結晶半導体膜の領域の一部と重なるように絶縁膜を介してゲート電極を形成する工程と、該ゲート電極下の多結晶半導体膜をチャネル部とすると共に、上記ゲート電極をマスクとして上記ゲート電極から露出する部分に不純物イオンを注入することにより、上記結晶粒径が小さくなるように形成された多結晶半導体膜にソース、ドレイン領域を形成する工程と、からなる
【0022】
上記凹凸上に形成される多結晶半導体膜の粒径が凹凸の形成されていない領域上に形成される結晶粒径の大きな多結晶半導体膜の粒径の1/10以下となるように、上記凹凸の深さを上記結晶粒径の大きな多結晶半導体膜の厚さの2/3倍から1倍とすればよい。
【0023】
【作用】
この発明は、ソース、ドレイン領域の結晶粒径をチャネル部の結晶粒径より小さくなるように制御し、ゲート電極をソース、ドレイン領域の一部まで延在させることで、ソース、ドレイン領域とチャネル部の間に高抵抗な領域を設けることができ、LDD構造のn − 領域と同様の構造を採ることができるので、チャネルとドレイン間の電界緩和が図れる。
【0024】
更に、ドレイン領域にソース領域よりも高抵抗となるイオンを導入することで、ドレイン領域とチャネル部間の電解が緩和され、トランジスタのオフ電流がより緩和される。
【0026】
また、この発明の製造方法では、ソース、ドレイン領域となる基板表面上にあらかじめ選択的に凹凸部を形成し、レーザまたは低温加熱により非晶質半導体の再結晶化を行うと共に、ゲート電極を、ソース、ドレイン領域の一部まで延在するように設ける。この時、凹凸部では結晶粒径がその他の部分よりも小さくなり、その一部は従来のLDD構造でのn−領域の役割を異なる構造で果たすこととなる。このため、LDD構造特有の劣化は解決し、n−領域作成用のイオン注入工程、ゲート電極の側壁を作る工程が不要となる。さらにn+領域およびゲート電極の活性化をレーザまたは低温加熱で行うことにより、工程全体の低温化・高スループット化が可能となり、コスト低減に寄与する。
【0027】
【実施例】
以下、この発明の一実施例を図面に従い説明する。図1はこの発明の一実施例を示す断面図である。
【0028】
石英ガラス或いはSiO2 、SiNx 等の絶縁膜を100nm〜1μm成膜した低融点ガラスまたは導電性基板からなる基板1表面のソース、ドレイン領域4、5が形成される箇所には、予め凹凸部2が形成されている。この凹凸部2の高さ(深さ)は、再結晶化後のソース、ドレイン領域4、5の平均結晶粒径がチャネル部3の平均結晶粒粒径の1/10以下となる様に、この基板1上に設けられる多結晶半導体膜の膜厚に応じて制御される。
【0029】
図11に、凹凸の深さとその上に形成される多結晶半導体膜の平均結晶粒径の関係を示す。この図は、形成される多結晶半導体膜の膜厚に対して凹凸部の高さを規格化し、凹凸を設けていないときとを1とし、その比を示している。この図より、凹凸部の高さ(深さ)が2/3以上で平均粒径が凹凸のない場合の1/10以下となり飽和している。
【0030】
図12に結晶の平均粒径と抵抗値の関係を示す。一般にLDD構造を持つソース、ドレインとLDD構造を持たないソース、ドレインとでは、その抵抗値が1桁以上異なる。すなわち、LDD構造の方が1桁以上大きい抵抗値を持つ。図12に示すように、平均粒径が1/6であれば抵抗値は約5倍となっている。このことからチャネル部3の1/10以下の粒径のソース、ドレイン領域4、5を形成すればLDD構造と同様の効果が得られる。
【0031】
上記のように、基板1上に所定の凹凸部2が形成され、この上にプラズマCVD法等により形成された所定の膜厚の非晶質Si(以下a−Siと略す)をレーザ照射等により再結晶化し、多結晶半導体膜が形成されている。この多結晶半導体膜は、チャネル部3の平均結晶粒径よりソース、ドレイン領域4、5の平均結晶粒径が1/10以下である。そして、チャネル部3上にゲート絶縁膜6を介して、ゲート電極7が設けられ、このゲート電極7をマスクとして、P(燐)等の不純物がイオン注入等により、ソース、ドレイン領域4、5に導入されている。このゲート電極7はソース、ドレイン領域4、5部とそれぞれチャネル長の1/10程度重なっている。
【0032】
また、ドレイン領域5には、更に、O(酸素),Al(アルミニウム),C(炭素)などのイオンが選択的にドープされ、ソース領域4より高抵抗としても良い。
【0033】
ゲート電極7を含め基板1上にSiO2等の保護絶縁膜8が設けられ、この保護絶縁膜8に設けたコンタクトホールを介してソース、ドレイン領域4、5とAl等の金属電極9、9とのコンタクトが採られている。
【0034】
次に、この発明による薄膜トランジスタの製造方法を2図ないし図10に従い説明する。
【0035】
図2に示すように、石英ガラス或いはSiO2 、SiNx 等の絶縁膜を100nm〜1μm成膜した低融点ガラスまたは導電性基板1上の絶縁層上にレジスト11を塗布し、ソース、ドレイン領域となる箇所にフォトリソグラフフィにより窓11aを形成する。
【0036】
次に、図3に示すように、希釈HF,バッファードHF等の水溶液を用いたウエットエッチング、またはCH4 ,SF6 ,CCl2 F6 等のガスを用いたドライエッチングにより凹凸部2,2を形成する。この時、上述したように、再結晶化後のソース、ドレイン領域4、5の平均粒径がチャネル部3の平均粒径の1/10以下となる様にそれぞれの膜厚で条件出しをしておく。
【0037】
続いて、図4に示すように、レジスト11を除去した後、プラズマCVD、低圧CVD、スパッタ法等を用いてa−Si膜を20〜100nm堆積させ、パターニングによりa−Siからなるアイランド12を形成する。また、a−Si膜中に水素が多く含まれると再結晶化時に突沸し、膜荒れを起すため、成膜後600℃以下の低温アニール等の方法で脱水素処理を行う。
【0038】
その後、図5に示すように、レーザ照射13によりa−Si膜の再結晶を行い、ソース、ドレイン領域とチャネル部との結晶粒径が異なる多結晶半導体膜14を形成する。この時レーザとして、高エネルギー密度の短パルスレーザ(F2 ,ArF,KrF,XeCl,エキシマレーザ)を用いることで処理時間の短縮を行うことができる。また、この時のレーザエネルギーは100mJ/cm2 〜500mJ/cm2 、一カ所に照射する回数は1〜100回である。
【0039】
次に、常圧CVD法、スパッタ法等により膜厚20〜200nmのゲート絶縁膜6を成膜し、その上にゲート電極用のa−Si膜7aを図4に示す方法と同様の方法で50〜150nm成膜する。
【0040】
そして、図7に示すように、ゲート部上にレジスト15が残るようにパターニングを行いa−Si膜7a、絶縁膜6をエッチングする。この時、ゲート電極、ソース、ドレイン領域との重なりがそれぞれチャネル長の1/10程度となるようにマスク設計を行っておく。
【0041】
続いて、図8に示すように、レジストを除去後、ゲート電極7をマスクとして、五族元素(P,As,Sb等)、三族元素(B等)またはこれらを含む化合物を不純物イオン16として注入し、nまたはp型の不純物イオン層4a、5bを形成する。さらに、ドレイン領域5には、更に、O,Al,Cなどのイオンが選択的にドープされ、ソース領域4より高抵抗としても良い。
【0042】
その後、図9に示すように、これら素子をレーザ17で活性化し、ソース領域4、ドレイン領域5及びゲート電極7を形成する。
【0043】
次に、図10に示すように、膜厚300〜500nmのSiO2からなる保護絶縁膜8を被着させ、多結晶Si粒界でのリーク電流を抑えるため水素原子または分子によるパッシベーション18を行う。そして、保護絶縁膜8にコンタクトホールを形成した後、Alからなる金属電極を設けることにより、図1に示すこの発明の薄膜トランジスタが得られる。
【0044】
上述した工程は、すべて600℃以下の低温プロセスで行える。従って、基板として、ガラス基板等を用いることができるためコストダウンを行うことができる。
【0045】
次に、この発明の第2の実施例につき図13ないし図14を参照にして説明する。この第2の実施例は、チャネル部23となる部分の領域は膜厚が薄く、ソース、ドレイン領域24、25となる部分の膜厚は厚くした多結晶半導体膜20を用いる。この第2の実施例は、特願平5−154128号に示されているように、膜厚の薄い多結晶または非晶質シリコン膜をレーザを用いて再結晶化させると、膜厚の厚い多結晶または非晶質シリコン膜をレーザを用いて再結晶化させたものより、結晶粒径が大きくなることを利用したものである。
【0046】
以下、図13及び図14に従いこの第2の実施例を説明する。
図13に示すように、ガラスからなる絶縁性透明基板21上に,a−Si膜20をチャネル部となる領域を50nmの膜厚に、その両側のソースドレイン領域となる領域を100nmの膜厚になるように形成する。そして、真空雰囲気中において、基板表面側からレーザ26を照射する。レーザとしては,ArFエキシマレーザを用い、この時の基板温度を400℃とした。このレーザ照射により、膜厚が50nmの領域、すなわちチャネル部23となる領域は結晶粒径の大きな多結晶半導体膜となり、膜厚が100nmのソース24領域、ドレイン領域25となる領域は結晶粒径の小さな多結晶半導体膜となる。
【0047】
続いて、図14に示すように、ゲート絶縁膜27及びゲート電極28を形成する。この時、ゲート電極がソース、ドレイン領域に前述の実施例と同様にチャネル長の1/10程度と重なるように形成されている。このゲート電極28をマスクとして、五族元素(P,As,Sb等)、三族元素(B等)またはこれらを含む化合物を不純物イオン19として注入し、nまたはp型の不純物イオン層を形成する。さらに、ドレイン領域25には、更に、O,Al,Cなどのイオンが選択的にドープされ、ソース領域24より高抵抗としても良い。そして、これら素子をレーザで活性化し、ソース領域24、ドレイン領域25及びゲート電極28を形成する。
【0048】
次に、図示はしないが、前述の実施例と同様に、膜厚300〜500nmのSiO2からなる保護絶縁膜を被せ、多結晶Si粒界でのリーク電流を抑えるため水素原子または分子によるパッシベーションを行った後、保護絶縁膜にコンタクトホールを形成した後、Alからなる金属電極を設けることにより、この発明の薄膜トランジスタが得られる。
【0049】
【発明の効果】
以上説明したように、この発明によれば、基板の凹凸部で多結晶半導体の粒径を制御し、これを用いてゲート部とソースドレイン界面での電界緩和を行うことから従来の方法より短時間・低コストでLDD構造を持ったものと同様のトランジスタを作製可能である。
【0050】
さらに、従来、LDD構造特有の問題であったn− 領域での抵抗値の経時変化が、この発明では構造的に起らないため高い信頼性が得られる。
【0051】
また、全ての工程を600℃以下の低温プロセスで行えるこめ基板のコストダウンを行うことができる。
【図面の簡単な説明】
【図1】この発明の第1実施例を示す断面図である。
【図2】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図3】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図4】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図5】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図6】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図7】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図8】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図9】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図10】この発明の第1実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図11】基板表面の凹凸の深さとその表面に形成される多結晶半導体膜の平均結晶粒径の関係を示す図である。
【図12】結晶の平均粒径と抵抗値の関係を示す図である。
【図13】この発明の第2実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図14】この発明の第2実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図15】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図16】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図17】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図18】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図19】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図20】従来のLDD構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【符号の説明】
1 基板
2 凹凸部
3 チャネル部
4 ソース領域
5 ドレイン領域
6 ゲート酸化膜
7 ゲート電極
8 保護絶縁膜
Claims (5)
- 基板上に形成された多結晶半導体膜にチャネル部及びソース、ドレイン領域が形成され、上記チャネル部上に絶縁膜を介して、ゲート電極が設けられた薄膜トランジスタであって、
上記多結晶半導体膜は、結晶粒径の大きな多結晶半導体膜からなる領域と、その両側に形成された結晶粒径の小さな多結晶半導体膜からなる領域と、からなり、
上記ゲート電極は、上記結晶粒径の大きな多結晶半導体膜からなる領域上を含み、その両側に形成された上記結晶粒径の小さな多結晶半導体膜からなる領域上の一部と重なるように形成され、
上記ゲート電極下の多結晶半導体膜がチャネル部となると共に、
上記ソース、ドレイン領域は、上記ゲート電極をマスクとしたイオン注入により、上記結晶粒径の小さな多結晶半導体膜からなる領域における上記ゲート電極から露出する部分に形成されていることを特徴とする薄膜トランジスタ。 - 上記多結晶半導体膜は、上記結晶粒径の小さな多結晶半導体膜からなる領域に位置する箇所に凹凸が形成された基板上に積層した非晶質半導体を再結晶化させたものであることを特徴とする請求項1に記載の薄膜トランジスタ。
- 上記ドレイン領域に高抵抗となるイオンが選択的に導入されることを特徴とする請求項1または2に記載の薄膜トランジスタ。
- ソース、ドレイン領域に位置する箇所を含む領域の基板表面に凹凸を形成する工程と、該凹凸を形成した基板上に非晶質半導体膜を形成する工程と、この非晶質半導体膜に熱処理を施し再結晶化させることにより、上記凹凸上の領域では該凹凸の形成されていない領域上よりも結晶粒径が小さくなるように多結晶半導体膜を形成する工程と、上記凹凸の形成されていない領域上に形成された結晶粒径の大きな多結晶半導体膜上を含んで上記結晶粒径が小さくなるように形成された多結晶半導体膜の領域の一部と重なるように絶縁膜を介してゲート電極を形成する工程と、該ゲート電極下の多結晶半導体膜をチャネル部とすると共に、上記ゲート電極をマスクとして上記ゲート電極から露出する部分に不純物イオンを注入することにより、上記結晶粒径が小さくなるように形成された多結晶半導体膜にソース、ドレイン領域を形成する工程と、からなる薄膜トランジスタの製造方法。
- 上記凹凸上に形成される多結晶半導体膜の粒径が凹凸の形成されていない領域上に形成される上記結晶粒径の大きな多結晶半導体膜の粒径の1/10以下となるように、上記凹凸の深さを上記結晶粒径の大きな多結晶半導体膜の厚さの2/3倍から1倍とすることを特徴とする請求項4に記載の薄膜トランジスタの製造方法。
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