JP5645047B2 - 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ - Google Patents

半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ Download PDF

Info

Publication number
JP5645047B2
JP5645047B2 JP2009222736A JP2009222736A JP5645047B2 JP 5645047 B2 JP5645047 B2 JP 5645047B2 JP 2009222736 A JP2009222736 A JP 2009222736A JP 2009222736 A JP2009222736 A JP 2009222736A JP 5645047 B2 JP5645047 B2 JP 5645047B2
Authority
JP
Japan
Prior art keywords
cavity
layer
connection
adhesive
connection terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009222736A
Other languages
English (en)
Other versions
JP2010103517A (ja
Inventor
田村　匡史
匡史 田村
学 杉林
学 杉林
邦司 鈴木
邦司 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Corp
Original Assignee
Hitachi Chemical Co Ltd
Showa Denko Materials Co Ltd
Resonac Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd, Showa Denko Materials Co Ltd, Resonac Corp filed Critical Hitachi Chemical Co Ltd
Priority to JP2009222736A priority Critical patent/JP5645047B2/ja
Priority to PCT/JP2009/066916 priority patent/WO2010035864A1/ja
Priority to KR1020107022876A priority patent/KR101201618B1/ko
Priority to TW098132938A priority patent/TW201019443A/zh
Publication of JP2010103517A publication Critical patent/JP2010103517A/ja
Application granted granted Critical
Publication of JP5645047B2 publication Critical patent/JP5645047B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、高密度化が可能な半導体素子搭載用パッケージ基板とその製法及び半導体パッケージに関する。
電子部品の小型化や高密度化に伴い、システム化された半導体素子搭載用パッケージ基板が求められている。ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）に代表されるＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）では、一つの半導体素子搭載用パッケージ基板に一つの半導体素子を実装する方法が一般的であった。近年、一つの半導体素子搭載用パッケージ基板に半導体素子を複数積み重ねたパッケージが主流となっている。
しかしながら、半導体パッケージでは、半導体素子の保護のためポッティングレジン等でコーティングする必要がある。そのため、一つの半導体素子搭載用パッケージ基板に半導体素子を複数積み重ねたパッケージでは、パッケージのトータル高さが厚くなり薄型化対応が困難であった。また、このトータル厚さが厚くなったパッケージ同士を積み重ねる際は、図７に示すように、接続端子Ａ１４より高く盛られた封止剤３が、ボトムパッケージ３５とトップパッケージ３４との接続を阻害するため、封止剤３の高さより径の大きいはんだボール３８（例えばφ０．６ｍｍ以上。なお、以下において、φは直径を表す。）を用いて、トップパッケージ３４とボトムパッケージ３５との間の接続を行う必要性がある。このようにしてパッケージ同士を接続した場合、接続に使用するはんだボール３８の径（即ち端子間距離４４）の半分以上の高さに、封止剤３が盛り上がった状態となるのが一般的であった。はんだボール３８の径が大きいと、このはんだボール３８を用いて接続する接続端子Ａ１４の径やピッチも、それに合わせて拡大せざるを得ない。このため、これらのパッケージ間の接続に用いるはんだボール３８の径が大きくなることで、接続端子Ａ１４のサイズやピッチを微細化することが困難であった。
そこで、ＰｏＰ用の半導体素子搭載用パッケージ基板においては、上方となるトップパッケージ用の基板に設けたキャビティ部に、下方となるボトムパッケージの半導体素子の一部が収容されるようにしたもの（引用文献１）、ボトムパッケージ用の基板にキャビティ部を設け、複数積み重ねた半導体素子を収容するもの（引用文献２）が知られている。
特開２００７−２２１１１８号公報 特開２００８−０１６８１９号公報
しかしながら、引用文献１では、ボトムパッケージの上方側（トップパッケージ側）は封止剤が凸状態となっているため、組み合わせることができるトップパッケージが限られ、自由度が小さい問題がある。また、引用文献２では、キャビティ部を設けるために絶縁層が形成され、この絶縁層を通した外部接続端子との層間接続を、貫通孔に金属層を電気めっきで充填して行うため、電気めっきのためのめっきリードが必要となり、高密度化や設計上の制約がある。
本発明は、上記問題点に鑑みなされたものであり、ＰｏＰを構成する場合において、組み合わせるパッケージの自由度が大きく、パターン設計上の制約も小さく、トップパッケージとボトムパッケージ間の接続を高密度で行うことが可能な半導体素子搭載用パッケージ基板とその製法及び半導体パッケージを提供することを目的とする。
本発明は、以下のものに関する。
（１） キャビティ材とエラストマー材である接着剤とを備え、これらを貫通する開口及び貫通孔を有するキャビティ層と、前記接着剤を介して前記キャビティ層に積層されたベース層と、前記開口によって形成されたキャビティ部と、前記貫通孔によって形成されたキャビティ材と接着剤とを貫通する有底ビアと、を有する半導体素子搭載用パッケージ基板において、前記キャビティ層のキャビティ材と接着剤とを貫通する有底ビアに、前記ベース層上の接続パッドと前記キャビティ層上の接続端子Ａとを接続する層間接続が設けられ、この層間接続が、前記キャビティ層の有底ビア内の前記接続パッド及び接着剤を含む内壁にめっきにより形成された金属被覆を有し、熱硬化性の導電樹脂が充填され、硬化されたものである半導体素子搭載用パッケージ基板。
（２） 上記（１）において、キャビティ層の層間接続が、ベース層のキャビティ層側の面に設けられた接続パッドと、この接続パッドを底面として前記キャビティ層に形成された有底ビアと、この有底ビア内に充填された導電樹脂と、この導電樹脂上に設けられた接続端子Ａにより形成される半導体素子搭載用パッケージ基板。
（３） 上記（１）又は（２）において、ベース層のキャビティ層と反対側の面に接続端子Ｂが設けられ、前記接続端子Ａは接続端子Ｂよりもサイズ及びピッチが小さい半導体素子搭載用パッケージ基板。
（４） キャビティ材とエラストマー材である接着剤とを備えるキャビティ層に前記キャビティ材と接着剤とを貫通する開口と貫通孔を形成する工程と、前記キャビティ層に積層するベース層の一方の面に接続パッドを形成する工程と、前記貫通孔が接続パッドに塞がれて前記キャビティ材と接着剤とを貫通する有底ビアを形成するように、前記接着剤を介して前記キャビティ層とベース層とを積層する工程と、前記有底ビアに熱硬化性の導電樹脂を充填し硬化する工程と、前記導電樹脂上に接続端子Ａを形成する工程と、を有し、前記有底ビアに導電樹脂を充填する前に、前記有底ビア内の前記接続パッド及び接着剤を含む内壁にめっき層を形成する半導体素子搭載用パッケージ基板の製造方法。
（５） キャビティ部を有する半導体素子搭載用パッケージ基板と、前記キャビティ部内に搭載された半導体素子と、この半導体素子を封止する封止剤と、前記半導体素子搭載用パッケージ基板の一方の面に形成された接続端子Ａと、他方の面に形成された接続端子Ｂを有する半導体パッケージにおいて、前記キャビティ部が、キャビティ材とエラストマー材である接着剤とを備え、これらを貫通する開口及び貫通孔を有するキャビティ層と、前記接着剤を介して前記キャビティ層に積層されたベース層とによって形成され、前記キャビティ層に前記ベース層上の接続パッドと前記キャビティ層上の接続端子Ａとを接続する層間接続が設けられ、この層間接続が導電樹脂により形成される半導体パッケージであって、前記キャビティ層の層間接続が、ベース層のキャビティ層側の面に設けられた接続パッドと、この接続パッドを底面として前記キャビティ層のキャビティ材と接着剤とを貫通するように形成された有底ビアと、この有底ビア内の前記接続パッド及び接着剤を含む内壁に形成された金属被覆と、前記有底ビア内に充填され硬化された熱硬化性の導電樹脂と、この導電樹脂上に設けられた接続端子Ａにより形成される半導体パッケージ。
（６） 上記（５）において、前記封止剤の最上部が、前記半導体素子搭載用パッケージ基板の接続端子Ａと同等以下の高さである半導体パッケージ。
（７） 上記（５）又は（６）において、接続端子Ａが他の半導体素子搭載用パッケージ基板の接続端子と接続され、接続端子Ｂよりもサイズ及びピッチが小さい半導体パッケージ。
（８） 上記（５）から（７）の何れかにおいて、キャビティ部内に半導体素子が、複数重ねられて搭載される半導体パッケージ。
本発明によれば、ＰｏＰを構成する場合において、組み合わせるパッケージの自由度が大きく、パターン設計上の制約も小さく、トップパッケージとボトムパッケージ間の接続を高密度で行うことが可能な半導体素子搭載用パッケージ基板とその製法及び半導体パッケージを提供することができる。
本発明の実施例の半導体素子搭載用パッケージ基板及び半導体パッケージの断面図である。 本発明の実施例の半導体素子搭載用パッケージ基板及び半導体パッケージの一部を拡大した断面図である。 本発明の実施例のキャビティ層の製造工程を表すフロー図である。 本発明の実施例のベース層の製造工程を表すフロー図である。 本発明の実施例のキャビティ部を有する半導体搭載用パッケージ基板の製造工程を表すフロー図である。 本発明の半導体素子搭載用パッケージ基板及び半導体パッケージを用いたＰｏＰの概略の断面図である。 従来の半導体素子搭載用パッケージ基板及び半導体パッケージを用いたＰｏＰの概略の断面図である。
本発明の半導体素子搭載用パッケージ基板１としては、図１、図２に示すように、開口２５を有するキャビティ層５と、このキャビティ層５に積層されたベース層６と、前記開口２５によって形成されたキャビティ部９を有する半導体素子搭載用パッケージ基板１であって、前記キャビティ層５を貫通して、前記ベース層６上の接続パッド１１と前記キャビティ層５上の接続端子Ａ１４とを接続する層間接続３１が設けられ、この層間接続３１が導電樹脂１７により形成される半導体素子搭載用パッケージ基板１が挙げられる。
また、本発明の半導体パッケージ３６としては、図１、図２に示すように、キャビティ部９を有する半導体素子搭載用パッケージ基板１と、前記キャビティ部９内に搭載された半導体素子２と、この半導体素子２を封止する封止剤３と、前記半導体素子搭載用パッケージ基板１の一方の面に形成された接続端子Ａ１４と、他方の面に形成された接続端子Ｂ１５を有する半導体パッケージ３６であって、前記キャビティ部９が、開口２５を有するキャビティ層５と、このキャビティ層５に積層されたベース層６とによって形成され、前記キャビティ層５に前記ベース層６上の接続パッド１１と前記キャビティ層５上の接続端子Ａ１４とを接続する層間接続３１が設けられ、この層間接続３１が導電樹脂１７により形成される半導体パッケージ３６が挙げられる。
このように、本発明の半導体素子搭載用パッケージ基板１及び半導体パッケージ３６では、導電樹脂１７により、キャビティ層５の層間接続３１を形成するため、いわゆるフィルドビアめっきによって層間接続３１を形成する場合と異なって、給電のためのめっきリードを設ける必要がないため、設計の自由度が大きく、またその分高密度化を図ることができる。また、フィルドビアめっきに比べて、よりアスペクト比が大きい場合（例えば、層間接続３１のための有底ビア１３の径がφ０．２ｍｍ、深さ０．２ｍｍ〜０．５５ｍｍ）でも、接続パッド１１と接続端子Ａ１４との層間接続３１を形成できるので、キャビティ層５の厚みを、従来よりも厚く（例えば０．２ｍｍ〜０．５５ｍｍ程度）することができる。その結果、キャビティ部９を高く形成することができ、図１に示すように、複数の半導体パッケージ３６を重ねてキャビティ部９内に収納することが容易になる。また、キャビティ部９の高さを、封止剤３がほとんど飛び出さない高さに形成できるため、封止剤３をモールドして半導体パッケージ３６を形成した場合でも、封止剤３の表面が、接続端子Ａ１４と同等以下、即ち接続端子Ａ１４からほとんど出っ張らない程度に平坦とすることができる。例えば、図６に示すように、キャビティ部９内に半導体素子２を上下２段に積み重ねて搭載した場合でも、封止剤３の表面が、接続端子Ａ１４よりもほとんど出っ張らない程度に平坦なので、半導体パッケージ同士の接合のためのはんだボール径は、封止剤３の高さを考慮する必要がなく、はんだボールとして、径がφ０．３ｍｍ以下の微小なものを用いても接合が可能となる。そして、φ０．３ｍｍのはんだボールを用いた場合でも、ボトムパッケージ３５の封止剤３の最上部が、接続端子Ａ１４上のはんだボール（φ０．３ｍｍ）の１／３以下の高さとなる状態で、トップパッケージ３４と接合することが可能である。即ち、封止剤３の最上部が、接続端子Ａ１４よりも、端子間距離４４の１／３以下（０．１ｍｍ以下）の高さだけ出っ張るようにすることができる。したがって、本発明の半導体素子搭載用パッケージ基板１及び半導体パッケージ３６を、ボトム基板３３やボトムパッケージ３５として用いてＰｏＰを構成する場合、組み合わせる相手の半導体パッケージは一般的なものを選択でき、自由度が大きい。また、接続のためのはんだボールの径は、封止剤３の飛び出しを考慮して大きくする必要がないため、接続端子Ａ１４の径やピッチを小さく（例えば、端子径がφ０．２５ｍｍ以下、ピッチが０．４ｍｍ以下。）することができ、高密度な接続が可能となる。
キャビティ層５の層間接続３１は、ベース層６のキャビティ層５側の面に設けられた接続パッド１１と、この接続パッド１１を底面として前記キャビティ層５に形成された有底ビア１３と、この有底ビア１３内に充填された導電樹脂１７と、この導電樹脂１７上に設けられた接続端子Ａ１４により形成することができる。このように、導電樹脂１７を充填し、その上に接続端子Ａ１４を設けることにより、層間接続３１の直上に接続端子Ａ１４を形成することができるため、接続端子Ａ１４を高密度に配置することができる。このキャビティ層５上の接続端子Ａ１４は、他の半導体素子搭載用パッケージ基板１や半導体パッケージ３６、配線板（図示しない。）との接続に用いるいわゆる外部接続端子として用いられる。このため、図６に示すように、本発明をＰｏＰのボトム基板３３やボトムパッケージ３５として使用した場合、トップ基板３２やトップパッケージ３４との間の接続を高密度で行うことが可能となる。また、ベース層６のキャビティ層５側の面に設けられた接続パッド１１は、半導体素子２との接続を行うワイヤボンド端子１２や接続端子Ｃ２７等のいわゆる内部接続端子や、ベース層６のキャビティ層５側とは反対側の面に設けられた接続端子Ｂ１５に接続される。接続端子Ｂ１５は、接続端子Ａ１４と同様に、他の半導体素子搭載用パッケージ基板１や半導体パッケージ３６、配線板（図示しない。）との接続に用いるいわゆる外部接続端子として用いられる。
図２に示すように、キャビティ層５の層間接続３１は、キャビティ層５の有底ビア１３の内壁に金属被覆１８を形成するのが望ましい。つまり、有底ビア１３内に充填する導電樹脂１７の下地として、有底ビア１３の内壁に金属被覆１８を形成するのが望ましい。有底ビア１３の内壁に金属被覆１８を形成する方法としては、例えば、電気銅めっきや無電解銅めっきにより形成することができる。これにより、有低ビア１３の内壁が滑らかになり、導電樹脂１７が有底ビア１３内に入り易くなるため、導電樹脂１７が充填し易くなる。また、めっきによる金属被覆１８と導電樹脂１７の両者で層間接続３１を形成するため、層間接続の信頼性が向上する。
図６に示すように、ベース層６のキャビティ層５と反対側の面に接続端子Ｂ１５が設けられ、接続端子Ａ１４は接続端子Ｂ１５よりもサイズ及びピッチが小さくなるように形成することができる。これにより、接続端子Ａ１４を、他の半導体素子搭載用パッケージ基板１や半導体パッケージ３６と接続する際、高密度な接続が可能となる。つまり、ＰｏＰのボトム基板３３やボトムパッケージ３５として使用する場合、トップ基板３２やトップパッケージ３４との高密度接続が可能となる。
封止剤３の最上部は、半導体素子搭載用パッケージ基板１の接続端子Ａ１４と同等以下の高さに形成するのが望ましい。ここで、接続端子Ａ１４と同等以下の高さとは、接続端子Ａ１４上に設けられるはんだボール３８がφ０．３ｍｍの場合（即ち、端子間距離４４が０．３ｍｍの場合）を想定しており、その径の１／３以下の高さまでをいう。つまり、封止剤３の最上部の高さが、接続端子Ａ１４から０．１ｍｍの高さまでであることをいう。これにより、本発明の半導体素子搭載用パッケージ基板１及び半導体パッケージ３６を、ボトム基板３３やボトムパッケージ３５として用いてＰｏＰを構成する場合、接続端子Ａ１４の面が平坦なので、組み合わせるトップ基板３２やトップパッケージ３４の接続端子３７面は、フラットな一般的なものを選択でき、自由度が大きい。また、接続のためのはんだボール３８の径は、封止剤３の飛び出しを考慮して大きくする必要がないため、高密度な接続が可能となる。
キャビティ部９は、半導体素子搭載用パッケージ基板１に設けられた所定の深さの窪みであり、半導体素子２を搭載するためのスペースとして使用される。また、キャビティ部９は、開口２５を有するキャビティ層５とベース層６により形成される。キャビティ部９を形成する方法として、一例としては、図３、図５に示すように、接着剤８を張り合わせたキャビティ層５に、ルータ加工やパンチ加工等で開口２５を形成した後、この開口２５をベース層６で塞ぐように、ベース層６を積層する方法がある。また、他の例としては、キャビティ層５とベース層６とを積層した後で、キャビティ部９に対応する部分のキャビティ層５を除去する方法がある。この場合は、キャビティ層５として感光性の材料を使用することができる。
キャビティ層５は、ベース層６と積層されて半導体素子２を収納するキャビティ部９を形成する基板であるとともに、半導体素子２が搭載されるベース層６の接続パッド１１と、他の半導体素子搭載用パッケージ用基板と接続される接続端子Ａ１４との電気的接続を行う基板である。キャビティ層５は、絶縁層を有するキャビティ材７と、その表面に形成される接続端子Ａ１４及び内層回路１９と、キャビティ材７上に設けられる接着剤８と、キャビティ部９形成のための開口２５と、層間接続３１のための貫通孔Ａ２４とを有する。キャビティ層５の接着剤８を設ける側に内層回路１９を設けることにより、ベース層６の接続パッド１１と金属被覆１８との接続箇所に近い位置に、貫通孔Ａ２４内の金属被覆１８との内層接続２０を形成することができ、この場合は、熱サイクル試験における寿命が改善され、信頼性を向上することができる。内層回路１９は、貫通孔Ａ２４の周囲を完全に取り囲んでいるいわゆるアニュラリングとするのが、信頼性の点でより望ましい。また、キャビティ層５とベース層６とを接着剤８を挟んで加熱・加圧して積層接着する際に、接着剤８が流動しても、貫通孔Ａ２４の周囲を完全に取り囲んだダムとして作用するので、貫通孔Ａ内に流動した接着剤８が入り込んで、信頼性が低下するのを抑制することができる。また、例えば、接着剤８としてエラストマー材を使用する場合、キャビティ材７に使用するガラスエポキシ等の絶縁材に比べて、一般に熱膨張係数が大きい。このため、有底ビア１３の内壁のなかで接着剤８が内壁となる部分では、スルーホールめっきである金属被覆１８が、バレルクラックを生じることや、有底ビア１３の底部では、スルーホールめっき剥がれを生じることが懸念される。しかしながら、図２の拡大図からわかるように、内層回路１９が厚みを有するため、内層回路１９に対応する部分の接着剤８は、それ以外の部分に比べて、厚みが薄く形成される。つまり、キャビティ材７上の内層回路１９とベース層６の感光性樹脂１０との間に挟まれる部分の接着剤の厚みは、これらに挟まれていない部分に比べて薄くなる。このように、有底ビア１３の周囲では、接着剤８の厚みを小さくすることができるので、接着剤８の熱膨張係数が大きいことによる影響を小さくすることができ、信頼性を確保することが可能になる。このような作用を生じるためには、接着剤の厚みが１０μｍ〜５０μｍで内層回路の厚みが９μｍ〜１８μｍの場合、内層回路１９に対応する部分（内層回路１９と感光性樹脂層１０に挟まれた部分）の接着剤８の厚みは、０．５μｍ〜７μｍであるのが望ましい。したがって、内層回路１９が、貫通孔Ａ２４の周囲を完全に取り囲んでいるいわゆるアニュラリングとすることにより、熱膨張係数が比較的大きいエラストマー材を接着剤８として用いる場合でも、有底ビア１３の接続信頼性を確保することが可能になる。内層回路１９の厚みは、９〜１８μｍであるのが望ましい。これにより、めっきで形成される金属被覆１８との接続面積をかせぐことができ、また、貫通孔Ａ２４の周囲を完全に取り囲んだダムとしての効果も大きくなるので、接続信頼性が向上する。図３に示すように、キャビティ材７は、半導体素子搭載用パッケージ基板１の製造に用いられる一般的な銅張り積層板やビルドアップ材、フィルム材を用いることができる。また、これらの銅張り積層板やビルドアップ材、フィルム材を組み合わせて多層化したものも使用できる。キャビティ材７の厚みは、キャビティ部９に収納する半導体素子２を積み重ねる高さに応じて選択される。接続端子Ａ１４や内層回路１９を形成するパターンは、サブトラクト法等により作製することができる。開口２５や貫通孔Ａ２４は、ルータ加工やパンチ加工等で形成することができる。
キャビティ層５とベース層６の積層に用いる接着剤８は、半導体素子搭載用パッケージ基板１の製造に用いられるエポキシやポリイミド系の多層化接着用の接着剤８を用いることができ、プレスやラミネート等によりキャビティ層５やベース層６に仮付けすることができるのが望ましい。接着剤８は、キャビティ層５とベース層６の何れかに仮付けしてもよいし、予め仮付けはせずに、キャビティ層５とベース層６を積層して接着する際に、両者の間に挟みこんで使用してもよい。このような接着剤８として、例えば、強化繊維に熱硬化性樹脂を含浸し、加熱・乾燥して、半硬化状にしたプリプレグや、ポリエチレンテレフタレートフィルム上に熱硬化性樹脂を塗布し、加熱・乾燥してドライフィルム状にした接着シートを使用することができる。熱硬化樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ビスマレイミド樹脂等が使用でき、強化繊維としては、ガラス布、ガラス紙、アミド布、アミド紙が使用できる。
また、接着剤８は、エラストマー材であるのが好ましい。エラストマー材として使用する接着剤８としては、十分な接着強度を有し、かつキャビティ層５とベース層６の寸法変化の挙動の差によって生じる歪みを吸収することができるものであれば使用することができる。例えば、エポキシ樹脂及び硬化剤成分１００質量部に対し、ゴム変成のエポキシ樹脂２０質量部〜５０質量部、分子量が１万以上のエポキシ骨格の高分子成分１０質量部〜４０質量部、分子量５万以上のゴム成分５０質量部〜１５０質量部、硬化促進剤０．３質量部〜２．５質量部からなる接着剤組成物を、基材フィルムに塗布し、半硬化状態に熱処理してなる熱硬化性接着シートを、基材フィルムから剥がして、真空プレス等で加熱・加圧することで形成できる。接着剤８は、キャビティ層５やベース層６にラミネータ等で仮接着可能なものが、作業性の点から望ましい。加熱・加圧後の接着剤８の弾性率は、５０℃で１００ＭＰａ〜５００ＭＰａのものを使用でき、特には５００Ｍｐａ程度が望ましい。なお、弾性率は、株式会社ユービーエム製、Ｒｈｅｏｇｅｌ Ｅ−４０００型粘弾性測定装置を用い、ＤＶＥ法にて、引張モード、周波数１０Ｈｚ、昇温速度５℃／分の条件で測定した。樹脂フロー量（加熱・加圧後の端部からの樹脂流れ量）は、５０μｍ〜１５００μｍのものを使用でき、成形性と有底ビア内への染み出し量のバランスから１００μｍ〜５００μｍが望ましく、特には３００μｍ程度のものが望ましい。なお、樹脂フロー量は、加熱・加圧前のシート状態の接着剤８を直径１０ｍｍの円形に打抜いたものをサンプルとして、これをＰＥＴ（ポリエチレンテレフタレート）フィルムで挟み込み、プレス（１００℃、３Ｍｐａ、５分）を行なった後、サンプルの直径を３箇所測定して平均し、プレス前の寸法との差を計算により求めることで測定した。ゴム変成のエポキシ樹脂としては、ＣＴＢＮ（カルボキシ基末端ブタジエンニトリルゴム）変成品であり、かつ変成率が３０％〜６０％のものが挙げられる。ゴム成分としては、分子量５万以上のエポキシ基含有アクリルニトリルブタジエンゴムが挙げられる。半硬化状態は、基材フィルムに塗布した後の熱処理により、１０％〜６０％の硬化率とすることにより得ることができる。このようなエラストマーとしての作用を有する接着剤８を使用することにより、エラストマー材としての接着剤８が、キャビティ層５とベース層６の寸法変化の挙動の差によって生じる歪みを吸収するので、半導体素子搭載用パッケージ基板１の反りを抑制することができる。特に、キャビティ層５とベース層６に使用される材料や層構成が異なったり、キャビティ部９用の開口２５を有するために開口率が異なる場合は、製造時や使用時のキャビティ層５とベース層６の寸法変化の挙動が異なるため、積層に用いる接着剤８としてエラストマー材を使用するのが有効である。このような接着剤８としては、例えば、ＡＳ２６００、ＡＳ３０００、ＧＦ３５００、ＧＦ３６００（何れも日立化成工業株式会社製 製品名）を挙げることができる。接着剤８の厚みとしては、１０μｍ〜５０μｍを使用することができ、２０μｍ〜５０μｍが望ましく、特には、２５μｍ〜４０μｍが望ましい。これより薄い場合は、キャビティ層５の内層回路１９の厚みによる段差等を埋めることができず、またキャビティ層５とベース層６の寸法変化の挙動の違い等による歪みを吸収しにくくなる。これより厚い場合は、エラストマー材でもある接着剤８の動きが大きくなり、接続信頼性が低下する可能性がある。
ベース層６は、キャビティ層５と積層されてキャビティ部９を形成するとともに、半導体素子２を搭載するための基板である。ベース層６は、絶縁層であるベース材２１のキャビティ層５側の面に、半導体と電気的に接続されるワイヤボンド端子１２と、このワイヤボンド端子１２と引き出し線（図示しない。）により電気的に接続される接続パッド１１とを有し、ベース材２１のキャビティ層５と反対側の面に、他の基板等と接続するための接続端子Ｂ１５を有し、これらの接続パッド１１と接続端子Ｂ１５とを電気的に接続する層間接続４２とを有する。ワイヤボンド端子１２、引き出し線（図示しない。）、接続パッド１１及び接続端子Ｂ１５を形成するパターンは、サブトラクト法等により作製することができる。ベース材２１は、半導体素子搭載用パッケージ基板１の製造に用いられる一般的な銅張り積層板やビルドアップ材を用いて作製できる。また、図４に示すように、これらの銅張り積層板をベース材ａ２８とし、ビルドアップ材をベース材ｂ２９及びベース材ｃ３０とし、これらを組み合わせて多層化したベース材２１も使用できる。層間接続４２は、ドリル加工やレーザ加工を用いて貫通孔や非貫通孔を形成し、これらの孔内にめっきを形成すること等により作製できる。なお、上記は、半導体素子２と接続パッド１１との電気的接続が、ワイヤボンド端子１２のみで行われる場合について述べたが、図６に示すように、ワイヤボンド端子１２に加えて接続端子Ｃ２７によって電気的に接続される場合も同様にして、ベース層６を形成できる。
接続パッド１１は、ベース層６のキャビティ層５側の面のキャビティ部９に対応する領域以外の領域に設けられ、この接続パッド１１を底面とした有底ビア１３がキャビティ層５に形成される。この有底ビア１３の形成は、一例としては、図３に示すように、キャビティ材７にドリル加工、レーザ加工、パンチ加工、ルータ加工等で貫通孔Ａ２４を形成しておき、接着剤８を仮付けし、貫通孔Ａ２４に対応する部分の接着剤８をドリル加工、レーザ加工、パンチ加工、ルータ加工等で除去した後、図５に示すように、この貫通孔Ａ２４の位置と、接続パッド１１の位置が対応するように、キャビティ層５とベース層６とを積層することでなすことができる。他の例としては、キャビティ材７と接着剤８の両者にドリル加工、レーザ加工、パンチ加工、ルータ加工等で貫通孔Ａ２４を形成しておき、キャビティ材７と接着剤８の貫通孔Ａ２４の位置を合せてキャビティ材７に接着剤８を仮付けし、この貫通孔Ａ２４の位置と、接続パッド１１の位置が対応するように、キャビティ層５とベース層６とを積層することでなすことができる。さらに他の例としては、キャビティ層５とベース層６とを積層した後で、接続パッド１１に対応する部分のキャビティ層５を除去する方法がある。この場合は、除去をザグリ加工やレーザ加工で行う方法、あるいはキャビティ層５として感光性の材料を使用する方法を用いることができる。
図２に示すように、ベース層６のキャビティ層５と積層される側に、感光性樹脂層１０が形成されるのが望ましい。そして、有底ビア１３による層間接続３１を形成する目的で、接続パッド１１は少なくとも一部が露出した状態とされ、キャビティ層５とベース層６とを積層する際は、キャビティ層５の接着剤８とベース層６の感光性樹脂層１０が接着するようにするのが望ましい。これにより、接着剤８がベース層６の接続パッド１１に直接接着しないようにすることができ、積層時に接着剤８が接続パッド１１上に広がって、接続面積を縮小させ、接続抵抗が大きくなったり、接続信頼性が低下するのを抑制することができる。つまり、感光性樹脂層１０が、接続パッド１１と接着剤８との間に配置されることにより、積層時に接着剤８が接続パッド１１上に流動するのを妨げる作用を有する。また、ベース層６のキャビティ層５との接着面にある接続パッド１１等による段差を平坦にすることができ、キャビティ層５との接着に用いる接着剤８が薄く、流動性が低いものを用いても、接着剤８の追従を確保することができる。
感光性樹脂層１０としては、配線板や実装基板の製造に用いられる感光性のソルダーレジストを用いることができる。感光性のソルダーレジストとしては、半導体素子搭載用パッケージ基板や配線板で一般的に使用されるものを用いることができる。このようなものとしては、液状タイプのＰＳＲ４０００（太陽インキ株式会社製 商品名）や、ドライフィルムタイプのフォテックＳＲ３０００Ｇ（日立化成工業株式会社製、商品名）が使用できる。
図５に示すように、有底ビア１３内には導電樹脂１７が充填される。導電樹脂１７の有底ビア１３への充填は、導電樹脂１７を印刷で塗布することにより行うことができる。有底ビア１３のアスペクト比が大きい場合は、例えば、真空印刷装置を用いることで、有底ビア１３内への気泡の残留を抑制することができ、充填性を確保できる。また、導電樹脂１７を充填する前に、有底ビア１３内に、金属被覆１８を形成するが望ましい。金属被覆１８は、例えば、電気銅めっきや無電解銅めっきにより形成することができる。これにより、有低ビアの内壁が滑らかになり、導電樹脂１７が有底ビア１３内に入り易くなるため、導電樹脂１７が充填し易くなる。また、めっきによる金属被覆１８と導電樹脂１７の両者で層間接続３１を形成するため、層間接続信頼性が向上する。
このように、接続パッド１１と接続端子Ａ１４との層間接続３１が、有底ビア１３内に導電樹脂１７を充填することによって形成されるので、いわゆるフィルドビアめっきによるめっきの充填に比べて、給電のためのめっきリードを設ける必要がないため、設計の自由度が大きく、またその分、高密度化を図ることができる。また、フィルドビアめっきに比べて、よりアスペクト比が大きい場合（例えば、層間接続３１のための有底ビア１３の径がφ０．２ｍｍ、深さ０．２ｍｍ〜０．５５ｍｍ）でも、接続パッド１１と接続端子Ａ１４との層間接続３１を形成できる。このため、キャビティ部９内に複数の半導体素子２を重ねて収納することが可能となる。また、このため、複数の半導体素子２を重ねて収納した場合でも、封止剤３の最上部が、接続端子Ａ１４と同等以下の高さとなるようにすることが可能である。したがって、本発明の半導体素子搭載用パッケージ基板１がＰｏＰにおけるボトム基板３３として用いられる場合、又は本発明の半導体パッケージ３６がＰｏＰにおけるボトムパッケージ３５として用いられる場合は、接続端子Ａ１４よりも上方に封止剤３が飛び出すことがないので、トップ基板３２又はトップパッケージ３４との接続の際に、封止剤３の高さを考慮した半田ボール径を用いる必要性がなく、半田ボール径の小径化が可能となる。また、これに伴い、接続端子Ａ１４の径（サイズ）やピッチの微細化が可能となる。
図７に示すように、一般に、ＰｏＰ用のボトム基板３３やボトムパッケージ３５では、トップ基板３２又はトップパッケージ３４と接続される接続端子Ａ１４の方がはんだボール３８径が大きい（例えば、φ０．６ｍｍ）ので、反対側の面の接続端子Ｂ１５よりも、端子の径（サイズ）が大きく（例えば、φ０．５ｍｍ）、ピッチも大きく（例えば、０．８ｍｍ）形成されている。しかしながら、図６に示すように、本発明においては、トップ基板３２又はトップパッケージ３４と接続される接続端子Ａ１４の方が、反対側の面の接続端子Ｂ１５よりも、端子の径（サイズ）が小さく（例えば、φ０．２５ｍｍ）、ピッチも小さく（例えば、φ０．４ｍｍ）形成することが可能となる。このため、より端子数の多いトップ基板３２又はトップパッケージ３４との高密度な接続が可能となる。
また、従来のスルーホールめっきによる層間接続３１の形成では、有底ビア１３の直上に接続端子を設けることができないが、本発明によれば、有底ビア１３上に金属被覆１８を施すことも可能なので、有底ビア１３の直上に外部接続端子（接続端子Ａ１４）を設けることができ、高密度化を図ることができる。
導電樹脂１７は、導電成分として銀、銅、カーボン等を、バインダーとしてエポキシ樹脂、フェノール樹脂等の熱硬化性樹脂を含むものを用いることができる。また、充填後の導電樹脂１７を硬化させる。導電樹脂１７が十分硬化していないと、後の加熱で導電樹脂１７の架橋密度が増し、体積収縮によるボイドやクラック、界面破壊が発生し、接続信頼性が低下する。導電樹脂１７のバインダーは再硬化しないものが好ましい。
有底ビア１３内に導電樹脂１７が充填され、硬化されることで、有底ビア１３全体の剛性が向上する。上述したように、接着剤８としてエラストマー材を使用した場合、キャビティ層５とベース層６の寸法変化の挙動が異なる場合でも、接着剤８がその歪みを吸収し、反りやねじれ等の発生を抑制する。一方で、この歪みを吸収する際に、接着剤８に歪の応力が集中し変形する。このため、例えば、一般的なスルーホールめっきのみで有底ビア１３の層間接続を形成した場合、接着剤８の部分でクラックが発生し、接続不良が生じることが考えられる。しかしながら、有底ビア１３内には、導電樹脂１７が充填され、硬化されているので、有底ビア１３全体の剛性が向上しているため、導電樹脂１７により層間接続３１が形成された箇所は、接着剤８の変形が抑えられる。導電樹脂１７を充填する前に、有底ビア１３内に、めっきにより金属被覆１８を形成するのが、導電樹脂１７の充填性や層間接続信頼性の点でより望ましい。層間接続３１が形成されておらず、導電樹脂１７のない部分では、接着剤８が変形して歪みを吸収する。このようにして、接着剤８としてエラストマー材を用いた場合でも、有底ビア１３内に導電樹脂１７が充填され、硬化されることで、接続信頼性を確保しつつ、反りや変形を抑制可能な半導体素子搭載用パッケージ基板を提供できる。
導電成分は、平均粒径３０μｍ以下の銅粉または銅粉の表面に銀めっきしたもの（以下、「銀めっき銅粉」という。）または銅粉の表面に金めっきしたもの（以下、「金めっき銅粉」という。）を含む金属粉を用いるのが望ましい。これらの中でも、無電解ニッケルめっきや無電解金めっきの析出性が優れる点で、主な導電成分が、銀めっき銅粉や金めっき銅粉であるのが望ましい。金属粉の平均粒径が３０μｍを越えると、印刷時にスクリーンが目詰まりしたり、ペーストの伸びが悪くなり、印刷性が劣る。金属粉の形状は、フレーク状又は樹枝状であると、金属粉同士の接触が良くなり、導電性が向上するので好ましい。また他の形状の金属粉をスタンピング等の処理をしてフレーク状にして用いてもよい。銀めっき銅粉における銀めっきや金めっき銅粉における金めっきは、電解めっき法、無電解めっき法、置換めっき法等の何れの方法でめっきしたものでもよく特に制限はない。導電樹脂１７中の導電成分の含有量としては、６５質量％〜８０質量％が望ましく、特には７６質量％程度が望ましい。これより少ない場合は、無電解めっきの析出性が低下し、導電樹脂１７上が金属皮膜１６によって被覆されない場合があり、これよりも多い場合は、導電樹脂１７のペースト状態における粘度が高くなり、印刷性が低下して、有底ビア１３への充填が困難になる。
このように、導電成分として、銅粉、銀めっき銅粉、金めっき銅粉を含むものを用いると、導電樹脂１７上に金属皮膜１６を形成する際には、導電樹脂１７上に触媒を付与する処理を行うことなく、導電成分を露出させるだけで、無電解めっきまたは電気めっきによって直接金属皮膜１６を形成することができる点で望ましい。これらの中でも、主な導電成分が、銀めっき銅粉、金めっき銅粉であるのが、無電解ニッケルめっきや無電解金めっきまたは電気ニッケルめっきや電気金めっき、電気銅めっきの析出性が優れる点で望ましい。この場合は、導電樹脂１７中の導電成分を露出させるだけで、無電解めっきが、導電樹脂１７中に含まれる導電成分のめっき触媒活性によって、直接導電成分上に析出するので、無電解めっきを所定の厚みまで形成することにより、導電樹脂１７上全体が無電解めっきにより完全に被覆され、結果的に導電樹脂１７上に直接金属皮膜１６が形成される。また、導電樹脂１７中の導電成分を露出させるだけで、この導電成分からの給電により、電気めっきが直接導電成分上に析出するので、電気めっきを所定の厚みまで形成することにより、導電樹脂１７上全体が電気めっきにより完全に被覆され、結果的に導電樹脂１７上に直接金属皮膜１６が形成される。また、導電樹脂１７を充填した後には、有底ビア１３の入り口側の表面を平滑化するためにバフ研磨等の物理的研磨を行うが、この物理的研磨によって、導電樹脂１７中の導電成分が露出した状態で有底ビア１３の入り口側に配置されるので、過マンガン酸や硫酸を用いたデスミア処理を用いて導電樹脂１７をエッチングし導電成分を露出させることを必要とせずに、無電解めっきまたは電気めっきによって、導電成分上に金属皮膜１６を直接形成することができる点で望ましい。また、デスミア処理を必要としないため、導電樹脂１７以外の部分（例えば、接着剤８や感光性樹脂層１０等）にデスミア処理による影響がないように、マスキングしたりする工程が不要となる点で望ましい。また、導電樹脂１７に対してデスミア処理を行った場合は、導電樹脂１７の導電成分を保持する樹脂成分までもがエッチングされてしまい、導電成分が脱落する結果、導電樹脂１７上に無電解めっきまたは電気めっきの析出性が低下し、完全に金属皮膜１６で被覆できない問題や、導電樹脂１７上の金属皮膜１６の密着が得られ難い問題があるが、本発明では、物理的研磨のみによって導電樹脂１７中の導電成分を露出させるので、このような問題がないため、導電樹脂１７上を金属皮膜１７で完全に被覆することができ、また導電樹脂１７と金属皮膜１６との密着を確保できる。さらに、物理的研磨によって導電樹脂１７上に形成された凹凸が、投錨効果によって金属皮膜１６との密着を向上させる効果を有する。また、このように、本発明では、導電樹脂１７上に金属皮膜１６を形成する際には、導電樹脂１７上に触媒を付与する処理やデスミア処理を何れも行うことなく、物理的研磨で導電成分を露出させるだけで、無電解めっきまたは電気めっきによって直接金属皮膜１６を形成することができる。このため、金属皮膜１６を形成する部分以外に対して、保護のためのマスキングを行なう工程や触媒を除去する工程が不要であり、また、導電樹脂１７上以外に、金属皮膜１６を形成する部分がある場合（例えば、キャビティ部９内に露出したベース層６上のワイヤボンド端子１２等）でも、導電樹脂１７上とこれ以外の金属皮膜１６を形成したい部分の両者を、一括処理によって、同時に金属皮膜１６を形成することができる。したがって、大幅に工数低減を図ることができる。
導電樹脂１７上に形成する無電解めっきとしては、導電樹脂１７中に含まれる導電成分のめっき触媒活性によって析出するものであれば、使用することが可能であるが、析出性がよい点で無電解ニッケルめっきや無電解金めっきが望ましい。無電解ニッケルめっきを行った上にさらに置換金めっきや無電解金めっきを行うと、この金属皮膜１６によって形成される接続端子Ａ１４表面の酸化が抑制されるため、接続時の接触抵抗の上昇を抑え、またはんだ濡れ性を維持できる点で望ましい。なお、本発明において、無電解金めっきとは、いわゆる還元型の無電解金めっきをいい、置換型の金めっきとは区別されるものをいう。無電解ニッケルめっきの厚みは、４μｍ〜６μｍが望ましい。無電解ニッケルめっきの厚みがこれより薄いと導電樹脂１７上の金属皮膜１６による被覆が不十分となり信頼性低下の可能性がある。無電解ニッケルめっきの厚みがこれより厚いと、コストアップに繋がり、まためっき応力が大きくなって金属皮膜１６の密着が低下する可能性がある。なお、従来のスルーホールめっきと穴埋め樹脂の充填による層間接続３１の形成では、穴埋め樹脂が無電解めっきに対して触媒活性を有しないので、めっき触媒の付与が必要であり、この場合は、めっきが不要な領域には、めっき触媒が付かないようにマスクする必要があるため、工数が多くなる問題があった。本発明によれば、無電解めっきに対して触媒活性を有する導電樹脂１７を使用し、導電樹脂１７中の導電成分の露出をバフ研磨等の物理的研磨で行うので、無電解めっきの析出性や密着性が確保できる。このため、無電解めっきとして、従来のように下地めっきとして無電解銅めっきを行ってから無電解ニッケルめっきと置換金めっきや無電解金めっき等を行う必要がなく、少ない工数で、有底ビア１３の直上に、はんだ濡れ性を確保した接続端子を形成することができる。
導電樹脂１７上には、接続端子Ａ１４が設けられる。接続端子Ａ１４は、外部基板と電気的に接続するためのものであり、本発明の半導体素子搭載用パッケージ基板１がＰｏＰにおけるボトム基板３３として用いられる場合、又は本発明の半導体パッケージ３６がＰｏＰにおけるボトムパッケージ３５として用いられる場合は、トップ基板３２（他の半導体素子搭載用パッケージ基板１）又はトップパッケージ３４（他のパッケージ基板）との接続のための接続端子として用いられる。
導電樹脂１７上に形成する電気めっきとしては、導電樹脂１７中に含まれる導電成分の導電性を利用して給電することによって、直接導電成分上に析出するものであれば、使用することが可能であるが、析出性がよい点で電気ニッケルめっきや電気金めっき、電気銅めっきが望ましい。導電樹脂１７の導電成分上に直接電気銅めっきを行なった上に無電解ニッケルめっきもしくは電気ニッケルめっきを行い、さらに置換金めっきもしくは無電解金めっきもしくは電気金めっきを行う場合、または導電樹脂１７の導電成分上に直接電気ニッケルめっきを行った上に、さらに置換金めっきもしくは無電解金めっきもしくは電気めっきを行う場合は、この金属皮膜１６によって形成される接続端子Ａ１４表面の酸化が抑制されるため、接続時の接触抵抗の上昇を抑え、またはんだ濡れ性を維持できる点で望ましい。特に、後者のように、導電樹脂１７の導電成分上に直接電気ニッケルめっきを行なうと、前者のように、電気ニッケルめっきの下地めっきとして電気銅めっきを行う必要がなく、少ない工数で、有底ビア１３の直上に、はんだ濡れ性を確保した接続端子を形成することができる。このように、導電樹脂１７の導電成分上に直接電気ニッケルめっきを行なう場合、電気ニッケルめっきの厚みは、４μｍ〜１６μｍが望ましい。電気ニッケルめっきの厚みがこれより薄いと導電樹脂１７上の金属皮膜１６による被覆が不十分となり信頼性低下の可能性がある。電気ニッケルめっきの厚みがこれより厚いと、コストアップに繋がり、まためっき応力が大きくなって金属皮膜１６の密着が低下する可能性がある。なお、電気ニッケルめっきの上に電気金めっきを行う場合、電気金めっきの厚みは、０．５μｍ〜１．５μｍが望ましい。電気金めっきの厚みがこれより薄いと、表面の酸化を抑制する効果が低下し、一方、電気金めっきの厚みがこれより厚いと、コストアップに繋がる。
導電樹脂１７を充填し硬化した後に、有底ビア１３よりも上方に飛び出した導電樹脂１７に対して行う研磨としては、例えばバフ研磨やベルトサンダー等を用いる物理的研磨を使用することができる。中でもバフロールによる機械研磨が好ましく、バフの番手は、６００番、８００番、１０００番、あるいはそれらを組み合わせて使用する。バフロールとしては、例えば、穴埋め樹脂研磨用のＪＰバフモンスターＶ３／Ｖ３−Ｄ２（ジャブロ工業製 商品名）を使用することができる。また、研磨電流は０．１Ａ〜２．０Ａ程度で研磨を行うが、削る導電樹脂１７の量によって電流値も調整する。好ましくは１．０Ａ〜１．４Ａ程度である。
接続端子Ａ１４の形成の一例としては、まず有底ビア１３内に充填した導電樹脂１７の上に、金属皮膜１６を形成することで行われる。例えば、有底ビア１３内に導電樹脂１７を充填後、研磨して、導電樹脂１７表面をキャビティ材７と面一とするとともに、予めキャビティ材７上に備える銅箔４０を露出させる（ここで、導電樹脂１７を充填する前に有底ビア１３内に金属被覆１８を行った場合は、金属被覆１８を露出させる。）。そして、露出した銅箔４０（または金属被覆１８）と導電樹脂１７上にめっきレジスト（図示しない。）を形成後、無電解めっきまたは電気めっきで金属皮膜１６を形成し、これをエッチングレジストとしてエッチングすることにより、不要な箇所の銅箔４０を除去して接続端子Ａ１４を形成する。無電解めっきは、無電解銅めっき、無電解ニッケルめっき、無電解金めっき等を用いることができ、電気めっきは、電気銅めっき、電気ニッケルめっき、電気金めっき等を用いることができる。この場合の無電解めっきとしては、触媒付与を行わなくても導電樹脂１７上への析出性がよい点で、無電解ニッケルめっきや無電解金めっきが望ましい。電気めっきとしては、導電樹脂１７上への析出性がよい点で、電気ニッケルめっきや電気金めっきが望ましい。このように、導電樹脂１７とランドパターンのみに選択的に直接金属皮膜１６を形成することができることにより、キャビティ材７上の他の部分の導体厚を薄くできるので、微細なピッチの端子が形成し易く、高密度化を図ることが可能になる。
半導体素子２は、キャビティ層５側の面のキャビティ部９に対応する領域に搭載される。半導体素子２の搭載は、例えばダイボンドフィルムでベース層６上に接着され、ワイヤボンド端子１２とボンディングワイヤ４によって半導体素子２と電気的に接続される。この半導体素子２のベース層６への搭載は、接続端子Ｃ２７（図６）を用いて、フリップチップ接続や導電性接着剤による接続を用いることもできる。
半導体素子２は、湿気等の環境から保護するために、封止剤３により封止される。このような封止剤３として、エポキシ樹脂、ポリイミド樹脂、シリコン、ウレタンフェノーツ系樹脂、ポリエステル系樹脂、アクリル系樹脂他熱硬化性樹脂、熱可塑性樹脂等を用いることができる。
以下に、本発明の実施例を説明するが、本発明は本実施例に限定されない。
（実施例１）
［キャビティ層の作製］
図３に示すように、キャビティ材７として、両面に厚さ１２μｍの銅箔を張合わせた厚さ０．２ｍｍのエポキシ樹脂ガラス布銅張積層板であるＭＣＬ−Ｅ６７９Ｆ（日立化成工業株式会社製、商品名）を準備した。ＮＣドリルマシンであるＭＡＲＫ−１００（日立精工株式会社製、商品名）によって、ガイド孔（図示しない。）と貫通孔Ａ２４を孔明けした。
次に、キャビティ材７の銅箔の表面に、紫外線硬化型エッチングレジスト用ドライフィルムＨ−Ｗ４２５（日立化成工業株式会社製、商品名）をラミネータで、圧力０．２ＭＰａ、温度１１０℃、速度１．５ｍ／分の条件で仮圧着し、ついで、その上にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、１質量％の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成した後、銅箔４０上のエッチングレジストのない部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力０．２ＭＰａ、速度３．５ｍ／分の条件で行い、さらに３質量％水酸化ナトリウム水溶液を噴霧してエッチングレジストを剥離除去し、銅のパターンを形成した。これにより、一方の面については、貫通孔Ａ４０の周りにアニュラリングとなる内層回路１９を形成した。他方の面、即ち接続端子Ａ１４を形成する面については、ほぼ全面に銅箔４０を残した。
次に、接着剤８として、厚さ２５μｍのエポキシ系ドライフィルム状の接着シートＡＳ２６００（日立化成工業株式会社製、商品名）を用い、ラミネータにより、９０℃の温度で、圧力を０．４ＭＰａとし、送り速度０．４ｍ／分で、加熱・加圧して、キャビティ材７に仮付けした。次に、接着シートには、キャビティ材７に設けた貫通孔Ａ２４に合わせて、開口部を打ち抜き金型で形成した。次に、ＮＣルータ機を用いて、１２ｍｍ×１２ｍｍの大きさの開口２５を形成した。
［ベース層の作製］
図４に示すように、ベース材ａ２８として、両面に厚さ１２μｍの銅箔を張合わせた厚さ０．０６ｍｍのエポキシ樹脂ガラス布銅張積層板であるＭＣＬ−Ｅ６７９Ｆ（日立化成工業株式会社製、商品名）にＮＣドリルマシンであるＭＡＲＫ−１００（日立精工株式会社製、商品名）によって、貫通孔Ｂ３９を明けた。
次に、この貫通孔Ｂ３９のデスミア処理を過マンガン酸ナトリウム水溶液に温度８５℃で６分間の条件で行い、無電解銅めっきであるＣＵＳＴ２０１（日立化成工業株式会社製、商品名）、硫酸銅１０ｇ／Ｌ、ＥＤＴＡ４０ｇ／Ｌ、ホルマリン１０ｍｌ／Ｌ、ｐＨ１２．２）に温度２４℃、時間３０分の条件で、貫通孔Ｂ３９内を含むベース材ａ２８の全面に０．５μｍの下地銅めっきを行った。次に、硫酸銅めっきで温度３０℃、電流密度１．５Ａ／ｄｍ２、時間６０分の条件で、貫通孔Ｂ３９内を含むベース材ａ２８の全面に、めっき厚２０μｍの電気銅めっき４１を形成した。
次に、ベース材ａ２８の銅箔４０表面に、紫外線硬化型エッチングレジスト用ドライフィルムＨ−Ｗ４２５（日立化成工業株式会社製、商品名）をラミネータで、圧力０．２ＭＰａ、温度１１０℃、速度１．５ｍ／分の条件で仮圧着し、ついでその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、１質量％の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅箔４０部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力０．２ＭＰａ、速度３．５ｍ／分の条件で行い、さらに３質量％水酸化ナトリウム水溶液を噴霧してエッチングレジストを剥離除去して、ベース材ａ２８の表裏に回路を形成した。
次にベース材ｂ２９、ベース材ｃ３０として、厚さ０．０６ｍｍのエポキシ樹脂ガラスクロス布プリプレグであるＧＥＡ−６７９ＮＵＪＹ（日立化成工業株式会社製、商品名）を準備した。また、銅箔４０として、厚さ１２μｍの銅箔である３ＥＣ−ＶＬＰ−１２（三井金属鉱業株式会社製、商品名）を準備した。これらのエポキシ樹脂ガラスクロス布プリプレグを、先に準備したベース材ａ２８の両面の回路上に重ね合わせ、さらに、厚さ１２μｍの銅箔４０をその上に重ね合わせ、真空プレスを用いて、圧力３ＭＰａ、温度１７５℃、保持時間１．５時間の条件で加圧加熱して積層一体化した。このように、ベース材ａ２８の一方の面にベース材ｂ２９と銅箔４０を、他方の面にベース材ｃ３０と銅箔４０を積層一体化することにより、ベース材２１を作製した。
次に、ベース材２１の銅箔４０表面に、紫外線硬化型エッチングレジスト用ドライフィルムＨ−Ｗ４２５（日立化成工業株式会社製、商品名）をラミネータで、圧力０．２ＭＰａ、温度１１０℃、速度１．５ｍ／分の条件で仮圧着し、ついでその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、１質量％の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力０．２ＭＰａ、速度３．５ｍ／分の条件で行い、さらに３質量％水酸化ナトリウム水溶液を噴霧してエッチングレジスト剥離除去して、コンフォーマルマスク２２を形成した。
次に、ベース材２１に、ＮＣレーザ加工機ＭＡＲＫ−２０（日立精工株式会社製、商品名）を用いて、アパチャー径φ０．２６、出力５００Ｗ、パルス幅１５μｓ、ショット数１５の条件で加工しレーザ孔２６を形成し、ついで、このレーザ孔２６のデスミア処理を過マンガン酸ナトリウム水溶液に温度８５℃で６分間の条件で行い、無電解銅めっきであるＣＵＳＴ２０１（日立化成工業株式会社製、商品名）、硫酸銅１０ｇ／Ｌ、ＥＤＴＡ４０ｇ／Ｌ、ホルマリン１０ｍｌ／Ｌ、ｐＨ１２．２）に温度２４℃、時間３０分の条件で、レーザ孔２６内を含むベース材２１の全面に０．５μｍの下地銅めっきを行った。
次に、硫酸銅めっきで温度３０℃、電流密度１．５Ａ／ｄｍ２、時間６０分の条件で、レーザ孔２６内を含むベース材ｂ２９、ベース材ｃ３０の全面に、めっき厚２０μｍの電気銅めっきを形成した。
次に、ベース材２１の電気銅めっき表面に、紫外線硬化型エッチングレジスト用ドライフィルムＨ−Ｗ４７５（日立化成工業株式会社製、商品名）をラミネータで、圧力０．２ＭＰａ、温度１１０℃、速度１．５ｍ／分の条件で仮圧着し、ついでその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、１質量％の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力０．２ＭＰａ、速度３．５ｍ／分の条件で、回路形成し、ついで３質量％水酸化ナトリウム水溶液を噴霧してエッチングレジスト剥離除去を行った。これにより、接続パッド１１、接続端子Ｂ１５等を含む回路を形成した。このときの接続端子Ｂ１５の径はφ０．３ｍｍ、ピッチは０．５ｍｍであった。
次に、回路形成を行ったベース材２１の表面に、液状レジストであるＰＳＲ−４０００（太陽インキ製造株式会社製、商品名）を印刷し、８０℃、２０分間乾燥後、その上面にネガ型マスクを張合わせ、紫外線で露光し、さらに１．５質量％炭酸ナトリウム水溶液で現像し、紫外線１Ｊ／ｃｍ２の照射によりさらなる硬化を行い、１５０℃で６０分乾燥後、感光性樹脂層１０としてのソルダーレジスト２３を形成し、ベース層６を作製した。なお、このソルダーレジスト２３（感光性樹脂層１０）の形成は、ベース材２１の接続パッド１１を形成した面側のみに形成し、他方の面には形成しなかった。
［半導体素子搭載用パッケージ基板の作製］
次に、図５に示すように、キャビティ層５の接着剤８を仮付けした面と、ベース層６の感光性樹脂層１０（ソルダーレジスト２３）を形成した面が向き合うように重ね合わせ、真空プレスを用いて、圧力３ＭＰａ、温度１７５℃、保持時間１．５時間の条件で加圧加熱して積層一体化し、半導体素子搭載用パッケージ基板１とした。このとき、キャビティ層５に設けられた貫通孔Ａ２４が、ベース層６に設けられた接続パッド１１によって塞がれるように積層され、接続パッド１１を底面とした有底ビア１３が、キャビティ層５に形成される。
次に、この有底ビア１３内に、ベース材２１のときと同様にして、有底ビア１３内のデスミア処理を行い、有底ビア１３内を含む半導体素子搭載用パッケージ基板１の全面に０．５μｍの下地銅めっきを行った。
次に、下地銅めっき表面に、紫外線硬化型エッチングレジスト用ドライフィルムＨ−Ｗ４７５（日立化成工業株式会社製、商品名）をラミネータで、圧力０．２ＭＰａ、温度１１０℃、速度１．５ｍ／分の条件で仮圧着し、ついで、その上面にネガ型マスクを張り合わせ、紫外線で露光し、めっき不要の部分（キャビティ部９内及びベース層６の接続端子Ｂ１５を有する面）にめっきレジスト４３を形成した。なお、キャビティ部９は、電気銅めっきされないように、めっきレジスト４３で完全に被覆した。次に、硫酸銅めっきで温度３０℃、電流密度１．５Ａ／ｄｍ２、時間６０分の条件で、めっき厚２０μｍの電気銅めっき４１により金属被覆１８を形成し、ついで、３質量％水酸化ナトリウム水溶液を噴霧してめっきレジスト４３の剥離除去を行った。
次に、硫酸過水エッチング組成からなるコブラエッチング液（荏原ユージライト株式会社製 商品名）を用いて、キャビティ部９内に析出した下地銅めっき（図示しない。）を、温度５０℃、スプレー圧力０．２ＭＰａ、速度１．０ｍ／分の条件でエッチングし、ついで、過マンガン酸ナトリウム水溶液、温度８５℃で１５分間の条件で触媒の除去を行った。
次に、半導体素子搭載用パッケージ基板１の有底ビア１３（穴径φ約０．２ｍｍ、深さ約０．２５ｍｍ）内に、導電樹脂１７としてＡＥ１２４４（タツタ電線株式会社製、商品名）をスクリーン印刷法で充填した。スクリーン印刷には、有底ビア１３内への気泡の残留をなくすため、真空印刷装置ＶＥ５００（東レエンジアリング株式会社製 商品名）を用いた。充填した導電樹脂１７を完全硬化するため、半導体素子搭載用パッケージ基板１全体を１１０℃で１５分加熱し、さらに１７０℃で６０分加熱した。このとき、導電樹脂１７は、有底ビア１３の入り口のランドパターンよりも飛び出した状態であった。
次に、バフ研磨機（株式会社石井表記製）を使用し、有低ビア１３の入り口の電気銅めっき４１の表面が露出し、導電樹脂１７と電気銅めっき４１が平滑になるまで研磨した。使用したバフロールの番手は、６００番、８００番、１０００番を組み合わせて使用した。バフロールとしては、穴埋め樹脂研磨用のＪＰバフモンスターＶ３／Ｖ３−Ｄ２（ジャブロ工業製 商品名）を使用した。また、研磨電流は１．２Ａであった。
次に、電気銅めっき４１表面に、紫外線硬化型エッチングレジスト用ドライフィルムＨ−Ｗ４７５（日立化成工業株式会社製、商品名）をラミネータで、圧力０．２ＭＰａ、温度１１０℃、速度１．５ｍ／分の条件で仮圧着し、ついで、その上面にネガ型マスクを張り合わせ、紫外線で露光し、めっき不要の部分にめっきレジスト４３を形成した。なお、キャビティ部９内のワイヤボンド端子１２や接続端子Ｂ１５は、めっきされるようにするため、めっきレジスト４３では被覆しなかった。
次に、研磨後の導電樹脂１７上に触媒を付与したり、デスミア処理を行うことなく、直接無電解めっきによって金属皮膜１６を形成した（導電樹脂１７以外の部分は、図示を省略した。）。具体的には、一般的に無電解めっきの前処理で行われる脱脂やソフトエッチグ、酸洗浄を行った後、無電解ニッケルめっき液ＮｉＰＳ１００（日立化成工業株式会社製、商品名）を用いて、液温度８５℃で、時間２０分の条件で、浸漬処理を行って、ニッケルめっきを５μｍ析出させ、さらに、置換金めっき液ＨＧＳ−５００（日立化成工業株式会社製、商品名）に液温８０℃で、時間１０分の条件で浸漬処理し、還元型の金めっき液であるＨＧＳ−２０００（日立化成工業株式会社製、商品名）に、液温６５℃で、時間２０分の条件で、金めっきを０．５μｍの厚みに析出させた。これにより、半導体素子搭載用パッケージ基板１の一方の面に設けられた接続端子Ａ１４、他方の面に設けられた接続端子Ｂ１５及びキャビティ部９内のワイヤボンド端子１２（接続端子Ｃ２７を有する場合は接続端子Ｃ２７を含む。）の表面に、はんだボール接続やワイヤボンド接続のためのニッケル・金めっき層を形成した。なお、このように導電樹脂１７上に金属皮膜１６を形成するのと同時に、キャビティ部９内に露出したベース層６上のワイヤボンド端子１２となる電気銅めっき４１上、および接続端子Ｂ１５上にも、導電樹脂１７上と同様に、ニッケルめっきと金めっきを行なった（図示しない。）。
次に、紫外線硬化型エッチングレジスト用ドライフィルムＨ−Ｗ４７５（日立化成工業株式会社製、商品名）をラミネータで、圧力０．２ＭＰａ、温度１１０℃、速度１．５ｍ／分の条件で仮圧着し、ついでその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、１質量％の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力０．２ＭＰａ、速度３．５ｍ／分の条件で、回路形成し、ついで３質量％水酸化ナトリウム水溶液を噴霧してエッチングレジスト剥離除去を行った。これにより、接続端子Ａ１４を含む回路を形成した。このキャビティ層５の接続端子Ａ１４の径は０．２５ｍｍ、ピッチは０．４ｍｍであり、ベース層６の接続端子Ｂ１５の径０．３ｍｍ、ピッチ０．５ｍｍよりも小さい。
次に、半導体素子搭載用パッケージ基板１の両面に、液状レジストであるＰＳＲ−４０００（太陽インキ製造株式会社製、商品名）を印刷し、８０℃、２０分間乾燥後、その上面にネガ型マスクを張合わせ、紫外線で露光し、さらに１．５質量％炭酸ナトリウム水溶液で現像し、紫外線１Ｊ／ｃｍ２の照射によりさらなる硬化を行い、１５０℃で６０分乾燥してソルダーレジスト２３を形成した。このソルダーレジスト２３は、キャビティ層５表面側（上面側）においては、接続端子Ａ１４と同等の高さであり、ベース層６の表面側（下面側）においては、接続端子Ｂ１５と同等の高さであった。
［半導体パッケージの作製］
次に、図５に示すように、半導体素子２を、半導体素子搭載用パッケージ基板１のキャビティ部９内に、ダイボンディングフィルム（図示しない。）を用いて固定した後、この半導体素子２の上に、もう一つの半導体素子２をダイボンドフィルムを用いて固定した。その後、上段及び下段の半導体素子２と半導体素子搭載用パッケージ基板１のワイヤボンド端子１２とをボンディングワイヤ４で接続した。このとき、ボンディングワイヤ４を含む上段の半導体素子２の最上部は、半導体素子搭載用パッケージ基板１の接続端子Ａ１４と同等以下の高さであった。
次に、トランスファーモールドにより、キャビティ部９内に封止剤３を充填して成形し、半導体パッケージ３６を作製した。このとき、封止剤３の最上部は、半導体素子搭載用パッケージ基板１の接続端子Ａ１４と同等以下の高さ（接続端子Ａ１４よりも約０．１ｍｍ上方に飛び出す程度）であった。
［ＰｏＰの作製］
次に、接続端子Ａ１４にはんだペーストを印刷し、図６に示すように、上記実施例の半導体パッケージ３６をボトムパッケージ３５として使用し、トップパッケージ３４の接続端子と位置合わせした後、リフローによって半導体パッケージ同士を接合した。このとき、半導体素子搭載用パッケージ基板１のキャビティ部９内に封止剤３のほぼ全体が収納され、ほとんど飛び出していないので、半導体パッケージ同士の接合のためのはんだボール径は、封止剤３の高さを考慮する必要がない。このため、はんだボール径はφ０．３ｍｍ以下で接合が可能であった。この結果、ボトムパッケージ３５の封止剤３の最上部が、接続端子Ａ１４の上に設けられたはんだボール（φ０．３ｍｍ）の１／３以下の高さとなる状態で（即ち端子間距離４４の１／３以下の高さである０．１ｍｍ以下程度で）、トップパッケージ３４と接合することが可能であった。
（実施例２）
［キャビティ層の作製］
キャビティ材７として、実施例１のキャビティ材７より厚い、厚さ０．３ｍｍのエポキシ樹脂ガラス布銅張積層板であるＭＣＬ−Ｅ６７９Ｆ（日立化成工業株式会社製、商品名）を用いた以外は、実施例１と同様にしてキャビティ材を作製した。
［ベース層の作製］
実施例１と同様に作製した。
［半導体素子搭載用パッケージ基板及び半導体素子搭載用パッケージの作製］
半導体素子搭載用パッケージ基板１の有底ビア１３が、実施例よりアスペクト比が大きい（穴径φ約０．２ｍｍ、深さ約０．３５ｍｍ）こと以外は、実施例１と同様である。
（実施例３）
［キャビティ層の作製］
キャビティ材７として、実施例１のキャビティ材７より厚い、厚さ０．４ｍｍのエポキシ樹脂ガラス布銅張積層板であるＭＣＬ−Ｅ６７９Ｆ（日立化成工業株式会社製、商品名）を用いた以外は、実施例１と同様にしてキャビティ材を作成した。
［ベース層の作製］
実施例１と同様に作製した。
［半導体素子搭載用パッケージ基板及び半導体素子搭載用パッケージの作製］
半導体素子搭載用パッケージ基板１の有底ビア１３が、実施例１よりアスペクト比が大きい（穴径φ約０．２ｍｍ、深さ約０．４５ｍｍ）こと以外は、実施例１と同様である。
（実施例４）
［キャビティ層の作製］
キャビティ材７として、実施例１のキャビティ材７より厚い、厚さ０．５ｍｍのエポキシ樹脂ガラス布銅張積層板であるＭＣＬ−Ｅ６７９Ｆ（日立化成工業株式会社製、商品名）を用いた以外は、実施例１と同様にしてキャビティ材を作成した。
［ベース層の作製］
実施例１と同様に作製した。
［半導体素子搭載用パッケージ基板及び半導体素子搭載用パッケージの作製］
半導体素子搭載用パッケージ基板１の有底ビア１３が、実施例１よりアスペクト比が大きい（穴径φ約０．２ｍｍ、深さ約０．５５ｍｍ）こと以外は、実施例１と同様である。
（比較例１）
［キャビティ層の作製］
実施例１と同様にしてキャビティ層５を作成した。
［ベース層の作製］
実施例１と同様にしてベース層６を作製した
［半導体素子搭載用パッケージ基板及び半導体素子搭載用パッケージの作製］
層間接続３１を形成する際に、有底ビア１３内にフィルドビアめっきを行ったこと以外は、実施例１と同様である。半導体素子搭載用パッケージ基板１の有底ビア１３は穴径φ約０．２ｍｍ、深さ約０．２５ｍｍであり、実施例１と同様であるが、フィルドビアめっきでは、十分に有底ビア１３内にめっきが完全には充填されなかった。このため、有底ビア１３の直上には接続端子Ａ１４が形成できなかった。
（比較例２）
［キャビティ層の作製］
実施例１と同様にしてキャビティ層５を作成した。
［ベース層の作製］
実施例１と同様にしてベース層６を作製した。
［半導体素子搭載用パッケージ基板及び半導体素子搭載用パッケージの作製］
層間接続３１を形成する際に、有底ビア１３内にめっきによる金属被覆１８のみを行い、導電樹脂１７を充填しなかった。また、このため、有底ビア１３の直上ではない位置に接続端子Ａ１４を形成したこと以外は、実施例１と同様である。
（比較例３）
［キャビティ層の作製］
実施例１と同様にしてキャビティ層５を作成した。
［ベース層の作製］
実施例１と同様にしてベース層６を作製した。
［半導体素子搭載用パッケージ基板及び半導体素子搭載用パッケージの作製］
層間接続３１を形成する際に、有底ビア１３内にめっきによる金属被覆１８を形成しないで、導電樹脂１７の充填のみを行ったこと以外は、実施例１と同様である。
各実施例及び比較例についての、有低ビア１３への導電樹脂１７の充填性の判定や接続信頼性試験は、以下のように行った。
［有低ビア充填性の判定］
有底ビア１３の断面を、光学顕微鏡で観察し、導電樹脂１７やめっきが、有底ビア１３の底部から入り口まで、隙間なく充填されている場合を合格（○）とした。
［接続信頼性試験］
各実施例及び比較例で作製した導体素子搭載用パッケージ基板１を使用して、−５５〜１２５℃の冷熱サイクル試験（それぞれ１５分）を行い、１００サイクルごとに有底ビア１３の層間接続３１を通した接続抵抗を測定し、１０００サイクル後の接続不良の有無を確認した。接続抵抗が、初期値に比べて１０％以上増加したものを不合格（×）とした。
表１にその結果を示す。実施例１〜４では、有底ビア１３内への導電樹脂１７充填性、接続信頼性ともに合格（○）であった。有底ビア１３をフィルドビアめっきで形成した比較例１は、有底ビア１３に、フィルドビアめっきが充填しなかった。有底ビア１３をスルーホールめっきのみで形成した比較例２は、接続信頼性が不合格であった。有底ビア１３内にスルーホールめっきを行わず導電樹脂１７のみを充填した比較例３は、接続信頼性が不合格であった。
Figure 0005645047
１…半導体素子搭載用パッケージ基板、２…半導体素子、３…封止剤、４…ボンディングワイヤ、５…キャビティ層、６…ベース層、７…キャビティ材、８…接着剤、９…キャビティ部、１０…感光性樹脂層、１１…接続パッド、１２…ワイヤボンド端子、１３…有底ビア、１４…接続端子Ａ、１５…接続端子Ｂ、１６…金属皮膜、１７…導電樹脂、１８…金属被覆、１９…内層回路、２０…内層接続、２１…ベース材、２２…コンフォーマルマスク、２３…ソルダーレジスト、２４…貫通孔Ａ、２５…開口、２６…レーザ孔、２７…接続端子Ｃ、２８…ベース材ａ、２９…ベース材ｂ、３０…ベース材ｃ、３１…層間接続、３２…トップ基板、３３…ボトム基板、３４…トップパッケージ、３５…ボトムパッケージ、３６…半導体パッケージ、３７…接続端子、３８…はんだボール、３９…貫通孔Ｂ、４０…銅箔、４１…めっき、４２…層間接続、４３…めっきレジスト、４４…端子間距離

Claims (8)

  1. キャビティ材とエラストマー材である接着剤とを備え、これらを貫通する開口及び貫通孔を有するキャビティ層と、前記接着剤を介して前記キャビティ層に積層されたベース層と、前記開口によって形成されたキャビティ部と、前記貫通孔によって形成されたキャビティ材と接着剤とを貫通する有底ビアと、を有する半導体素子搭載用パッケージ基板において、
    前記キャビティ層のキャビティ材と接着剤とを貫通する有底ビアに、前記ベース層上の接続パッドと前記キャビティ層上の接続端子Ａとを接続する層間接続が設けられ、
    この層間接続が、前記キャビティ層の有底ビア内の前記接続パッド及び接着剤を含む内壁にめっきにより形成された金属被覆を有し、熱硬化性の導電樹脂が充填され、硬化されたものである半導体素子搭載用パッケージ基板。
  2. 請求項１において、
    キャビティ層の層間接続が、
    ベース層のキャビティ層側の面に設けられた接続パッドと、
    この接続パッドを底面として前記キャビティ層に形成された有底ビアと、
    この有底ビア内に充填された導電樹脂と、
    この導電樹脂上に設けられた接続端子Ａにより形成される半導体素子搭載用パッケージ基板。
  3. 請求項１又は２において、
    ベース層のキャビティ層と反対側の面に接続端子Ｂが設けられ、
    前記接続端子Ａは接続端子Ｂよりもサイズ及びピッチが小さい半導体素子搭載用パッケージ基板。
  4. キャビティ材とエラストマー材である接着剤とを備えるキャビティ層に前記キャビティ材と接着剤とを貫通する開口と貫通孔を形成する工程と、前記キャビティ層に積層するベース層の一方の面に接続パッドを形成する工程と、前記貫通孔が接続パッドに塞がれて前記キャビティ材と接着剤とを貫通する有底ビアを形成するように、前記接着剤を介して前記キャビティ層とベース層とを積層する工程と、前記有底ビアに熱硬化性の導電樹脂を充填し硬化する工程と、前記導電樹脂上に接続端子Ａを形成する工程と、を有し、
    前記有底ビアに導電樹脂を充填する前に、前記有底ビア内の前記接続パッド及び接着剤を含む内壁にめっき層を形成する半導体素子搭載用パッケージ基板の製造方法。
  5. キャビティ部を有する半導体素子搭載用パッケージ基板と、前記キャビティ部内に搭載された半導体素子と、この半導体素子を封止する封止剤と、前記半導体素子搭載用パッケージ基板の一方の面に形成された接続端子Ａと、他方の面に形成された接続端子Ｂを有する半導体パッケージにおいて、
    前記キャビティ部が、キャビティ材とエラストマー材である接着剤とを備え、これらを貫通する開口及び貫通孔を有するキャビティ層と、前記接着剤を介して前記キャビティ層に積層されたベース層とによって形成され、
    前記キャビティ層に前記ベース層上の接続パッドと前記キャビティ層上の接続端子Ａとを接続する層間接続が設けられ、
    この層間接続が導電樹脂により形成される半導体パッケージであって、
    前記キャビティ層の層間接続が、
    ベース層のキャビティ層側の面に設けられた接続パッドと、
    この接続パッドを底面として前記キャビティ層のキャビティ材と接着剤とを貫通するように形成された有底ビアと、
    この有底ビア内の前記接続パッド及び接着剤を含む内壁に形成された金属被覆と、
    前記有底ビア内に充填され硬化された熱硬化性の導電樹脂と、
    この導電樹脂上に設けられた接続端子Ａにより形成される半導体パッケージ。
  6. 請求項５において、
    前記封止剤の最上部が、前記半導体素子搭載用パッケージ基板の接続端子Ａと同等以下の高さである半導体パッケージ。
  7. 請求項５又は６において、
    接続端子Ａが他の半導体素子搭載用パッケージ基板の接続端子と接続され、接続端子Ｂよりもサイズ及びピッチが小さい半導体パッケージ。
  8. 請求項５から７の何れかにおいて、
    キャビティ部内に半導体素子が、複数重ねられて搭載される半導体パッケージ。
JP2009222736A 2008-09-29 2009-09-28 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ Active JP5645047B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009222736A JP5645047B2 (ja) 2008-09-29 2009-09-28 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ
PCT/JP2009/066916 WO2010035864A1 (ja) 2008-09-29 2009-09-29 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ
KR1020107022876A KR101201618B1 (ko) 2008-09-29 2009-09-29 반도체소자 탑재용 패키지 기판과 그 제법 및 반도체 패키지
TW098132938A TW201019443A (en) 2008-09-29 2009-09-29 Semiconductor element-mounting package substrate, method for manufacturing package substrate, and semiconductor package

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008250300 2008-09-29
JP2008250300 2008-09-29
JP2009222736A JP5645047B2 (ja) 2008-09-29 2009-09-28 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ

Publications (2)

Publication Number Publication Date
JP2010103517A JP2010103517A (ja) 2010-05-06
JP5645047B2 true JP5645047B2 (ja) 2014-12-24

Family

ID=42059851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009222736A Active JP5645047B2 (ja) 2008-09-29 2009-09-28 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ

Country Status (4)

Country Link
JP (1) JP5645047B2 (ja)
KR (1) KR101201618B1 (ja)
TW (1) TW201019443A (ja)
WO (1) WO2010035864A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120159118A1 (en) 2010-12-16 2012-06-21 Wong Shaw Fong Lower IC Package Structure for Coupling with an Upper IC Package to Form a Package-On-Package (PoP) Assembly and PoP Assembly Including Such a Lower IC Package Structure
CN103681359A (zh) * 2012-09-19 2014-03-26 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
TWI544580B (zh) * 2015-05-01 2016-08-01 頎邦科技股份有限公司 具中空腔室之半導體封裝製程
CN105655315A (zh) * 2015-11-04 2016-06-08 上海凯虹电子有限公司 用于无引脚封装结构的引线框架、制作方法及封装结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327624A (ja) * 2003-04-23 2004-11-18 Shinko Electric Ind Co Ltd 部品内蔵多層回路基板
JP4534880B2 (ja) * 2005-06-29 2010-09-01 セイコーエプソン株式会社 積層基板の製造方法、積層型半導体装置
KR101037229B1 (ko) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법

Also Published As

Publication number Publication date
TW201019443A (en) 2010-05-16
WO2010035864A1 (ja) 2010-04-01
KR20100123910A (ko) 2010-11-25
KR101201618B1 (ko) 2012-11-14
JP2010103517A (ja) 2010-05-06

Similar Documents

Publication Publication Date Title
JP5370765B2 (ja) 半導体素子搭載用パッケージ基板とその製造方法
US9226382B2 (en) Printed wiring board
WO2003067656A1 (fr) Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
JP2018026437A (ja) 配線基板及びその製造方法
JP5645047B2 (ja) 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ
JP4475875B2 (ja) プリント配線板
JP2003218273A (ja) 半導体チップ実装用回路基板とその製造方法および半導体モジュール
WO2010035867A1 (ja) 半導体素子搭載用パッケージ基板とその製造方法
JP4493923B2 (ja) プリント配線板
JP4376891B2 (ja) 半導体モジュール
JP2003234432A (ja) 半導体チップ実装回路基板および多層化回路基板
WO2010035865A1 (ja) 半導体素子搭載用パッケージ基板及びその製造方法
JP6107021B2 (ja) 配線基板の製造方法
JP4376890B2 (ja) 半導体チップ実装用回路基板
JP2003234431A (ja) 半導体チップ実装回路基板とその製造方法および多層化回路基板
JP3963620B2 (ja) 半導体チップ及びその製造方法
KR101119306B1 (ko) 회로기판의 제조방법
JP2011159695A (ja) 半導体素子搭載用パッケージ基板及びその製造方法
JP2004023002A (ja) 多層化回路基板およびその製造方法
JP2004022999A (ja) 多層化回路基板およびその製造方法
JP4482841B2 (ja) 半導体パッケージ
JP2004079554A (ja) 片面回路基板およびその製造方法
JP2007306027A (ja) 半導体チップ
JP2003218522A (ja) 多層化回路基板およびその製造方法
JP2003218527A (ja) 多層化回路基板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140910

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141009

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141022

R151 Written notification of patent or utility model registration

Ref document number: 5645047

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250