CN103545367B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其形成方法，半导体结构包括基体、栅极、源极、漏极与基体接触区；栅极位于基体上；源极与漏极分别位于栅极的相对两侧上的基体中；基体接触区仅位于基体邻近源极的一区域中并电性连接至基体。

Description

半导体结构及其形成方法
技术领域
本发明是有关于半导体结构及其形成方法，特别是有关于高压半导体结构及其形成方法。
背景技术
在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。
缩小装置面积通常会严重牺牲半导体结构的电性效能。为了维持半导体结构的电性效能，特别在半导体结构为高压装置的情况下，必须使用大的装置面积，然而，这会阻碍半导体结构微缩化的发展。
发明内容
本发明是有关于半导体结构及其形成方法，半导体结构可缩减装置面积并具有预期的电性效能。
根据本发明的一个实施方式，本发明提供了一种半导体结构，半导体结构包括基体、栅极、源极、漏极与基体接触区；栅极位于基体上；源极与漏极分别位于栅极的相对两侧上的基体中；基体接触区仅位于基体邻近源极的一区域中并电性连接至基体。
根据本发明的又一个实施方式，本发明提供了一种半导体结构，半导体结构包括基体、栅极、源极、漏极、通道区域与基体接触区；栅极位于基体上；源极与漏极分别位于栅极的相对两侧上的基体中；通道区域位于栅极下方，并位于源极与漏极之间，通道区域具有第一尺寸；基体接触区位于基体的一区域中并电性连接至基体，基体接触区具有一第二尺寸。第二尺寸系大于、等于第一尺寸的50％。
根据本发明的再一个实施方式，本发明提供了一种半导体结构的形成方法，方法包括以下步骤：于基体上形成栅极；于栅极的相对两侧上的基体中分别形成源极与漏极；仅在基体邻近源极的一区域中形成基体接触区；基体接触区系电性连接至基体。
下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1为根据一实施例的半导体结构的上视图。
图2为根据一实施例的半导体结构的Id-Vd曲线图。
图3为根据一实施例的半导体结构的上视图。
图4为根据一实施例的半导体结构的上视图。
图5为根据一实施例的半导体结构的Id-Vd曲线图。
图6为根据一实施例的半导体结构的上视图。
图7为根据一实施例的半导体结构的上视图。
图8为根据一实施例的半导体结构的剖面图。
图9为根据一实施例的半导体结构的剖面图。
图10为根据一实施例的半导体结构的剖面图。
图11至图12为根据一实施例的半导体结构的制造流程。
【主要元件符号说明】
102～基体；104、204～栅极；104A～第一栅极；104B～第二栅极；106、206～源极；106A～第一源极；106B～第二源极；108、208～漏极；110、210～基体接触区；110A、110C～第一基体接触区；110B、110D～第二基体接触区；112～浅掺杂区；114～隔离元件；116～第一掺杂区；118～第二掺杂区；120～基底；122～基底接触区；124～栅极接触区；126～介电层；128～电极层；130～间隙壁；132、232～通道区域；134～埋藏区；136～介电元件；S11、S31、S51～第一尺寸；S12、S22、S32、S42～第二尺寸。
具体实施方式
图1绘示根据一实施例的半导体结构的上视图。半导体结构包括基体(bulk)102、栅极104、源极106、漏极108与基体接触区110。栅极104、源极106、漏极108与基体接触区110系位于基体102中。浅掺杂区112可形成在基体102中。于其他实施例中，浅掺杂区112亦可省略。源极106与漏极108分别位于栅极104的相对两侧上。基体102可由隔离元件114定义出。隔离元件114可包括第一掺杂区116与形成在第一掺杂区116中的第二掺杂区118。第二掺杂区118可为重掺杂的。隔离元件114可形成在基底(substrate)120中。基底120可电性连接至基底接触区122。栅极104可电性连接至栅极接触区124。
请参照图1，于实施例中，基体102、基底120与基底接触区122可具有第一导电型。基体接触区110可包括形成在基体102中的一掺杂区例如重掺杂区，并具有第一导电型。然本发明并不限于此，于其他实施例中，基体接触区110亦可包括基体102与其他接触元件(未显示)接触而电性连接的一区域，更详细地举例来说，此区域是指基体102与其他接触元件(未显示)之间的接口。接触元件可包括例如导电插塞(plug)、导电窗(via)等等。基体102可通过基体接触区110电性连接至接触元件而电性连接至一电压端，例如接地端。基体接触区110可称作基体收拾(bulkpick-up)区，用以收拾操作半导体结构过程中产生的载子例如电子、空穴。源极106、漏极108、浅掺杂区112与隔离元件114的第一掺杂区116与第二掺杂区118可具有相反于第一导电型的第二导电型。举例来说，第一导电型为N导电型，第二导电型为P导电型。或者，第一导电型为P导电型，第二导电型为N导电型。
请参照图1，基体接触区110是仅位于基体102邻近源极106的一区域中。于一实施例中，基体接触区110与栅极104是分别位于源极106的相反两侧上。
请参照图1，位于源极106与漏极108之间的通道区域具有一第一尺寸S11。基体接触区110具有一第二尺寸S12。第二尺寸S12是实质上大于、等于第一尺寸S11的50％，举例来说，第二尺寸S12是实质上大于、等于第一尺寸S11的50％，并小于、等于第一尺寸S11的85％。于一实施例中，第一尺寸S11的方向是实质上垂直于第二尺寸S12的方向。于一实施例中，第一尺寸S11的方向是通道区域中载子流动方向，第二尺寸S12的方向是基体接触区110的长轴方向。
图2为根据一实施例的半导体结构的Id-Vd曲线图。半导体结构为隔离的(isolated)HVNMOS，测试环境为25℃，栅极电压(Vg)为38V(最大基底电流(Isubmaximum))，漏极电压(Vd)为0V～32V，源极电压(Vs)为0V，基体电压(Vb)为0V(接地)。图2显示基体接触区的第二尺寸为通道区域的第一尺寸的50％～85％时，半导体结构的on-BVD约为29V，其明显大于基体接触区的第二尺寸为通道区域的第一尺寸的40％时，半导体结构的on-BVD(约24V)，并大于基体接触区的第二尺寸为通道区域的第一尺寸的30％时，半导体结构的on-BVD(约23V)，也大于基体接触区的第二尺寸为通道区域的第一尺寸的15％时，半导体结构的on-BVD(约21V)。由此可知，HVNMOS在基体接触区的第二尺寸是实质上大于、等于通道区域的第一尺寸的50％时，是具有优化的开启击穿电压(on-BVD)。
图3绘示根据一实施例的半导体结构的上视图。图3所示的半导体结构与图1所示的半导体结构的差异在于，基体接触区110是仅位于基体102邻近漏极108而远离源极106的一区域中。位于源极106与漏极108之间的通道区域具有第一尺寸S11。基体接触区110具有第二尺寸S12。
图4绘示根据一实施例的半导体结构的上视图。图4所示的半导体结构与图1所示的半导体结构的差异在于，基体接触区210是具有矩形环状的轮廓，并围绕栅极104、源极106、漏极108与浅掺杂区112。位于源极106与漏极108之间的通道区域具有第一尺寸S11。基体接触区210具有第二尺寸S22。
图5为半导体结构的Id-Vd曲线图，其中曲线A为根据图4的半导体结构的电性曲线，曲线B为根据图1的半导体结构的电性曲线，曲线C为根据图3的半导体结构的电性曲线。半导体结构为隔离的(isolated)HVNMOS。基体接触区的第二尺寸是实质上大于、等于通道区域的第一尺的50％。测试环境为25℃，栅极电压(Vg)为38V(最大基底电流(Isubmaximum))，漏极电压(Vd)为0V～32V，源极电压(Vs)为0V，基体电压(Vb)为0V(接地)。从图5可发现，具有基体接触区110是仅位于基体102邻近于源极106的区域中的半导体结构(图1)其击穿电压(on-BVD)(约29V)是明显大于具有基体接触区110且仅位于基体102邻近于漏极108的区域中的半导体结构(图3)(约23V)。此外，具有基体接触区110是仅位于基体102邻近于源极106的区域中的半导体结构(图1)其击穿电压(约29V)是近似于具有矩形环状轮廓的基体接触区210的半导体结构(图4)(约31V)，而图1所示的半导体结构可占用比图4所示的半导体结构更小的装置面积。因此，图1所示的具有基体接触区110是仅位于基体102邻近于源极106的区域中的半导体结构可同时达到减少装置面积并维持优良电性的装置。
图6绘示根据一实施例的半导体结构的上视图。图6所示的半导体结构与图1所示的半导体结构的差异在于，栅极包括第一栅极104A与第二栅极104B，分别位于漏极108的相反两侧上。源极包括第一源极106A与第二源极106B。第一源极106A位于第一栅极104A远离漏极108的一侧上的基体102中。第二源极106B位于第二栅极104B远离漏极108的一侧上的基体102中。基体接触区包括第一基体接触区110A与第二基体接触区110B。第一基体接触区110A仅位于基体102邻近第一源极106A的一区域中，并电性连接至基体102。第二基体接触区110B仅位于基体102邻近第二源极106B的一区域中，并电性连接至基体102。于一实施例中，第一栅极104A与第一基体接触区110A分别位于第一源极106A的相反两侧上。第二栅极104B与第二基体接触区110B分别位于第二源极106B的相反两侧上。
请参照图6，于实施例中，第一基体接触区110A的第二尺寸S12是实质上大于、等于位于第一源极106A与漏极108之间的通道区域的第一尺寸S11的50％。举例来说，第二尺寸S12是实质上大于、等于第一尺寸S11的50％，并小于、等于第一尺寸S11的85％。于一实施例中，第一尺寸S11的方向是实质上垂直于第二尺寸S12的方向。于一实施例中，第一尺寸S11的方向是通道区域中载子流动方向，第二尺寸S12的方向是第一基体接触区110A的长轴方向。请参照图6，第二基体接触区110B的第二尺寸S32是实质上大于、等于位于第二源极106B与漏极108之间的通道区域的第一尺寸S31的50％。举例来说，第二尺寸S32是实质上大于、等于第一尺寸S31的50％，并小于、等于第一尺寸S31的85％。于一实施例中，第一尺寸S31的方向是实质上垂直于第二尺寸S32的方向。于一实施例中，第一尺寸S31的方向是通道区域中载子流动方向，第二尺寸S32的方向是第二基体接触区110B的长轴方向。图6所示的半导体结构可具有小的装置面积并维持击穿电压。
图7绘示根据一实施例的半导体结构的上视图。图7所示的半导体结构与图1所示的半导体结构的差异在于，基体接触区包括第一基体接触区110C与第二基体接触区110D。第一基体接触区110C可位于源极106远离栅极104的一侧上。第二基体接触区110D可位于漏极108远离栅极104的一侧上。于一实施例中，第一基体接触区110C与第二基体接触区110D是通过栅极104、源极106与漏极108互相分开。于实施例中，第一基体接触区110C的第二尺寸S12与第二基体接触区110D的第二尺寸S42皆实质上大于、等于通道区域的第一尺寸S11的50％，举例来说，第一基体接触区110C的第二尺寸S12与第二基体接触区110D的第二尺寸S42皆实质上大于、等于通道区域的第一尺寸S11的50％，并小于、等于第一尺寸S11的85％。于一实施例中，第一尺寸S11的方向是实质上垂直于第二尺寸S12、S42的方向。于一实施例中，第一尺寸S11的方向是通道区域中载子流动方向，第二尺寸S12的方向是第一基体接触区110C的长轴方向，第二尺寸S42的方向是第二基体接触区110D的长轴方向。图7所示的半导体结构可具有小的装置面积并维持击穿电压。
图8绘示根据一实施例的半导体结构的剖面图，其可沿着图1中的AB线画出。栅极104是位于基体102上。栅极104可包括介电层126、电极层128与间隙壁130。源极106与漏极108分别位于栅极104的相对两侧上的基体102中。浅掺杂区112位在栅极104的侧边上的基体102中。基体接触区110是仅位于基体102邻近源极106的区域中并电性连接至基体102。于一实施例中，基体接触区110为形成于基体102中的一掺杂区。通道区域132是位于栅极104下方，并位于源极106与漏极108之间。通道区域132是具有第一尺寸S11。基体102可由隔离元件114定义出。隔离元件114可包括、但不限于第一掺杂区116、第二掺杂区118与埋藏区134。于其他实施例中，亦可使用其他的隔离元件例如由介电材料形成的深沟道隔离(未显示)。于一实施例中，第一掺杂区116、第二掺杂区118与埋藏区134皆具有第二导电型。基底120与基体102具有第一导电型。
图9绘示根据一实施例的半导体结构的剖面图。图9所示的半导体结构与图8所示的半导体结构的差异在于，此例是省略了图8中所示的栅极104的间隙壁130与浅掺杂区112。通道区域232是位于栅极204下方，并位于源极206与漏极208之间。通道区域232是具有第一尺寸S51。基体接触区110是仅位于基体102邻近源极206的区域中并电性连接至基体102。
图10绘示根据一实施例的半导体结构的剖面图。图10所示的半导体结构与图8所示的半导体结构的差异在于，是形成介电元件136于基体102与隔离元件114上。源极106与漏极108可通过介电元件136与基体接触区110或隔离元件114的第二掺杂区118分开。于实施例中，介电元件136并不限于场氧化物，也可包括其他适合的结构例如浅沟道隔离(未显示)。
图11至图12绘示根据图10所示的半导体结构的制造流程。请参照图11，提供基底120。基底120可包括但不限于研磨的硅晶圆(polishedwafer)(例如N型或P型)、绝缘层上覆硅(silicononinsulatorwafer(SOI))、外延层(EPI)(具有例如P/P-，P/P+，N/N+的形式)、氩退火的晶圆(argonannealwafer)(例如N型或P型)、SiC、GaAs、AlN、ZnO、或其他合适的半导体材料。
请参照图11，举例来说，于具有第一导电型的基底120中形成基体102与隔离元件114的埋藏区134与第一掺杂区116。隔离元件114的埋藏区134与第一掺杂区116可以掺杂基底120的方式形成，其中是掺杂具有第二导电型的杂质。于一实施例中，举例来说，是在对一基底120的顶部分进行掺杂以形成埋藏区134之后，在基底120与埋藏区134上形成外延层，然后对外延层进行掺杂以形成第一掺杂区116。于一实施例中，基体102可以掺杂基底120(或外延层)的方式形成，其中是掺杂具有第一导电型的杂质。
请参照图12，于基体102上形成栅极104的介电层126。介电层126可包括、但不限于氧化物或氮化物，例如氧化硅、氮化硅、氮氧化硅等等。于栅极104的介电层126上形成电极层128。电极层128可包括、但不限于金属、多晶硅、金属硅化物等等。在栅极104的介电层126与电极层128的侧壁上形成间隙壁130。间隙壁130可包括、但不限于氧化物或氮化物，例如氧化硅、氮化硅、氮氧化硅等等。利用掺杂的方式于栅极104的侧边上的基体102中形成浅掺杂区112，其中是掺杂具有第二导电型的杂质。于基体102与隔离元件114的第一掺杂区116上形成介电元件136。介电元件136并不限于如图12所示的场氧化物。于其他实施例中，介电元件136可包括例如浅沟道隔离。
请参照图10，分别于栅极104相对两侧上的基体102中形成源极106与漏极108。源极106与漏极108可以掺杂浅掺杂区112的方式形成。源极106与漏极108是掺杂具有第二导电型的杂质所形成。举例来说，对基体102进行掺杂以形成基体接触区110，其中是掺杂具有第一导电型的杂质。可对第一掺杂区116进行掺杂以形成隔离元件114的第二掺杂区118，其中是掺杂具有第二导电型的杂质。
根据实施例的半导体结构的制造方法简单，适用于所有的电路设计。举例来说，半导体结构为MOSFET、PMOS、NMOS、EDNMOS、EDPMOS、LDNMOS、LDPMOS、LDDMOS、DDDNMOS、BCD、或其他可能的装置。半导体结构亦可应用至高压(HV)装置。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种半导体结构，包括：
一基体；
一栅极，位于该基体上；
一源极；
一漏极，其中该源极与该漏极分别位于该栅极的相对两侧上的该基体中；以及
一基体接触区，仅位于该基体邻近该源极的一区域中并电性连接至该基体；
一通道区域，位于该栅极下方，并位于该源极与该漏极之间，该通道区域具有一第一尺寸，该基体接触区具有一第二尺寸，该第二尺寸是大于、等于该第一尺寸的50％。
2.根据权利要求1所述的半导体结构，其中该第一尺寸的方向是垂直于该第二尺寸的方向。
3.根据权利要求1所述的半导体结构，更包括一通道区域，位于该栅极下方，并位于该源极与该漏极之间，该通道区域具有一第一尺寸，该基体接触区具有一第二尺寸，该第二尺寸是大于、等于该第一尺寸的50％，并小于、等于该第一尺寸的85％。
4.根据权利要求1所述的半导体结构，其中
该栅极包括一第一栅极与一第二栅极，分别位于该漏极的相反两侧上，
该源极包括一第一源极与一第二源极，该第一源极位于该第一栅极远离该漏极的一侧上，该第二源极位于该第二栅极远离该漏极的一侧上，
该基体接触区包括一第一基体接触区与一第二基体接触区，该第一基体接触区仅位于该基体邻近该第一源极的一区域中，该第二基体接触区仅位于该基体邻近该第二源极的一区域中。
5.一种半导体结构，包括：
一基体；
一栅极，位于该基体上；
一源极；
一漏极，其中该源极与该漏极分别位于该栅极的相对两侧上的该基体中；
一通道区域，位于该栅极下方，并位于该源极与该漏极之间，其中该通道区域具有一第一尺寸；以及
一基体接触区，位于该基体的一区域中并电性连接至该基体，该基体接触区具有一第二尺寸，该第二尺寸是大于、等于该第一尺寸的50％。
6.根据权利要求5所述的半导体结构，其中该基体接触区仅位于该基体邻近该源极的一区域中。
7.根据权利要求5所述的半导体结构，其中该第一尺寸的方向是垂直于该第二尺寸的方向。
8.根据权利要求5所述的半导体结构，其中该第二尺寸是大于、等于该第一尺寸的50％，并小于、等于该第一尺寸的85％。
9.一种半导体结构的形成方法，其中，所述半导体结构为权利要求1所述的半导体结构，方法包括：
于一基体上形成一栅极；
于该栅极的相对两侧上的该基体中分别形成一源极与一漏极；以及
仅在该基体邻近该源极的一区域中形成一基体接触区，该基体接触区被电性连接至该基体。
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