KR20200022252A - 3차원 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상에서 제 1 방향으로 배열된 제 1 적층 구조체들을 포함하는 제 1 적층 구조체 블록, 상기 기판 상에서 상기 제 1 방향으로 배열된 제 2 적층 구조체들을 포함하는 제 2 적층 구조체 블록 및 상기 기판 상에서 상기 제 1 적층 구조체 블록 및 상기 제 2 적층 구조체 블록 사이에 배치되고, 상기 기판의 상면에 대해 수직으로 적층된 제 1 몰드막들과 제 2 몰드막들을 포함하는 분리 구조체를 포함할 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하려고 하는 과제는 칩 크기를 감소시키는 3차원 반도체 메모리 소자를 제공하는데 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상에서 제 1 방향으로 배열된 제 1 적층 구조체들을 포함하는 제 1 적층 구조체 블록, 상기 기판 상에서 상기 제 1 방향으로 배열된 제 2 적층 구조체들을 포함하는 제 2 적층 구조체 블록 및 상기 기판 상에서 상기 제 1 적층 구조체 블록 및 상기 제 2 적층 구조체 블록 사이에 배치되고, 상기 기판의 상면에 대해 수직으로 적층된 제 1 몰드막들과 제 2 몰드막들을 포함하는 분리 구조체를 포함할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상에서 제 1 방향으로 이격 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 1 적층 구조체 및 제 2 적층 구조체, 상기 제 1 적층 구조체를 가로지르며, 상기 제 1 방향으로 연장하는 제 1 비트라인, 상기 제 2 적층 구조체를 가로지르며, 상기 제 1 방향으로 연장하되, 상기 제 1 비트라인과 상기 제 1 방향으로 정렬하는 제 2 비트라인 및 상기 제 1 적층 구조체와 상기 제 2 적층 구조체 사이의 분리 구조체를 포함하되, 상기 분리 구조체와 인접하는 상기 제 1 적층 구조체의 제 1 측면과 상기 분리 구조체와 인접하는 상기 제 2 적층 구조체의 제 1 측면은 상기 기판의 상면으로부터 수직할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상에 배치된 적층 구조체들, 상기 적층 구조체들 사이의 상기 기판 상에 배치된 분리 구조체를 포함할 수 있다.
본 발명의 실시예에 따르면, 몰드 구조체 내에 제 1 및 제 2 분리막들을 형성하여, 몰드 구조체를 복수 개의 셀 몰드 구조체들로 분리시킬 수 있다. 셀 몰드 구조체들 각각의 둘레를 계단 구조로 패터닝하는 것보다 몰드 구조체의 크기를 줄일 수 있다. 따라서, 최종적으로 3차원 반도체 메모리 소자들을 포함하는 반도체 칩의 크기를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 평면도이다.
도 3은 도 2의 반도체 칩을 확대한 도면이다.
도 4는 도 3의 A를 확대한 도면이다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ선 방향으로 자른 단면도이다.
도 7은 도 5의 B를 확대한 도면이다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ선 방향으로 자른 단면도이다.
도 11은 도 3의 A를 확대한 도면이다.
도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 13은 도 3의 A를 확대한 도면이다.
도 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다.
도 15는 도 14의 C를 확대한 도면이다.
도 16은 도 2의 반도체 칩을 확대한 도면이다.
도 17은 도 16의 D를 확대한 도면이다.
도 18은 도 16의 D를 확대한 도면이다.
도 19a 내지 도 22a는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 19b 내지 도 22b는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도들이다.
도 23 및 도 24는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 평면도이다.
도 3은 도 2의 반도체 칩을 확대한 도면이다.
도 4는 도 3의 A를 확대한 도면이다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ선 방향으로 자른 단면도이다.
도 7은 도 5의 B를 확대한 도면이다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ선 방향으로 자른 단면도이다.
도 11은 도 3의 A를 확대한 도면이다.
도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 13은 도 3의 A를 확대한 도면이다.
도 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다.
도 15는 도 14의 C를 확대한 도면이다.
도 16은 도 2의 반도체 칩을 확대한 도면이다.
도 17은 도 16의 D를 확대한 도면이다.
도 18은 도 16의 D를 확대한 도면이다.
도 19a 내지 도 22a는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 19b 내지 도 22b는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도들이다.
도 23 및 도 24는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 평면도이다. 도 3은 도 2의 반도체 칩을 확대한 도면이다. 도 4는 도 3의 A를 확대한 도면이다. 도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 6은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ선 방향으로 자른 단면도이다. 도 7은 도 5의 B를 확대한 도면이다.
도 2 및 도 3을 참조하면, 반도체 웨이퍼(1000)는 복수 개의 단위 칩들(USC)을 포함할 수 있다. 복수 개의 단위 칩들(USC)은 제 1 방향(X) 및 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 스크라이브 영역(SR1, SR2)은 복수 개의 단위 칩들(USC)을 정의할 수 있다. 스크라이브 영역(SR1, SR2)은 제 1 방향(X)으로 연장하는 제 1 스크라이브 영역(SR1) 및 제 2 방향(Y)으로 연장하는 제 2 스크라이브 영역(SR2)을 포함할 수 있다.
단위칩들(USC) 각각은 기판(100), 블록들(BLK1, BLK2, BLK3), 분리 구조체(SRS1, SRS2, SRS3), 및 제 1 층간 절연막(ILD1)을 포함할 수 있다. 블록들(BLK1, BLK2, BLK3)이 기판(100) 상에 배치될 수 있다. 블록들(BLK1, BLK2, BLK3)은 기판(100)의 상면 상에서 제 2 방향(Y)으로 이격 배치될 수 있다. 블록들(BLK1, BLK2, BLK3)은 제 1 내지 제 3 블록들(BLK1, BLK2, BLK3)을 포함할 수 있다. 제 2 블록(BLK2) 및 제 3 블록(BLK3)은 기판(100)의 상에서 제 2 방향(Y)으로 이격 배치될 수 있고, 제 1 블록(BLK1)은 제 2 블록(BLK2) 및 제 3 블록(BLK3) 사이에 배치될 수 있다. 제 1 층간 절연막(ILD1)이 기판(100) 상에 배치될 수 있다. 제 1 층간 절연막(ILD1)은 블록들(BLK1, BLK2, BLK3)의 측면들, 및 기판(100)의 상면을 덮을 수 있다.
제 1 내지 제 3 분리 구조체들(SRS1, SRS2, SRS3)이 기판(100)의 상면 배치될 수 있다. 제 1 분리 구조체(SRS1)는 기판(100)의 상면 상에서 제 1 블록(BLK1)을 관통할 수 있다. 제 1 분리 구조체(SRS1)는 제 1 몰드 구조체(MS1) 및 제 1 내지 제 4 분리막들(SL1, SL2, SL3, SL4)을 포함할 수 있다. 제 1 몰드 구조체(MS1)는 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 1 몰드 구조체(MS1)의 제 1 부분(P1)은 제 1 블록(BLK1)을 관통하며 제 2 방향(Y)으로 연장할 수 있다. 제 1 몰드 구조체(MS1)의 제 2 부분(P2)은 제 1 블록(BLK1)을 관통하며 제 1 방향(X)으로 연장할 수 있다. 제 1 몰드 구조체(MS1)의 제 1 부분(P1)과 제 2 부분(P2)은 서로 교차할 수 있다. 제 1 블록(BLK1)은 제 1 몰드 구조체(MS1)에 의해 제 1 내지 제 4 적층 구조체 블록들(STB1, STB2, STB3, STB4)로 분리될 수 있다. 제 1 및 제 2 적층 구조체 블록들(STB1, STB2)은 제 1 몰드 구조체(MS1)의 제 1 부분(P1)을 사이에 두고 제 1 방향(X)으로 서로 이격 배치될 수 있고, 제 3 및 제 4 적층 구조체 블록들(STB3, STB4)은 제 1 몰드 구조체(MS1)의 제 1 부분(P1)을 사이에 두고 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 1 및 제 3 적층 구조체 블록들(STB1, STB3)은 제 1 몰드 구조체(MS1)의 제 2 부분(P2)을 사이에 두고 제 2 방향(Y)으로 서로 이격 배치될 수 있고, 제 2 및 제 4 적층 구조체 블록들(STB2, STB4)은 제 1 몰드 구조체(MS1)의 제 2 부분(P2)을 사이에 두고 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 제 1 분리막(SL1)은 제 1 몰드 구조체(MS1)과 제 1 적층 구조체 블록(STB1) 사이에 배치될 수 있고, 제 2 분리막(SL2)은 제 1 몰드 구조체(MS1)과 제 2 적층 구조체 블록(STB2) 사이에 배치될 수 있다. 제 3 분리막(SL3)은 제 1 몰드 구조체(MS1)과 제 3 적층 구조체 블록(STB3) 사이에 배치될 수 있고, 제 4 분리막(SL4)은 제 1 몰드 구조체(MS1)과 제 4 적층 구조체 블록(STB4) 사이에 배치될 수 있다.
제 2 분리 구조체(SRS2)는 기판(100)의 상면 상에서 제 2 블록(BLK2)을 관통할 수 있다. 제 2 분리 구조체(SRS2)는 제 2 몰드 구조체(MS2) 및 제 5 및 제 6 분리막들(SL5, SL6)을 포함할 수 있다. 제 2 몰드 구조체(MS2)는 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 2 몰드 구조체(MS2)의 제 1 부분(P1)은 제 2 블록(BLK2)을 관통하며 제 2 방향(Y)으로 연장할 수 있다. 제 2 몰드 구조체(MS2)의 제 2 부분(P2)은 기판(100)의 상면 상에서 제 2 블록(BLK2)의 일측면을 따라 연장할 수 있다. 제 2 몰드 구조체(MS2)의 제 2 부분(P2)의 일측면은 기판(100)의 제 1 측면(S1)과 정렬될 수 있다. 제 2 블록(BLK2)은 제 2 몰드 구조체(MS2)의 제 1 부분(P1)에 의해 제 5 및 제 6 적층 구조체 블록들(STB5, STB6)로 분리될 수 있다. 제 5 및 제 6 적층 구조체 블록들(STB5, STB6)은 제 2 몰드 구조체(MS2)의 제 1 부분(P1)을 사이에 두고 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 5 분리막(SL5)은 제 제 5 구조체 블록(STB5)과 제 2 몰드 구조체(MS2) 사이에 배치될 수 있고, 제 6 분리막(SL6)은 제 2 몰드 구조체(MS2)와 제 6 적층 구조체 블록(STB6) 사이에 배치될 수 있다.
제 3 분리 구조체(SRS3)은 기판(100)의 상면 상에서 제 3 블록(BLK3)을 관통할 수 있다. 제 3 분리 구조체(SRS3)는 제 3 몰드 구조체(MS3) 및 제 7 및 제 8 분리막들(SL7, SL8)을 포함할 수 있다. 제 3 몰드 구조체(MS3)는 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 3 몰드 구조체(MS3) 의 제 1 부분(P1)은 제 3 블록(BLK3)을 관통하며 제 2 방향(Y)으로 연장할 수 있다. 제 3 몰드 구조체(MS3) 기판(100)의 제 2 부분(P2)은 기판(100)의 상면 상에서 제 3 블록(BLK3)의 일측면을 따라 연장할 수 있다. 제 3 분리 구조체(SRS3)의 제 2 부분(P2)이 일측면은 기판(100)의 제 1 측면(S1)과 평행한 제 2 측면(S2)과 정렬될 수 있다. 제 3 블록(BLK3)은 제 3 몰드 구조체(MS3)의 제 1 부분(P1)에 의해 제 7 및 제 8 적층 구조체 블록들(STB7, STB8)로 분리될 수 있다. 제 7 및 제 8 적층 구조체 블록들(STB7, STB8)은 제 3 몰드 구조체(MS3) 의 제 1 부분(P1)을 사이에 두고 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 7 분리막(SL7)은 제 3 몰드 구조체(MS3)와 제 7 적층 구조체 블록(STB7) 사이에 배치될 수 있고, 제 8 분리막(SL8)은 제 3 몰드 구조체(MS3)와 제 8 적층 구조체 블록(STB8) 사이에 배치될 수 있다.
제 1 층간 절연막(ILD1)과 접촉하는 제 1 내지 제 3 몰드 구조체들(MS1, MS2, MS3) 각각의 단부들은 계단 구조(STS_a, 도 4 참조)를 가질 수 있다. 제 1 내지 제 8 분리막들(SL1~SL8)은 단일막을 포함할 수 있다. 제 1 분리막(SL1) 및 제 5 분리막(SL5)은 제 2 방향(Y)으로 연장하여 제 1 층간 절연막(ILD1)을 관통할 수 있으며, 서로 연결될 수 있다. 제 2 분리막(SL2) 및 제 6 분리막(SL6)은 제 2 방향(Y)으로 연장하여 제 1 층간 절연막(ILD1)을 관통할 수 있으며, 서로 연결될 수 있다. 제 3 분리막(SL3) 및 제 7 분리막(SL7)은 제 2 방향(Y)으로 연장하여 제 1 층간 절연막(ILD1)을 관통할 수 있으며, 서로 연결될 수 있다. 제 4 분리막(SL4) 및 제 8 분리막(SL8)은 제 2 방향(Y)으로 연장하여 제 1 층간 절연막(ILD1)을 관통할 수 있으며, 서로 연결될 수 있다. 제 1 내지 제 3 분리 구조체들(SRS1~SRS3)은 서로 동일한 적층 구조를 가질 수 있다. 제 1 내지 제 3 분리 구조체들(SRS1~SRS3)에 대한 구체적인 설명은 도 3 내지 도 7을 참조하며 제 1 분리 구조체(SRS1)를 대표로 후술하도록 한다.
제 1 분리 구조체(SRS1)와 접촉하는 제 1 내지 제 4 적층 구조체 블록들(STB1~STB4)의 측면들은 기판(100)의 상면의 상면에 대해 수직인 제 3 방향(Z)으로 수직한 평평한 면일 수 있다. 제 2 분리 구조체(SRS2)와 접촉하는 제 5 및 제 6 적층 구조체 블록들(STB5, STB6)의 측면들은 기판(100)의 상면에 대해 수직한 평평한 면일 수 있다. 제 3 분리 구조체(SRS3)와 접촉하는 제 7 및 제 8 적층 구조체 블록들(STB7, STB8)의 측면들은 기판(100)의 상면에 대해 수직한 평평한 면일 수 있다.
제 1 내지 제 8 적층 구조체 블록들(STB1~STB8) 각각은 제 1 방향(X)으로 배열되고, 제 2 방향(Y)으로 연장하는 적층 구조체들(ST, 도 4 참조) 및 서로 인접하는 적층 구조체들(ST) 사이 및 서로 인접하는 적층 구조체(ST)와 분리 구조체들(SRS1~SRS3) 각각 사이에 배치된 콘택 구조체들(400, 도 4 참조)을 포함할 수 있다. 제 1 내지 제 8 적층 구조체 블록들(STB1~STB8)에 대한 구체적인 설명은 도 3 내지 도 7을 참조하며 제 1 내지 제 4 적층 구조체 블록들(STB1~STB4)을 대표로 후술하도록 한다.
도 4 내지 도 6을 같이 참조하면, 3차원 반도체 메모리 소자는 하부 기판(200), 주변회로 구조체(PRS), 기판(100), 및 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)을 포함할 수 있다. 하부 기판(200)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(201)이 하부 기판(200) 내에 배치될 수 있다. 소자 분리막(201)은 하부 기판(200)의 활성 영역들을 정의할 수 있다. 소자 분리막(201)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
주변회로 구조체(PRS)가 하부 기판(200) 상에 배치될 수 있다. 주변회로 구조체(PRS)는 트랜지스터들(TR), 주변회로 층간 절연막(210), 배선 패드들(213), 및 비아들(215)을 포함할 수 있다. 트랜지스터들(TR)은 하부 기판(200)의 활성 영역들 상에 배치될 수 있다. 트랜지스터들(TR)은 주변 게이트 절연막(40), 주변 게이트 전극(50), 및 소오스/드레인 영역들(60)을 포함할 수 있다. 주변회로 층간 절연막(210)이 하부 기판(200) 상에 배치될 수 있다. 주변회로 층간 절연막(210)은 트랜지스터들(TR)을 덮을 수 있다. 배선 패드들(213) 및 비아들(215)이 주변회로 층간 절연막(210) 내에 배치될 수 있다. 서로 다른 레벨들에 위치하는 배선 패드들(213)은 이들 사이에 배치되는 비아들(215)을 통해 서로 연결될 수 있다. 또한, 트랜지스터들(TR)은 비아들(215)을 통해 배선 패드들(213)과 연결될 수 있다.
기판(100)이 주변회로 구조체(PRS) 상에 배치될 수 있다. 기판(100)은 셀 블록 영역들(CBR) 및 주변회로 영역들(PR1, PR2)을 포함할 수 있다. 셀 블록 영역들(CBR)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격 배치될 수 있고, 주변회로 영역들(PR1, PR2)은 셀 블록 영역들(CBR)을 정의될 수 있다. 주변회로 영역들(PR1, PR2)은 제 1 주변회로 영역(PR1) 및 제 2 주변회로 영역(PR2)을 포함할 수 있다. 제 1 주변회로 영역(PR1)은 제 1 분리 구조체(SRS1)가 배치되는 영역에 해당할 수 있다. 제 2 주변회로 영역(PR2)은 제 1 층간 절연막(ILD1)이 배치되는 영역에 해당할 수 있다. 기판(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
제 1 내지 제 4 적층 구조체 블록들(STB1~STB4) 각각이 기판(100)의 셀 블록 영역들(CBR) 각각 상에 배치될 수 있다. 제 1 적층 구조체 블록(STB1)은 기판(100)의 상면 상에서 제 1 방향(X)으로 배열되고 제 2 방향(Y)으로 연장하는 제 1 적층 구조체들(ST1a, ST1)을 포함할 수 있다. 제 2 적층 구조체 블록(STB2)은 기판(100)의 상면 상에서 제 1 방향(X)으로 배열되고 제 2 방향(Y)으로 연장하는 제 2 적층 구조체들(ST2a, ST2)을 포함할 수 있다. 제 3 적층 구조체 블록(STB3)은 기판(100)의 상면 상에서 제 1 방향(X)으로 배열되고 제 2 방향(Y)으로 연장하는 제 3 적층 구조체들(ST3a, ST3)을 포함할 수 있다. 제 4 적층 구조체 블록(STB4)은 기판(100)의 상면 상에서 제 1 방향(X)으로 배열되고 제 2 방향(Y)으로 연장하는 제 4 적층 구조체들(ST4a, ST4)을 포함할 수 있다.
제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4) 각각은 기판(100) 상에 교대로 그리고 반복적으로 적층된 절연 패턴들(330) 및 게이트 전극들(320a, 320b, 320c)을 포함할 수 있다. 절연 패턴들(330)은 제 3 방향(Z) 적층될 수 있다. 절연 패턴들(330)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 게이트 전극들(320a, 320b, 320c) 각각은 제 3 방향(Z)으로 인접하는 절연 패턴들(330) 사이에 배치될 수 있다. 게이트 전극들(320a, 320b, 320c)은 접지 선택 게이트 전극(320a), 셀 게이트 전극들(320b), 및 스트링 선택 게이트 전극(320c)을 포함할 수 있다. 접지 선택 게이트 전극(320a)은 게이트 전극들(320a, 320b, 320c) 중 최하층에 해당할 수 있고, 스트링 선택 게이트 전극(320c)은 게이트 전극들(320a, 320b, 320c) 중 최상층에 해당할 수 있다. 셀 게이트 전극들(320b)은 접지 선택 게이트 전극(320a)과 스트링 선택 게이트 전극(320c) 사이에 배치될 수 있다.
제 1 층간 절연막(ILD1)과 접촉하는 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4) 각각의 일 단부는 계단 구조(STS)를 가질 수 있다. 예를 들어, 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4) 각각의 높이는 제 1 분리 구조체(SRS1)로부터 멀어질수록 감소될 수 있다. 보다 구체적으로, 게이트 전극들(320a, 320b, 320c) 각각의 제 2 방향(Y)으로의 길이는 기판(100)으로부터 멀어질수록 감소될 수 있다. 일 예에 있어서, 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4) 각각의 계단 구조(STS)에서, 게이트 전극들(320a, 320b, 320c) 각각은 단부를 가질 수 있다. 단부는 접지 및 셀 게이트 전극들(320a, 320b) 각각이, 그것의 바로 위에 위치하는 게이트 전극에 의해 노출된 부분에 해당할 수 있다. 일 예에 있어서, 제 1 분리 구조체(SRS1)와 접촉하는 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4) 각각의 타단부는 벽 구조(wall structure)를 가질 수 있다. 도 3에서 도시한 제 5 내지 제 8 적층 구조체 블록들(STB5, STB6, STB7, STB8)에 포함된 적층 구조체들은 제 1 내지 제 2 적층 구조체들(ST1a~ST4a, ST1~ST4)과 동일한 적층 구조를 가질 수 있다.
제 1 층간 절연막(ILD1)이 기판(100)의 제 2 주변회로 영역(PR2) 상에 배치되며, 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 계단 구조들(STS)을 덮을 수 있다. 제 1 층간 절연막(ILD1)의 상면은 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 상면들과 동일한 레벨에 위치할 수 있다. 제 1 층간 절연막(ILD1)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 6과 같이 참조하면, 셀 수직 채널 구조체들(CCS)이 기판(100)의 상면 상에서 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)을 관통할 수 있다. 셀 수직 채널 구조체들(CCS)은 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 계단 구조들(STS)과 이격될 수 있다. 셀 수직 채널 구조체들(CCS)은 수직 채널부들(VC), 반도체 기둥들(SP), 전하 저장 구조체들(340), 갭필막들(350), 및 패드들(360)을 포함할 수 있다. 수직 채널부들(VC)은 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)을 관통할 수 있다. 수직 채널부들(VC)은 제 1 방향(X)으로 지그재그 형태 또는 일렬로 배열될 수 있다. 수직 채널부들(VC)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부들(VC) 각각은 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널부들(VC)은 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
반도체 기둥들(SP)이 수직 채널부들(VC)과 기판(100) 사이에 배치될 수 있다. 반도체 기둥들(SP)은 기판(100)의 상면 상에 배치되며, 접지 선택 게이트 전극(320a)을 관통할 수 있다. 반도체 기둥들(SP)과 수직 채널부들(VC)은 서로 접촉할 수 있다. 반도체 기둥들(SP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다. 전하 저장 구조체들(340)이 수직 채널부들(VC)과 게이트 전극들(320a, 320b, 320c) 사이에 배치될 수 있다. 전하 저장 구조체들(340)은 수직 채널부들(VC)의 외측벽들을 따라 제 3 방향(Z)으로 연장할 수 있다. 예를 들어, 전하 저장 구조체들(340)은 수직 채널부들(VC)의 외측벽들을 감싸는 형상을 가질 수 있다. 전하 저장 구조체들(340)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
도 7에 도시된 것과 같이, 전하 저장 구조체들(340) 각각은 터널 절연막(TL), 블로킹 절연막(BLL), 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널부들(VC) 각각에 인접하게 배치될 수 있고, 수직 채널부(VC)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(320a, 320b, 320c)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있고,
갭필막들(350)이 수직 채널부들(VC)에 의해 둘러싸인 내부 공간들 내에 배치될 수 있다. 갭필막들(350)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 패드들(360)이 수직 채널부들(VC), 전하 저장 구조체들(340), 및 갭필막들(350)의 상부들에 배치될 수 있다. 패드들(360)은 도전물질 또는 수직 채널부들(VC)과 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
게이트 절연막(370)이 반도체 기둥들(SP) 각각과 접지 선택 게이트 전극(320a) 사이에 배치될 수 있다. 게이트 절연막(370)의 측벽들은 서로 반대방향으로 볼록한 곡면들을 가질 수 있다. 게이트 절연막(370)은 예를 들어, 열 산화막을 포함할 수 있다.
더미 채널 구조체들(DVS)이 기판(100)의 상면 상에서 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 계단 구조들(STS)을 관통할 수 있다. 더미 채널 구조체들(DVS)은 게이트 전극들(320a, 320b, 320c)의 단부들을 관통할 수 있다. 더미 채널 구조체들(DVS)은 셀 수직 채널 구조체들(CCS)과 동일한 적층 구조를 가질 수 있다. 더미 채널 구조체들(DVS)의 구체적인 설명은 도 11 및 도 12를 참조하여 후술하도록 한다.
수평 절연막(380)이 전하 저장 구조체들(340)과 게이트 전극들(320a, 320b, 320c) 사이에 배치되며, 게이트 전극들(320a, 320b, 320c)의 상면들 및 하면들 상으로 연장할 수 있다. 수평 절연막(380)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
제 1 분리 구조체(SRS1)가 기판(100)의 상면 상에서 제 1 방향(X)으로 서로 가장 인접하는 제 1 적층 구조체(ST1a)와 제 2 적층 구조체(ST2a) 사이에 배치될 수 있다. 제 1 분리 구조체(SRS1)는 제 2 방향(Y)으로 마주보는 제 1 적층 구조체들(ST1, ST1a)과 제 3 적층 구조체들(ST3, ST3a) 사이로 제 1 방향(X)으로 연장할 수 있다. 제 1 분리 구조체(SRS1)는 제 2 방향(Y)으로 마주보는 제 2 적층 구조체들(ST2, ST2a)과 제 4 적층 구조체들(ST2, ST4a) 사이로 제 1 방향(X)으로 연장할 수 있다. 그리고, 제 1 분리 구조체(SRS1)는 제 1 방향(X)으로 서로 가장 인접하는 제 3 적층 구조체(ST3a)와 제 4 적층 구조체(ST4a) 사이로 제 2 방향(Y)으로 연장할 수 있다. 제 1 방향(X)으로 평행한 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 제 1 측면들(SS1)은 분리 구조체(SRS1)와 접촉할 수 있다. 제 1 분리 구조체(SRS1)의 상면은 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 상면들 및 제 1 층간 절연막(ILD1)의 상면과 동일한 레벨에 위치할 수 있다.
제 1 분리 구조체(SRS1)는 몰드 구조체(MS)와 제 1 내지 제 4 분리막들(SL1, SL2, SL3, SL4)을 포함할 수 있다. 몰드 구조체(MS)는 제 3 방향(Z)으로 적층된 제 1 몰드막들(M1) 및 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이에 개재된 제 2 몰드막들(M2)을 포함할 수 있다. 제 2 몰드막들(M2) 각각은 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이에 배치될 수 있다. 제 1 몰드막들(M1)은 게이트 전극들(320a, 320b, 320b)과 동일한 레벨들에 배치될 수 있고, 제 2 몰드막들(M2)은 절연 패턴들(330)과 동일한 레벨들에 배치될 수 있다. 제 1 몰드막들(M1)은 제 2 몰드막들(M2)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 몰드막들(M1)은 예를 들어, 실리콘 산화막일 수 있고, 제 2 몰드막들(M2)은 예를 들어, 실리콘 질화막일 수 있다.
제 1 분리막(SL1)은 몰드 구조체(MS)와, 제 1 적층 구조체들(ST1, ST1a) 중 제 1 분리 구조체(SRS1)와 가장 인접하는 제 1 적층 구조체(ST1a) 사이에서 몰드 구조체(MS)와 제 1 적층 구조체들(ST1a, ST1)의 제 1 측면들(SS1) 사이로 제 1 방향(X)으로 연장할 수 있다. 제 1 분리막(SL1)은 제 1 적층 구조체들(ST1a, ST1)의 제 1 측면들(SS1)과 접촉할 수 있다. 제 1 적층 구조체들(ST1a, ST1)의 제 1 측면들(SS1)은 기판(100)의 제 3 방향(Z)으로 수직한 평평한 면일 수 있다. 제 2 분리막(SL2)은 몰드 구조체(MS)와, 제 2 적층 구조체들(ST2, ST2a) 중 제 1 분리 구조체(SRS1)와 가장 인접하는 제 2 적층 구조체(ST2a) 사이에서 몰드 구조체(MS)와 제 2 적층 구조체들(ST2a, ST2)의 제 1 측면들(SS1) 사이로 제 1 방향(X)으로 연장할 수 있다. 제 2 분리막(SL2)은 제 2 적층 구조체들(ST2a, ST2)의 제 1 측면들(SS1)과 접촉할 수 있다. 제 2 적층 구조체들(ST1a, ST1)의 제 1 측면들(SS1)은 기판(100)의 제 3 방향(Z)으로 수직한 평평한 면일 수 있다.
제 3 분리막(SL3)은 몰드 구조체(MS)와, 제 3 적층 구조체들(ST3, ST3a) 중 제 1 분리 구조체(SRS1)와 가장 인접하는 제 3 적층 구조체(ST3a) 사이에서 몰드 구조체(MS)와 제 3 적층 구조체들(ST3a, ST3)의 제 1 측면들(SS1) 사이로 제 1 방향(X)으로 연장할 수 있다. 제 3 분리막(SL3)은 제 3 적층 구조체들(ST3a, ST3)의 제 1 측면들(SS1)과 접촉할 수 있다. 제 3 적층 구조체들(ST3a, ST3)의 제 1 측면들(SS1)은 기판(100)의 제 3 방향(Z)으로 수직한 평평한 면일 수 있다. 제 4 분리막(SL4)은 몰드 구조체(MS)와, 제 4 적층 구조체들(ST4, ST4a) 중 제 1 분리 구조체(SRS1)과 가장 인접하는 제 4 적층 구조체(ST4a) 사이에서 몰드 구조체(MS)와 제 4 적층 구조체들(ST4a, ST4)의 제 1 측면들(SS1) 사이로 제 1 방향(X)으로 연장할 수 있다. 제 4 분리막(SL4)은 제 4 적층 구조체들(ST4a, ST4)의 제 1 측면들(SS1)과 접촉할 수 있다. 제 4 적층 구조체들(ST4a, ST4)의 제 1 측면들(SS1)은 기판(100)의 제 3 방향(Z)으로 수직한 평평한 면일 수 있다. 제 1 내지 제 4 분리막들(SL1~SL4)은 단일막을 포함할 수 있다. 제 1 내지 제 4 분리막들(SL1~SL4)은 예를 들어, 실리콘 산화막일 수 있다.
본 발명의 실시예에 있어서, 제 1 방향(X)으로의 몰드 구조체(MS)의 폭(W1) 및 제 2 방향(Y)으로의 몰드 구조체(MS)의 폭(W1')은 제 1 방향(X)으로의 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4) 각각의 폭(W2)과 동일할 수 있다(W1, W1'=W2). 본 발명의 실시예에 있어서, 제 1 방향(X)으로의 몰드 구조체(MS)의 폭(W1) 및 제 2 방향(Y)으로의 몰드 구조체(MS)의 폭(W1')은 제 1 방향(X)으로의 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4) 각각의 폭(W2)과 다를 수 있다(W1, W1'≠W2).
제 2 층간 절연막(ILD2)이 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 상면들, 제 1 층간 절연막(ILD1)의 상면, 및 제 1 분리 구조체(SRS1)의 상면을 덮을 수 있다. 제 2 층간 절연막(ILD2)는 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 1 내지 제 4 콘택 구조체들(400a, 400b, 400c, 400d)이 기판(100)의 상면 상에서 제 3 방향(Z)으로 신장하여 제 2 층간 절연막(ILD2)을 관통할 수 있다. 제 1 콘택 구조체들(400a)은 서로 인접하는 제 1 적층 구조체들(ST1, ST1a) 사이 및 서로 인접하는 제 1 적층 구조체(ST1a)와 제 1 분리 구조체(SRS1) 사이에서 제 2 방향(Y)으로 연장할 수 있다. 제 2 콘택 구조체들(400b)은 서로 인접하는 제 2 적층 구조체들(ST2, ST2a) 사이 및 서로 인접하는 제 2 적층 구조체(ST2a)와 제 1 분리 구조체(SRS1) 사이에서 제 2 방향(Y)으로 연장할 수 있다. 제 3 콘택 구조체들(400c)은 서로 인접하는 제 3 적층 구조체들(ST3, ST3a) 사이 및 서로 인접하는 제 3 적층 구조체(ST3a)와 제 1 분리 구조체(SRS1) 사이에서 제 2 방향(Y)으로 연장할 수 있다. 제 4 콘택 구조체들(400d)은 서로 인접하는 제 4 적층 구조체들(ST4, ST4a) 사이 및 서로 인접하는 제 4 적층 구조체(ST4a)와 제 1 분리 구조체(SRS1) 사이에서 제 2 방향(Y)으로 연장할 수 있다. 제 1 내지 제 4 콘택 구조체들(400a, 400b, 400c, 400d)은 제 1 분리 구조체(SRS1)와 접촉할 수 있다.
본 발명의 실시예에 있어서, 제 1 분리 구조체(SRS1)와 가장 인접하는 제 1 적층 구조체(ST1a), 제 2 적층 구조체(ST2a), 제 3 적층 구조체(ST3a), 및 제 4 적층 구조체(ST4a)의 제 2 측면들(SS2)은 기판(100)의 상면에 대해 수직한 평평한 면일 수 있다. 제 1 내지 제 4 적층 구조체들(ST1a~ST4a)의 제 2 측면들(SS2)은 제 2 방향(Y)으로 평행할 수 있다. 일 예에 있어서, 제 1 분리 구조체(SRS1)와 제 1 내지 제 4 적층 구조체들(ST1a~ST4a) 각각 사이에 배치되는 제 1 내지 제 4 콘택 구조체들(440a, 440b, 440c, 440d)은 제 1 분리 구조체(SRS1)의 제 1 내지 제 4 분리막들(SL1, SL2, SL3, SL4)과 접촉할 수 있고, 제 1 분리 구조체(SRS1)의 몰드 구조체(MS)와 이격될 수 있다.
제 1 내지 제 4 콘택 구조체들(400a, 400b, 400c, 400d) 각각은 스페이서(420) 및 공통 소오스 콘택(410)을 포함할 수 있다. 공통 소오스 콘택(410)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(420)는 공통 소오스 콘택(410)의 측벽을 감쌀 수 있다. 스페이서(420)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
공통 소오스 영역들(CSR)이 제 1 내지 제 4 콘택 구조체들(400a, 400b, 400c, 400d)과 중첩하게 기판(100) 내에 배치될 수 있다. 공통 소오스 영역들(CSR)은 제 1 내지 제 4 콘택 구조체들(400a, 400b, 400c, 400d)의 공통 소오스 콘택들(410)과 전기적으로 연결될 수 있다. 공통 소오스 영역들(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
제 3 층간 절연막(ILD3)이 제 2 층간 절연막(ILD2) 상에 배치될 수 있다. 제 3 층간 절연막(ILD3)는 제 2 층간 절연막(ILD2)의 상면 및 제 1 내지 제 4 콘택 구조체들(400a, 400b, 400c, 400d)의 상면들을 덮을 수 있다. 제 3 층간 절연막(ILD3)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
채널 콘택 플러그들(CCP)이 패드들(360) 상에 배치될 수 있다. 채널 콘택 플러그들(CCP)은 제 3 층간 절연막(ILD3) 및 제 2 층간 절연막(ILD2)을 관통하며, 패드들(360)과 연결될 수 있다. 채널 콘택 플러그들(CCP)은 예를 들어, 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
셀 콘택 플러그들(510)이 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 계단 구조들(STS) 상에 배치될 수 있다. 예를 들어, 셀 콘택 플러그들(510)은 게이트 전극들(320a, 320b, 320c)의 단부들 상에 배치될 수 있다. 셀 콘택 플러그들(510)은 게이트 전극들(320a, 320b, 320c)과 연결될 수 있다. 셀 콘택 플러그들(510)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
제 1 주변 콘택 플러그들(PCP1)이 제 1 분리 구조체(SRS1) 내에 배치될 수 있다. 예를 들어, 제 1 주변 콘택 플러그들(PCP1)은 제 3 층간 절연막(ILD3), 제 2 층간 절연막(ILD2), 몰드 구조체(MS), 및 기판(100)을 관통할 수 있으며, 주변회로 구조체(PRS) 내의 배선 패드들(213)과 연결될 수 있다. 제 1 주변 콘택 플러그들(PCP1)은 주변회로 구조체(PRS)의 트랜지스터들(TR)과 연결될 수 있다. 제 2 주변 콘택 플러그들(PCP2)이 기판(100)의 제 2 주변회로 영역(PR2) 상에 배치될 수 있다. 제 2 주변 콘택 플러그들(PCP2)은 제 3 층간 절연막(ILD3), 제 2 층간 절연막(ILD2), 제 1 층간 절연막(ILD1), 및 기판(100)을 관통할 수 있으며, 배선 패드들(213)과 연결될 수 있다. 제 2 주변 콘택 플러그들(PCP2)은 주변회로 구조체(PRS)의 트랜지스터들(TR)과 연결될 수 있다.
배선들(ICN)이 제 3 층간 절연막(ILD3) 상에 배치될 수 있다. 배선들(ICN)은 셀 콘택 플러그들(510), 제 1 주변 콘택 플러그들(PCP1), 및 제 2 주변 콘택 플러그들(PCP2)과 연결될 수 있다. 비트 라인들(BL1, BL2)이 제 3 층간 절연막(ILD3) 상에 배치될 수 있다. 비트 라인들(BL1, BL2)은 제 1 적층 구조체들(ST1, ST1a)을 가로지르는 제 1 비트 라인들(BL1), 제 2 적층 구조체들(ST2, ST2a)을 가로지르는 제 2 비트 라인들(BL2), 제 3 적층 구조체들(ST3, ST3a)을 가로지르는 제 3 비트 라인들(미도시), 및 제 4 적층 구조체들(ST4, ST4a)을 가로지르는 제 4 비트 라인들(미도시)을 포함할 수 있다. 제 1 내지 제 4 비트 라인들(BL1, BL2)은 제 1 방향(X)으로 연장할 수 있으며, 제 2 방향(Y)으로 이격 배치될 수 있다.
제 1 방향(X)으로 마주보는 제 1 및 제 2 비트 라인들(BL1, BL2)은 서로 정렬될 수 있으며, 서로 이격될 수 있다. 즉, 제 1 및 제 2 비트 라인들(BL1, BL2)은 서로 전기적으로 연결되지 않을 수 있다. 제 1 방향(X)으로 마주보는 제 3 및 제 4 비트 라인들은 서로 정렬될 수 있으며, 서로 이격될 수 있다. 즉, 제 3 및 제 4 비트 라인들은 서로 전기적으로 연결되지 않을 수 있다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 8을 참조하면, 수직 채널부들(VC) 및 전하 저장 구조체들(340)이 기판(100)의 상면과 접촉할 수 있다. 즉, 본 발명의 실시예에서는, 도 3 내지 도 7을 참조하여 설명한 반도체 기둥들(SP) 및 게이트 절연막들(370)이 생략될 수 있다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ선 방향으로 자른 단면도이다.
도 9 및 도 10을 참조하면, 트랜지스터(TR)는 기판(100)의 제 2 주변회로 영역(PR2) 상에 배치될 수 있다. 트랜지스터(TR)는 기판(100)의 제 2 주변회로 영역(PR2)의 상면 상으로 연장하는 접지 선택 게이트 전극(320a)과 최하층 셀 게이트 전극(320b) 사이에 배치된 절연 패턴(330)에 의해 덮일 수 있다. 즉, 본 발명의 실시예에서는, 하부 기판(200)과 주변회로 구조체(PRS)가 생략될 수 있다. 제 1 주변 콘택 플러그들(PCP1)은 제 1 분리 구조체(SRS1) 내에 배치되지 않을 수 있고, 제 2 주변 콘택 플러그(PCP2)는 제 3 내지 제 1 층간 절연막들(ILD3, ILD2, ILD1), 및 접지 선택 게이트 전극(320a)과 최하층 셀 게이트 전극(320b) 사이에 배치된 절연 패턴(330)을 관통할 수 있으며, 기판(100) 내에 배치된 소오스/드레인 영역들(60)과 전기적으로 연결될 수 있다.
도 11은 도 3의 A를 확대한 도면이다. 도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 3 내지 도 7을 참조하여 설명된 3차원 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 11 및 도 12를 참조하면, 관통 절연 패턴들(TIP)이 제 1 방향(X)으로 인접하는 한 쌍의 제 1 적층 구조체들(ST1, ST1a), 한 쌍의 제 2 적층 구조체들(ST2, ST2a), 한 쌍의 제 3 적층 구조체들(ST3, ST3a), 및 한 쌍의 제 4 적층 구조체들(ST4, ST4a)을 관통할 수 있다. 관통 절연 패턴들(TIP)은 기판(100)을 관통할 수 있으며, 주변회로 구조체(PRS)의 상면과 접촉할 수 있다. 관통 절연 패턴들(TIP) 각각은 평면적 관점에서, 스트링 선택 게이트 전극(320c)과 연결되는 셀 콘택 플러그(510)과 수직 채널부들(VC) 사이에 배치될 수 있다. 관통 절연 패턴들(TIP)의 측면들은 기판(100)의 상면에 대해 경사질 수 있다. 관통 절연 패턴들(TIP)은 예를 들어, 고밀도플라즈마(HDP; High Density Plasma) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합에서 선택될 수 있다.
도면에 도시되지 않았으나, 더미 채널 구조체들(DVS)이 관통 절연 패턴들(TIP)을 감싸며 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)을 관통할 수 있다. 더미 채널 구조체들(DVS) 각각은 더미 반도체 기둥(SP'), 더미 수직 채널부(VC'), 더미 전하 저장 구조체(340'), 더미 갭필막(350'), 및 더미 패드들(360')을 포함할 수 있다. 더미 채널 구조체들(DVS)의 패드들(360')의 상면들 상에는 채널 콘택 플러그들(CCP)이 배치되지 않을 수 있다. 더미 게이트 절연막(370')이 더미 반도체 기둥(SP')과 접지 선택 게이트 전극(320a) 사이에 배치될 수 있다.
제 3 주변 콘택 플러그들(PCP3)이 관통 절연 패턴들(TIP) 및 기판(100)을 관통할 수 있으며, 주변회로 구조체(PRS)의 배선 패드들(213)과 연결될 수 있다. 제 3 주변 콘택 플러그들(PCP3)은 제 3 층간 절연막(ILD3)의 상면 상에 배치된 배선들(ICN)과 연결될 수 있다.
도 13은 도 3의 A를 확대한 도면이다. 도 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다. 도 15는 도 14의 C를 확대한 도면이다. 설명의 간결함을 위해, 도 3 내지 도 7을 참조하여 설명된 3차원 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 13 내지 도 15를 참조하면, 제 1 적층 구조체(ST1a)와 제 1 분리 구조체(SRS1) 사이의 제 1 콘택 구조체(440a), 제 2 적층 구조체(ST2a)와 제 1 분리 구조체(SRS1) 사이의 제 2 콘택 구조체(400b), 제 3 적층 구조체(ST3a)와 제 1 분리 구조체(SRS1) 사이의 제 3 콘택 구조체(400c), 및 제 4 적층 구조체(ST4a)와 제 1 분리 구조체(SRS1) 사이의 제 4 콘택 구조체(400d)는 제 1 분리 구조체(SRS1)의 몰드 구조체(MS)와 직접 접촉 할 수 있다. 즉, 본 발명의 실시예에서는, 제 1 분리 구조체(SRS1)의 제 1 내지 제 4 분리막들(SL1~SL4)이 생략될 수 있다. 제 1 분리 구조체(SRS1)는 기판(100) 상에 3 방향(Z)으로 적층된 제 1 몰드막들(M1), 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이에 개재된 제 2 몰드막들(M2), 및 제 3 몰드막들(M3)을 포함할 수 있다. 제 2 몰드막들(M2)의 측면들은 제 1 몰드막들(M1)의 측면들로부터 리세스될 수 있다. 예를 들어, 제 2 몰드막들(M2)의 제 1 방향(X)으로의 폭들(W3)은 제 1 몰드막들(M1)의 제 1 방향(X)으로의 폭들(W4) 보다 작을 수 있다(W3<W4).
제 3 몰드막들(M3)은 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이에서, 제 2 몰드막들(M2) 각각을 사이에 두고 양 옆에 배치될 수 있다. 제 3 몰드막들(M3)의 일 측면들은 제 2 몰드막들(M2)과 접촉할 수 있다. 제 3 몰드막들(M3)의 일 측면들과 대향하는 타 측면들은 제 1 몰드막들(M1)의 측면들과 정렬될 수 있다. 제 3 몰드막들(M3) 각각은 절연 몰드막(IML) 및 금속 몰드막(MML)을 포함할 수 있다. 금속 몰드막(MML)은 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이에 배치될 수 있다. 절연 몰드막(IML)은 금속 몰드막(MML)과 제 2 몰드막(M2) 사이에 배치되며, 금속 몰드막(MML)의 상면과 하면 상으로 연장할 수 있다. 절연 몰드막(IML)은 수평 절연막(380, 도 7 참조)과 동일한 물질을 포함할 수 있다. 금속 몰드막(MML)은 게이트 전극들(320a, 320b, 320c)과 동일한 물질을 포함할 수 있다. 몰드 구조체(MS) 내에 배치된 제 1 주변 콘택 플러그들(PCP1)은 제 1 및 제 2 몰드막들(M1, M2)을 관통할 수 있고, 제 3 몰드막들(M3)과 이격될 수 있다.
몰드 구조체(MS)는 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)과 접촉할 수 있다. 예를 들어, 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)은 몰드 구조체(MS)의 제 1 몰드막들(M1) 및 제 3 몰드막들(M3)과 접촉할 수 있다. 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)은 몰드 구조체(MS)의 제 2 몰드막들(M2)과 이격될 수 있다. 본 발명의 실시예에 있어서, 제 1 방향(X)으로의 몰드 구조체(MS)의 폭(W1) 및 제 2 방향(Y)으로의 몰드 구조체(MS)의 폭(W1')은 제 1 내지 제 4 적층 구조체들(ST1a~ST4a, ST1~ST4)의 제 1 방향(X)으로의 폭들(W2) 보다 클 수 있다(W1, W1'>W2).
도 16은 도 2의 반도체 칩을 확대한 도면이다. 도 17은 도 16의 D를 확대한 도면이다.
도 16 및 도 17을 참조하면, 단위칩들(USC) 각각은 기판(100), 기판(100)의 상면 상에 배치된 제 1 적층 구조체 블록들(STB1), 제 2 적층 구조체 블록들(STB2), 및 기판(100)의 상면 상에 배치되며, 제 1 및 제 2 적층 구조체 블록들(STB1, STB2)의 측면들을 덮는 제 1 층간 절연막(ILD1)을 포함할 수 있다. 제 1 적층 구조체 블록들(STB1)은 제 2 방향(Y)으로 이격 배치될 수 있고, 제 2 적층 구조체 블록들(STB2)은 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 적층 구조체 블록들(STB1)과 제 2 적층 구조체 블록들(STB2)은 제 1 방향(X)으로 서로 마주보며 배치될 수 있다.
분리 구조체(SRS)가 제 1 방향(X)으로 마주보는 제 1 및 제 2 적층 구조체 블록들(STB1, STB2) 사이에서 제 2 방향(Y)으로 연장할 수 있다. 분리 구조체(SRS)는 기판(100)의 상면 상에서 제 1 층간 절연막(ILD1)을 관통할 수 있다. 분리 구조체(SRS)은 몰드 구조체들(MS), 제 1 분리막(SL1), 및 제 2 분리막(SL2)을 포함할 수 있다. 몰드 구조체들(MS) 각각은 제 1 방향(X)으로 마주보는 제 1 및 제 2 적층 구조체 블록들(STB1, STB2) 사이에 배치될 수 있다. 몰드 구조체들(MS)은 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 제 1 분리막(SL1)은 몰드 구조체들(MS) 각각과 제 1 적층 구조체 블록들(STB1) 각각 사이에서 제 2 방향(Y)으로 연장할 수 있다. 제 1 분리막(SL1)은 기판(100)의 상면 상에서 제 1 층간 절연막(ILD1)을 관통할 수 있다. 제 2 분리막(SL2)은 몰드 구조체들(MS) 각각과 제 2 적층 구조체 블록들(STB2) 각각 사이에서 제 2 방향(Y)으로 연장할 수 있다. 제 2 분리막(SL2)은 기판(100)의 상면 상에서 제 1 층간 절연막(ILD1)을 관통할 수 있다. 제 1 층간 절연막(ILD1)과 접촉하는 몰드 구조체들(MS) 각각의 양단들은 계단 구조들(STS_a)을 가질 수 있다. 몰드 구조체들(MS) 각각의 양단들은 제 2 방향(Y)으로 마주볼 수 있다.
제 1 적층 구조체 블록들(STB1) 각각은 제 1 방향(X)으로 이격 배치된 제 1 적층 구조체들(ST1, ST1a)을 포함할 수 있고, 제 2 적층 구조체 블록들(STB2) 각각은 제 1 방향(X)으로 이격 배치된 제 2 적층 구조체들(ST2, ST2a)을 포함할 수 있다. 본 발명의 실시예에 있어서, 분리 구조체(SRS)와 접촉하는 제 1 및 제 2 적층 구조체 블록들(STB1, STB2)의 측면들은 기판(100)의 상면에 대해 수직한 평평한 면일 수 있다.
제 1 적층 구조체 블록들(STB1) 각각은 제 1 방향(X)으로 이격 배치된 제 1 적층 구조체들(ST1a, ST1)을 포함할 수 있다. 제 2 적층 구조체 블록들(STB2) 각각은 제 1 방향(X)으로 이격 배치된 제 2 적층 구조체들(ST2a, ST2)을 포함할 수 있다. 분리 구조체(SRS)와 가장 인접하게 배치되는 제 1 적층 구조체(ST1a) 및 제 2 적층 구조체(ST2a)의 제 2 측면들(SS2)은 기판(100)의 상면에 대해 수직한 평평한 면일 수 있다. 제 1 및 제 2 적층 구조체들(ST1a, ST2a)의 제 2 측면들(SS2)은 제 2 방향(Y)으로 평행하며, 분리 구조체(SRS)와 제 1 적층 구조체(ST1a) 및 제 2 적층 구조체(ST2a) 각각 사이에 배치되는 제 1 및 제 2 콘택 구조체들(440a, 440b)과 접촉할 수 있다.
본 발명의 실시예에 있어서, 제 1 층간 절연막(ILD1)과 접촉하는 제 1 및 제 2 적층 구조체들(ST1, ST1a, ST2, ST2a)들 각각의 양단들은 계단 구조들(STS)을 가질 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST1a, ST2, ST2a)들 각각의 양단들은 제 2 방향(Y)으로 마주볼 수 있다. 본 발명의 실시예에 있어서, 제 1 방향(X)으로의 몰드 구조체(MS)의 폭(W1)은 제 1 방향(X)으로의 제 1 및 제 2 적층 구조체들(ST1, ST1a, ST2, ST2a) 각각의 폭(W2)과 동일할 수 있다(W1=W2). 본 발명의 실시예에 있어서, 제 1 방향(X)으로의 몰드 구조체(MS)의 폭(W1)은 제 1 방향(X)으로의 제 1 및 제 2 적층 구조체들(ST1, ST1a, ST2, ST2a) 각각의 폭(W2)과 다를 수 있다(W1≠W2).
도 18은 도 16의 D를 확대한 도면이다. 설명의 간결함을 위해, 도 16 및 도 17을 참조하여 설명된 3차원 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 18을 참조하면, 제 1 적층 구조체(ST1a)와 분리 구조체(SRS) 사이의 제 1 콘택 구조체(400a)는 분리 구조체(SRS)의 몰드 구조체(MS)와 직접 접촉할 수 있고, 제 2 적층 구조체(ST2a)와 분리 구조체(SRS) 사이의 제 2 콘택 구조체(400b)는 분리 구조체(SRS)의 몰드 구조체(MS)와 직접 접촉할 수 있다. 즉, 본 발명의 실시예에 있어서, 분리 구조체(SRS)의 제 1 분리막(SL1) 및 제 2 분리막(SL2)이 생략될 수 있다.
본 발명의 실시예에 있어서, 제 1 방향(X)으로의 몰드 구조체(MS)의 폭(W1)은 제 1 방향(X)으로의 제 1 및 제 2 적층 구조체들(ST1, ST1a, ST2, ST2a) 각각의 폭(W2) 보다 클 수 있다(W1, W1'>W2).
도 19a 내지 도 22a는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 19b 내지 도 22b는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 19a 및 도 19b를 참조하면, 하부 기판(200) 내에 소자 분리막(201)이 제공될 수 있다. 소자 분리막(201)은 하부 기판(200)의 활성 영역들을 정의할 수 있다. 소자 분리막(201)이 하부 기판(200) 내에 배치될 수 있다. 소자 분리막(201)은 하부 기판(200)의 활성 영역들을 정의할 수 있다. 주변회로 구조체(PRS)가 하부 기판(200) 상에 제공될 수 있다. 주변회로 구조체(PRS)는 트랜지스터들(TR), 배선 패드들(213), 비아들(215), 및 주변회로 층간 절연막(210)을 포함할 수 있다. 트랜지스터들(TR)이 하부 기판(200)의 활성 영역들 상에 형성될 수 있다. 트랜지스터들(TR)은 주변 게이트 절연막(40), 주변 게이트 전극(50) 및 소오스/드레인 영역들(60)을 포함할 수 있다. 주변회로 층간 절연막(210)이 하부 기판(200) 상에 형성될 수 있다. 주변회로 층간 절연막(210)은 트랜지스터들(TR)을 덮도록 형성될 수 있다. 배선 패드들(213) 및 비아들(215)이 주변회로 층간 절연막(210) 내에 형성될 수 있다.
기판(100)이 주변회로 구조체(PRS) 상에 제공될 수 있다. 기판(100)은 셀 블록 영역들(CBR) 및 주변회로 영역(PR1, PR2)을 포함할 수 있다. 몰드 구조체들(MDS)이 기판(100)의 셀 블록 영역들(CBR) 상에 형성될 수 있다. 몰드 구조체들(MDS)은 기판(100)의 상면 상에서 제 2 방향(Y)으로 이격 배치될 수 있다. 몰드 구조체들(MDS)을 형성하는 것은, 기판(100) 절연막들(401) 희생막들(403)을 교대로 그리고 반복적으로 적층하여 형성될 수 있다. 절연막들(401)은 예를 들어, 실리콘 산화막일 수 있다. 희생막들(403)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
몰드 구조체들(MDS) 각각의 둘레가 계단 구조로 패턴될 수 있다. 몰드 구조체(MDS)를 패터닝하는 것은, 몰드 구조체(MDS)의 둘레를 노출시키는 마스크 패턴(미도시)을 몰드 구조체(MDS) 상에 형성하고, 마스크 패턴을 식각 마스크로 사용하여 절연막들(401) 및 희생막들(403)을 식각하는 공정과 마스크 패턴(미도시)의 폭을 감소시켜 식각하고자 하는 절연막들(401) 및 희생막들(403)의 평면적을 넓히는 공정을 반복적으로 진행하는 것을 포함할 수 있다. 몰드 구조체(MDS)의 둘레에서, 절연막들(401)의 단부들의 상면들은 노출될 수 있다. 최하층 절연막(401)의 단부는 최하층 희생막(403)에 의해 덮일 수 있다. 제 2 방향(Y)으로의 희생막들(403)의 길이들은 기판(100)으로부터 멀어질수록 작아질 수 있고, 제 2 방향(Y)으로의 절연막들(401)의 길이들은 기판(100)으로부터 멀어질수록 작아질 수 있다.
제 1 층간 절연막(ILD1)이 몰드 구조체들(MDS)의 측면들과 기판(100)의 상면을 덮을 수 있다. 예를 들어, 제 1 층간 절연막(ILD1)은 몰드 구조체들(MDS)의 계단 구조들을 덮을 수 있다. 제 1 층간 절연막(ILD1)은 몰드 구조체들(MDS)의 상면들을 노출할 수 있다. 제 1 층간 절연막(ILD1)은 예를 들어, TEOS 산화막(Tetraethyl Orthosilicate Oxide Layer) 또는 실리콘 산화막을 포함할 수 있다.
도 20a 및 도 20b를 참조하면, 제 1 분리막(SL1) 및 제 2 분리막(SL2)이 몰드 구조체들(MDS) 각각 내에 형성될 수 있다. 제 1 분리막(SL1) 및 제 2 분리막(SL2)을 형성하는 것은 이방성 식각 공정을 수행하여 몰드 구조체(MDS) 및 제 1 층간 절연막(ILD1)을 식각하여 몰드 구조체(MDS) 및 제 1 층간 절연막(ILD1) 내에 트렌치들(520)을 형성하고, 트렌치들(520) 내에 절연물질을 채우고, 절연물질에 평탄화 공정을 수행하여 형성될 수 있다. 제 1 및 제 2 분리막들(SL1, SL2)을 형성하는 것은 원자 층 증착법(ALD)을 사용할 수 있다. 제 1 및 제 2 분리막들(SL1, SL2)은 예를 들어, 실리콘 산화막일 수 있다.
제 1 및 제 2 분리막들(SL1, SL2)에 의해 몰드 구조체들(MDS) 각각은 제 1 셀 몰드 구조체(CMS1), 제 2 셀 몰드 구조체(CMS2), 및 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2) 사이의 잔존 몰드 구조체(MS)로 분리될 수 있다. 잔존 몰드 구조체(MS)는 제 1 몰드막들(M1) 및 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이에 개재된 제 2 몰드막들(M2)을 포함할 수 있다. 제 1 몰드막들(M1)은 식각 되기 전의 몰드 구조체(MDS)의 절연막들(401)에 해당할 수 있고, 제 2 몰드막들(M2)은 식각 되기 전의 몰드 구조체(MDS)의 희생막들(403)에 해당할 수 있다. 제 1 및 제 2 분리막들(SL1, SL2)과 잔존 몰드 구조체(MS)는 분리 구조체(SRS)로 명명할 수 있다. 일 예에 있어서, 분리 구조체(SRS)를 사이에 두고 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격 배치될 수 있다.
본 발명의 실시예에 따르면, 몰드 구조체(MDS) 내에 제 1 및 제 2 분리막들(SL1, SL2)을 형성하여, 몰드 구조체(MDS)를 복수 개의 셀 몰드 구조체들(CMS1, CM2)을 분리시킬 수 있다. 셀 몰드 구조체들(CMS1, CMS2) 각각의 둘레를 계단 구조로 패터닝하는 것보다 셀 몰드 구조체들(CMS1, CMS2)의 크기를 줄일 수 있다. 따라서, 최종적으로 3차원 반도체 메모리 소자들을 포함하는 반도체 칩의 크기를 줄일 수 있다.
셀 수직 채널 구조체들(CCS) 및 더미 채널 구조체들(DVS, 도 4 참조)이 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2) 각각 내에 형성될 수 있다. 도 7을 같이 참조하면, 셀 수직 채널 구조체들(CCS)을 형성하는 것은 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2) 각각 내에 채널홀들(CH)을 형성하고, 채널홀들(CH) 각각 내에 반도체 기둥(SP), 전하 저장 구조체(340), 수직 채널부(VC), 갭필막(350), 및 패드(360)를 형성하는 것을 포함할 수 있다. 도 12를 같이 참조하면, 더미 채널 구조체들(DVS)을 형성하는 것은 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2) 각각 내에 더미홀들(미도시)을 형성하고, 더미홀들 각각 내에 더미 반도체 기둥(SP'), 더미 전하 저장 구조체(340'), 더미 수직 채널부(VC'), 더미 갭필막(350'), 및 더미 패드(360')를 형성하는 것을 포함할 수 있다.
반도체 기둥(SP)은 채널홀(CH)에 의해 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 전하 저장 구조체(340)는 채널홀(CH)의 측벽들 상에 형성될 수 있으며, 채널홀(CH)에 의해 노출된 기판(100)의 상면의 일부들을 덮을 수 있다.
도 7을 참조하면, 전하 저장 구조체(340)는 채널홀(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널 절연막(TL)을 포함할 수 있다. 수직 채널부(VC)는 전하 저장 구조체(340)의 내벽들 및 전하 저장 구조체(340)에 의해 노출된 기판(100)의 상면을 컨포말하게 덮을 수 있다. 갭필막(350)이 수직 채널부(VC)로 둘러싸인 내부 공간 내에 형성될 수 있다. 갭필막(350)은 채널홀(CH)을 완전히 채울 수 있다. 갭필막(350)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 패드(360)가 수직 채널부(VC), 전하 저장 구조체들(340), 및 갭필막(350)의 상부에 형성될 수 있다. 더미 채널 구조체들(DVS)의 형성 방법은 셀 수직 채널 구조체들(CCS)의 형성 방법과 동일하므로 생략하도록 한다.
도 21a 및 도 21b를 참조하면, 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2) 각각에 이방성 식각 공정을 수행하여 공통 소오스 트렌치들(CTH)이 형성될 수 있다. 공통 소오스 트렌치들(CTH)은 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2) 상에 제 2 층간 절연막(ILD2)을 형성하고, 제 2 층간 절연막(ILD)을 식각 마스크로 사용하여, 기판(100)의 상면이 노출될 때까지 제 1 및 제 2 셀 몰드 구조체들(CMS1, CMS2)을 패터닝하여 형성될 수 있다. 공통 소오스 트렌치들(CTH)은 제 2 방향(Y)으로 연장하며 형성될 수 있다. 공통 소오스 트렌치들(CTH)은 제 1 및 제 2 분리막들(SL1, SL2)의 일측면들을 노출할 수 있다. 공통 소오스 트렌치들(CTH)이 형성됨에 따라, 기판(100) 상에서 제 1 방향(X)으로 이격되어 배치되는 적층 구조체들(ST1, ST2)이 형성될 수 있다. 적층 구조체들(ST1, ST2) 각각은 패터닝된 절연 패턴들(330) 및 희생 패턴들(미도시)을 포함할 수 있다.
공통 소오스 트렌치들(CTH)에 의해 노출된 희생 패턴들을 제거하여 리세스 영역들(RR)이 형성될 수 있다. 희생 패턴들은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 제거될 수 있다. 리세스 영역들(RR)은 제 3 방향(Z)으로 인접하는 절연 패턴들(330) 사이에 형성될 수 있다. 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 게이트 절연막(370) 및 더미 게이트 절연막(370', 도 12 참조)이 리세스 영역들(RR) 각각에 노출된 반도체 기둥(SP) 및 더미 반도체 기둥(SP', 도 12 참조)의 측벽 상에 형성될 수 있다. 게이트 절연막(370) 및 더미 게이트 절연막(370)은 예를 들어, 열 산화막 또는 실리콘 산화막을 포함할 수 있다.
수평 절연막(380, 도 7 참조)이 리세스 영역들(RR) 내에 형성될 수 있다. 예를 들어, 수평 절연막(380)은 절연 패턴들(330)의 표면들, 리세스 영역들(RR)에 의해 노출된 전하 저장 구조체들(340)의 외측벽들, 제 1 층간 절연막(ILD1)의 일부들, 제 2 층간 절연막(ILD2)의 측벽, 및 제 1 및 제 2 분리막들(SL1, SL2)의 일측면들을 컨포말하게 덮을 수 있다. 수평 절연막(380)은 스텝 커버리지가 좋은 증착 방법(예를 들어, CVD, ALD)을 사용하여 형성될 수 있다.
도 22a 및 도 22b를 참조하면, 게이트 전극들(320a, 320b, 330c)이 리세스 영역들(RR) 내에 형성될 수 있다. 게이트 전극들(320a, 320b, 330c)은 공통 소오스 트렌치들(CTH) 및 리세스 영역들(RR)을 채우는 금속막을 형성하고, 공통 소오스 트렌치들(CTH) 내에 형성된 금속막을 제거하여 형성될 수 있다. 공통 소오스 트렌치들(CTH)에 의해 노출된 기판(100) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 이온 주입 공정을 통해 형성될 수 있다.
콘택 구조체들(440a, 440b)이 공통 소오스 트렌치들(CTH) 내에 형성될 수 있다. 콘택 구조체들(440a, 440b) 각각은 스페이서(420) 및 공통 소오스 콘택(410)을 포함할 수 있다. 스페이서(420)는 공통 소오스 트렌치(CTH)의 측벽들을 덮을 수 있다. 공통 소오스 콘택(410)은 스페이서(420)가 형성된 공통 소오스 트렌치들(CTH) 각각의 나머지 공간을 채워 형성될 수 있다.
다시 도 5 및 도 6을 참조하면, 제 3 층간 절연막(ILD3)이 제 2 층간 절연막(ILD2) 상에 형성될 수 있다. 제 3 층간 절연막(ILD3)은 콘택 구조체들(440a, 440b) 및 제 2 층간 절연막(ILD2)의 상면들을 덮을 수 있다. 제 3 층간 절연막(ILD3)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
채널 콘택 플러그들(CCP)이 패드들(360) 상에 형성될 수 있고, 게이트 전극들(320a, 320b, 320c)의 단부들 상에 셀 콘택 플러그들(510)이 형성될 수 있다. 그리고, 트랜지스터들(TR)과 연결되는 제 1 주변 콘택 플러그들(PCP1)이 몰드 구조체(MS) 내에 형성될 수 있고, 트랜지스터들(TR)과 연결되는 제 2 주변 콘택 플러그들(PCP2)이 기판(100)의 제 1 층간 절연막(ILD1) 내에 형성될 수 있다. 채널 콘택 플러그들(CCP), 셀 콘택 플러그들(510), 및 제 1 및 제 2 주변 콘택 플러그들(PCP1, PCP2)은 예를 들어, 금속막 및 금속 실리사이드막을 포함할 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2) 및 배선들(ICN)이 제 3 층간 절연막(ILD3) 상에 형성될 수 있다. 제 1 비트 라인들(BL1)은 제 1 적층 구조체(ST1) 상에 형성될 수 있고, 제 2 비트 라인들(BL2)은 제 2 적층 구조체(ST2) 상에 형성될 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 채널 콘택 플러그들(CCP)과 전기적으로 연결될 수 있고, 배선들(ICN) 셀 콘택 플러그들(CCP), 및 제 1 및 제 2 주변 콘택 플러그들(PCP1, PCP2)과 전기적으로 연결될 수 있다.
도 23 및 도 24는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 3차원 반도체 메모리 소자의 제조 방법에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 23을 참조하면, 본 발명의 실시예에서는 제 1 분리막(SL1) 및 제 2 분리막(SL2)이 형성되는 공정이 생략될 수 있다. 제 1 및 제 2 몰드막들(M1, M2)은 몰드 구조체(MS) 내에 공통 소오스 트렌치들(CTH)이 형성되어, 몰드 구조체(MS)가 적층 구조체들(ST1, ST2)로 분리될 때 형성될 수 있다. 이 경우, 제 1 방향(X)으로의 제 1 및 제 2 몰드막들(M1, M2)의 폭들(W5) 및 제 1 방향(X)으로의 제 1 및 제 2 적층 구조체들(ST1, ST2)의 폭들(W6) 보다 크게 형성될 수 있다(W5>W6).
희생 패턴들(미도시)를 제거하여 리세스 영역들(RR)을 형성하는 공정 시, 분리 구조체(SRS)의 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이에 분리 리세스 영역들(SRR)이 형성될 수 있다. 분리 리세스 영역들(SRR)은 공통 소오스 트렌치들(CTH)로부터 제 3 방향(Z)으로 인접하는 제 1 몰드막들(M1) 사이로 제 1 방향(X)으로 연장할 수 있다. 분리 구조체(SRS)의 제 2 몰드막들(M2)의 폭들은 적층 구조체들(ST1, ST2)의 희생막들의 폭들 보다 크기 때문에, 희생 패턴들이 완전히 제거될 때, 분리 구조체(SRS)의 제 2 몰드막들(M2)은 완전히 식각되지 않을 수 있다. 즉, 제 2 몰드막들(M2)는 제 1 몰드막들(M1) 사이에 잔존할 수 있다.
도 15 및 도 24를 참조하면, 분리 리세스 영역들(SRR) 내에 제 3 몰드막들(M3)이 형성될 수 있다. 제 3 몰드막들(M3) 각각은 절연 몰드막(IML) 및 금속 몰드막(MML)을 포함할 수 있다. 절연 몰드막(IML)은 수평 절연막(380)이 형성될 때 같이 형성될 수 있고, 금속 몰드막(MML)은 게이트 전극들(220a, 220b, 220c)이 형성될 때 같이 형성될 수 있다.
Claims (20)
- 기판 상에서 제 1 방향으로 배열된 제 1 적층 구조체들을 포함하는 제 1 적층 구조체 블록;
상기 기판 상에서 상기 제 1 방향으로 배열된 제 2 적층 구조체들을 포함하는 제 2 적층 구조체 블록; 및
상기 제 1 적층 구조체 블록 및 상기 제 2 적층 구조체 블록 사이의 상기 기판 상에 배치되고, 제 1 몰드막들과 제 2 몰드막들을 포함하는 분리 구조체를 포함하는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 몰드막들은 상기 기판의 상면에 대해 수직 방향으로 적층되고,
상기 제 2 몰드막들 각각은 상기 수직 방향으로 인접한 제 1 몰드막들 사이에 개재되는 3차원 반도체 메모리 소자.
- 제 2 항에 있어서,
상기 분리 구조체는:
상기 제 1 적층 구조체 블록과 상기 제 2 적층 구조체 블록 사이에 배치되고, 상기 제 1 및 제 2 몰드막들을 포함하는 몰드 구조체;
상기 기판 상에서 상기 제 1 적층 구조체 블록과 상기 몰드 구조체 사이의 제 1 분리막; 및
상기 기판 상에서 상기 제 2 적층 구조체 블록과 상기 몰드 구조체 사이의 제 2 분리막을 포함하는 3차원 반도체 메모리 소자. - 제 3 항에 있어서,
상기 기판 상에 배치되며, 상기 제 1 및 제 2 적층 구조체 블록들의 측면들 및 상기 분리 구조체의 측면을 덮는 층간 절연막을 더 포함하되,
상기 층간 절연막과 접촉하는 상기 몰드 구조체의 단부는 계단 구조를 갖고,
상기 제 1 분리막 및 상기 제 2 분리막은 상기 층간 절연막 내로 연장하는 3차원 반도체 메모리 소자. - 제 2 항에 있어서,
상기 분리 구조체는 상기 수직 방향으로 인접하는 상기 제 1 몰드막들 사이에서, 상기 제 2 몰드막들 각각을 사이에 두고 양 옆에 배치되는 금속 몰드막들을 더 포함하는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 몰드막들은 산화막이고, 상기 제 2 몰드막들은 질화막인 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 적층 구조체 블록 및 제 2 적층 구조체 블록 각각은 상기 분리 구조체와 인접하는 측면을 갖되, 상기 측면은 상기 기판의 상면에 대해 수직하며 평평한 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 기판 상에서 상기 제 1 방향으로 배열된 제 3 적층 구조체들을 포함하고, 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 적층 구조체 블록과 마주보며 배치되는 제 3 적층 구조체 블록; 및
상기 기판 상에서 상기 제 1 방향으로 배열된 제 4 적층 구조체들을 포함하고, 상기 제 2 방향으로 상기 제 2 적층 구조체 블록과 마주보며 배치되는 제 4 적층 구조체 블록을 포함하되,
상기 분리 구조체는 상기 제 1 적층 구조체 블록과 상기 제 3 적층 구조체 블록 사이, 상기 제 2 적층 구조체 블록과 상기 제 4 적층 구조체 블록 사이, 및 상기 제 3 적층 구조체 블록과 상기 제 4 적층 구조체 블록 사이로 연장하는 3차원 반도체 메모리 소자. - 기판 상에서 제 1 방향으로 이격 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 제 1 적층 구조체 및 제 2 적층 구조체;
상기 제 1 적층 구조체를 가로지르며, 상기 제 1 방향으로 연장하는 제 1 비트라인;
상기 제 2 적층 구조체를 가로지르며, 상기 제 1 방향으로 연장하되, 상기 제 1 비트라인과 상기 제 1 방향으로 정렬하는 제 2 비트라인; 및
상기 제 1 적층 구조체와 상기 제 2 적층 구조체 사이의 분리 구조체를 포함하되,
상기 분리 구조체와 인접하는 상기 제 1 적층 구조체의 제 1 측면과 상기 분리 구조체와 인접하는 상기 제 2 적층 구조체의 제 1 측면은 상기 기판의 상면에 대해 수직한 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 제 1 비트라인과 상기 제 2 비트라인은 서로 이격된 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 분리 구조체는:
상기 제 1 적층 구조체와 상기 제 2 적층 구조체 사이의 몰드 구조체;
상기 제 1 적층 구조체와 상기 몰드 구조체 사이의 제 1 분리막; 및
상기 제 2 적층 구조체와 상기 몰두 구조체 사이의 제 2 분리막을 더 포함하는 3차원 반도체 메모리 소자. - 제 11 항에 있어서,
상기 몰드 구조체는 상기 기판의 상면에 대해 수직 방향으로 적층된 제 1 몰드막들 및 상기 수직 방향으로 인접하는 상기 제 1 몰드막들 사이의 제 2 몰드막들을 포함하고,
상기 제 1 몰드막들과 상기 제 2 몰드막들은 서로 다른 절연 물질을 포함하고,
상기 제 1 분리막 및 상기 제 2 분리막은 단일막인 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 분리 구조체는:
상기 기판의 상면에 대해 수직 방향으로 적층된 제 1 몰드막들;
상기 수직 방향으로 인접하는 상기 제 1 몰드막들 사이의 제 2 몰드막들; 및
상기 수직 방향으로 인접하는 상기 제 1 몰드막들 사이에서, 상기 제 2 몰드막들 각각을 사이에 두고 양 옆에 배치된 금속 몰드막들을 더 포함하는 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 제 1 적층 구조체와 상기 분리 구조체 사이의 제 1 콘택 구조체; 및
상기 제 2 적층 구조체와 상기 분리 구조체 사이의 제 2 콘택 구조체를 더 포함하는 3차원 반도체 메모리 소자. - 제 14 항에 있어서,
상기 분리 구조체는 상기 기판의 상면에 대해 수직으로 적층된 제 1 몰드막들과 제 2 몰드막들을 포함하되,
상기 제 1 콘택 구조체 및 상기 제 2 콘택 구조체는 상기 제 1 및 제 2 몰드막들과 접촉하는 3차원 반도체 메모리 소자. - 제 14 항에 있어서,
상기 분리 구조체는 상기 기판의 상면에 대해 수직으로 적층된 제 1 몰드막들과 제 2 몰드막들을 포함하되,
상기 제 1 및 제 2 콘택 구조체들은 상기 제 1 몰드막들과 접촉하고,
상기 제 1 및 제 2 콘택 구조체들은 상기 제 2 몰드막들과 이격된 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 기판 아래에 배치되는 하부 기판;
상기 기판과 상기 하부 기판 사이에 배치되며, 주변회로 트랜지스터를 포함하는 주변회로 구조체;
상기 제 1 적층 구조체와 상기 기판을 관통하는 제 1 관통 절연 패턴; 및
상기 제 2 적층 구조체와 상기 기판을 관통하는 제 2 관통 절연 패턴을 더 포함하는 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 분리 구조체의 상기 제 1 방향으로의 제 1 폭은 상기 제 1 및 제 2 적층 구조체들 각각의 제 1 방향으로의 제 2 폭보다 큰 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 제 2 방향으로 마주보는 상기 제 1 및 제 2 적층 구조체들 각각의 양 단부들은 계단 구조들을 갖고,
상기 제 2 방향으로 마주보는 상기 분리 구조체 각각의 양 단부들은 계단 구조들을 갖는 3차원 반도체 메모리 소자. - 기판 상에 배치된 적층 구조체들;
상기 적층 구조체들 사이의 상기 기판 상에 배치된 분리 구조체; 및
상기 분리 구조체와 상기 적층 구조체들 각각 사이의 콘택 구조체를 포함하는 3차원 반도체 메모리 소자.
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