KR20050086070A - 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을갖는 반도체 장치들 및 그 제조 방법들 - Google Patents
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Abstract
반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을 갖는 반도체 장치들 및 그 제조 방법들을 제공한다. 상기 장치들 및 그 제조방법들은 트랜지스터의 소오스 및 드레인 영역들과 전기적으로 접속하는 플러그 패턴들의 접촉 저항을 감소시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판에 채널부 홀이 배치된다. 상기 채널부 홀을 채우고 상기 반도체 기판의 주 표면 상에 배치된 워드라인 패턴이 형성된다. 상기 워드라인 패턴의 양 측부들에 플러그 콘택홀들을 각각 형성한다. 이때에, 상기 플러그 콘택홀들은 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 한정되고 동시에 반도체 기판의 주 표면 아래를 향해서 채널부 홀과 평행되도록 연장한다. 상기 플러그 콘택홀들은 플러그 패턴들로 각각 채워진다. 이를 통해서, 상기 플러그 콘택홀을 갖는 반도체 장치는 낮은 접촉 저항을 갖는 플러그 패턴들이 구비되어져서 소비자의 욕구에 부응하는 전기적 특성을 나타낼 수 있다.
Description
본 발명은 반도체 장치들 및 그 제조 방법들에 관한 것으로서, 상세하게는 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을 갖는 반도체 장치들 및 그 제조 방법들에 관한 것이다.
일반적으로, 상기 반도체 장치는 사용자가 입력한 데이타를 그 장치 내의 원하는 장소에 위치시키기 위해서 개별 소자들을 구비한다. 상기 개별 소자들은 전하들을 저장하는 커패시터 및 전하들의 이동을 조절하는 트랜지스터 등이 있다.
상기 트랜지스터는 반도체 기판 상에 배치된 워드라인 패턴 및 그 패턴에 중첩하도록 반도체 기판에 형성된 소오스/ 드레인 영역들과 함께 워드라인 패턴 아래의 반도체 기판에 위치된 채널 영역을 포함한다. 상기 워드라인 패턴에 전압이 인가되면, 상기 채널 영역은 그 영역의 도전형이 반전되어서 소오스 및 드레인 영역들을 연결해주고 동시에 전하들의 이동을 가능하게 해주는 루트(Route) 역할을 한다.
상기 채널 영역은 반도체 장치의 디자인 룰이 축소됨에 따라서 워드라인 패턴과 함께 반도체 기판에 작은 면적을 갖게된다. 이를 해소하기 위해서, 상기 반도체 장치는 반도체 기판에 트랜치 형태를 갖는 채널부 홀 및 그 홀을 채운 워드라인 패턴을 구비한다. 상기 워드라인 패턴은 채널부 홀을 한정하는 반도체 기판을 따라서 전하들의 전송 루트인 채널 영역을 제공한다. 이를 통해서, 상기 채널부 홀을 갖는 트랜지스터는 디자인 룰의 축소에 대응해서 전기적 특성이 저하되지 않는 채널 영역을 갖는다.
그러나, 상기 워드라인 패턴의 양 측부들에 반도체 기판의 주 표면과 접촉하는 전기 노드들(플러그 패턴들)이 배치되는데, 상기 플러그 패턴들은 반도체 장치의 디자인 룰 축소와 함께 접촉 저항이 높아진다. 왜냐하면, 상기 반도체 장치의 디자인 룰 축소는 플러그 패턴들 각각 및 반도체 기판 사이의 접촉 면적을 작게하기 때문이다. 상기 플러그 패턴들은 각각이 커패시터 및 비트라인의 노드들이다. 상기 플러그 패턴들은 증가된 접촉 저항으로 인해서 트랜지스터로부터 유입된 전하들의 흐름을 방해하여 반도체 장치의 전기적 특성을 저하시킨다. 따라서, 상기 반도체 장치는 디자인 룰의 축소를 극복할 수 있는 플러그 패턴들이 필요되어진다.
한편, " 집적회로를 제조하는 방법(Method Of Fabricating An Integrated Circuit)" 이 미국특허공보 제 6,570,233 호(U.S PATENT No. 6,570,233)에 아키라 마쮸무라(Akira Matsumura)에 의해 개시된 바 있다.
상기 미국특허공보 제 6,570,233 호에 따르면, 이 방법은 반도체 기판을 제공하는 것을 포함한다. 상기 트랜지스터는 소오스 및 드레인 영역들과 함께 전류를 컨트롤하는 게이트를 갖는다. 상기 트랜지스터를 덮는 층간절연막을 덮고, 상기 층간절연막에 콘택홀을 형성한다. 상기 콘택홀을 덮고 동시에 제 1 농도(A First Concentration)의 도펀트를 갖는 도전 물질(A Conductive Material)로 이루어진 제 1 막(A First Layer)을 소오스 및 드레인 영역들 중의 하나에 형성한다.
또한, 상기 방법은 상기 제 1 막을 덮고 동시에 제 2 농도(A Second Concentration)의 도펀트를 갖는 도전 물질로 이루어진 제 2 막을 형성하는 것을 포함한다. 상기 제 2 막은 제 1 막과 함께 콘택 플러그(Contact Plug)를 형성하는데, 상기 제 1 농도는 제 2 농도보다 높게 형성한다. 이때에, 상기 제 1 막은 소오스 및 드레인 영역들 중의 적어도 하나에 제 1 에너지 레벨로 이온들을 주입한 후에 형성하고, 상기 콘택 플러그는 제 1 막을 통해서 제 1 에너지 레벨보다 큰 제 2 에너지 레벨로 이온들을 주입한 후에 제 2 막을 형성하여 이루어진다. 이를 통해서, 상기 방법은 콘택 플러그 및 반도체 기판 사이의 접촉 저항을 감소시킬 수 있다.
그러나, 상기 방법은 소오스 및 드레인 영역들 중의 하나에 두 번의 이온 주입 공정들과 함께 제 1 및 제 2 막들로 된 콘택 플러그의 형성으로 인해서 트랜지스터의 쇼트 채널 효과(Short Channel Effect)를 나타낼 수 있다. 이는 두 번의 이온 주입 공정들에 의한 이온들 및 제 1 및 제 2 막들의 도펀트들이 트랜지스터의 채널로 향해서 깊게 확산될 수 있기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 및 플러그 패턴들 각각의 접촉 저항을 감소시키는데 적합한 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을 갖는 반도체 장치들 및 디램 셀들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 기판 및 플러그 패턴들 각각의 접촉 저항을 감소시킬 수 있는 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을 갖는 반도체 장치들 및 디램 셀들의 제조방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을 갖는 반도체 장치 및 디램 셀을 제공한다.
이 장치의 제 1 실시예는 반도체 기판에 배치된 채널부 홀을 포함한다. 상기 채널부 홀은 워드라인 패턴으로 채워지는데, 상기 워드라인 패턴은 반도체 기판의 주 표면 상에도 배치된다. 상기 워드라인 패턴의 양 측부들에 플러그 콘택홀들이 각각 위치된다. 이때에, 상기 플러그 콘택홀들은 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 한정된다. 그리고, 상기 플러그 콘택홀들은 각각이 플러그 패턴들로 채워진다. 상기 플러그 콘택홀들은 반도체 기판의 주 표면 아래를 향해서 채널부 홀과 평행되게 연장된다.
상기 장치의 제 2 실시예는 반도체 기판에 배치된 채널부 홀을 포함한다. 상기 채널부 홀은 워드라인 패턴으로 채워지는데, 상기 워드라인 패턴은 반도체 기판의 주 표면 상에도 배치된다. 상기 워드라인 패턴의 양 측부들에 플러그 콘택홀들이 각각 위치된다. 이때에, 상기 플러그 콘택홀들은 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 한정된다. 그리고, 상기 플러그 콘택홀들은 각각이 플러그 패턴들로 채워진다. 상기 플러그 콘택홀들 중의 하나는 반도체 기판의 주 표면 상에 배치되고, 그 나머지는 반도체 기판의 주 표면 아래를 향해서 채널부 홀과 평행되게 연장된다.
상기 디램 셀의 제 1 실시예는 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 적어도 두 개의 채널부 홀들이 위치된다. 상기 채널부 홀들을 채우고 활성 영역 상에 서로 이격되도록 제 1 워드라인 패턴들이 평행하게 배치된다. 상기 제 1 워드라인 패턴들과 함께 트랜치 절연막 상에 제 2 워드라인 패턴들이 위치된다. 상기 제 2 워드라인 패턴들은 각각이 활성 영역에 인접되고 동시에 제 1 워드라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된다. 상기 제 1 및 제 2 워드라인 패턴들 사이에 플러그 콘택홀들이 배치된다. 이때에, 상기 플러그 콘택홀들은 제 1 및 제 2 워드라인 패턴들의 상면으로부터 연장되어서 층간절연막으로 한정되고, 상기 플러그 콘택홀들은 각각이 반도체 기판의 주 표면 아래를 향해서 채널부 홀들과 평행되게 연장된다. 상기 플러그 콘택홀들에 플러그 패턴들을 각각 채운다.
상기 디램 셀의 제 2 실시예는 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 적어도 두 개의 채널부 홀들이 위치된다. 상기 채널부 홀들을 채우고 활성 영역 상에 서로 이격되도록 제 1 워드라인 패턴들이 평행하게 배치된다. 상기 제 1 워드라인 패턴들과 함께 트랜치 절연막 상에 제 2 워드라인 패턴들이 위치된다. 상기 제 2 워드라인 패턴들은 각각이 활성 영역에 인접되고 동시에 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된다. 상기 제 1 및 제 2 워드라인 패턴들 사이에 플러그 콘택홀들이 배치된다. 그리고, 상기 플러그 콘택홀들은 제 1 및 제 2 워드라인 패턴들의 상면으로부터 연장되어서 층간절연막으로 한정된다. 또한, 상기 플러그 콘택홀들 중의 적어도 하나는 반도체 기판의 주 표면 상에 배치되고 동시에 나머지는 반도체 기판의 주 표면 아래를 향해서 채널부 홀들과 평행되게 연장된다. 상기 플러그 콘택홀들에 플러그 패턴들을 각각 채운다.
본 발명은 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을 갖는 반도체 장치 및 디램 셀의 제조방법들을 제공한다.
상기 장치의 제조방법의 제 1 실시예는 반도체 기판에 채널부 홀을 형성하는 것을 포함한다. 상기 채널부 홀을 채우고 동시에 반도체 기판 상에 배치한 워드라인 패턴을 형성한다. 상기 워드라인 패턴을 층간절연막으로 덮는다. 상기 층간절연막을 관통해서 워드라인 패턴의 양 측부들에 위치하는 플러그 콘택홀들을 각각 형성한다. 이때에, 상기 플러그 콘택홀들은 반도체 기판의 주 표면 아래로 향해서 채널부 홀과 평행하게 연장되도록 형성한다. 상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성한다.
상기 장치의 제조방법의 제 2 실시예는 반도체 기판에 채널부 홀을 형성하는 것을 포함한다. 상기 채널부 홀을 채우고 동시에 반도체 기판 상에 배치한 워드라인 패턴을 형성한다. 상기 워드라인 패턴을 층간절연막으로 덮는다. 상기 층간절연막을 관통해서 워드라인 패턴의 양 측부들에 위치하는 플러그 콘택홀들을 각각 형성한다. 이때에, 상기 플러그 콘택홀들 중의 하나는 반도체 기판의 주 표면 상에 배치하고, 그 나머지는 반도체 기판의 주 표면 아래로 향해서 채널부 홀과 평행하게 연장되도록 형성한다. 상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성한다.
상기 디램 셀의 제조방법의 제 1 실시예는 트랜치 절연막으로 고립시킨 활성 영역을 형성하는 것을 포함한다. 상기 활성 영역 아래의 반도체 기판에 적어도 두 개의 채널부 홀들을 형성한다. 상기 활성 영역 및 트랜치 절연막 상에 제 1 및 제 2 워드라인 패턴들을 각각 형성한다. 또한, 상기 제 2 워드라인 패턴들은 제 1 워드라인 패턴들 중의 적어도 하나의 반대편에 배치하고 동시에 상기 제 1 워드라인 패턴들은 각각이 채널부 홀들을 채우도록 형성한다. 상기 제 1 및 제 2 워드라인 패턴들을 덮는 층간절연막을 형성한다. 상기 층간절연막을 관통해서 제 1 및 제 2 워드라인 패턴들 사이에 위치하도록 플러그 콘택홀들을 형성한다. 이때에, 상기 플러그 콘택홀들은 반도체 기판의 주 표면 아래로 향해서 채널부 홀들과 평행하게 연장되도록 형성한다. 상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성한다.
상기 디램 셀의 제조방법의 제 2 실시예는 트랜치 절연막으로 고립시킨 활성 영역을 형성하는 것을 포함한다. 상기 활성 영역 아래의 반도체 기판에 적어도 두 개의 채널부 홀들을 형성한다. 상기 활성 영역 및 트랜치 절연막 상에 제 1 및 제 2 워드라인 패턴들을 각각 형성한다. 또한, 상기 제 2 워드라인 패턴들은 제 1 워드라인 패턴들 중의 적어도 하나의 반대편에 배치하고 동시에 상기 제 1 워드라인 패턴들은 각각이 채널부 홀들을 채우도록 형성한다. 상기 제 1 및 제 2 워드라인 패턴들을 덮는 층간절연막을 형성한다. 상기 층간절연막을 관통해서 제 1 및 제 2 워드라인 패턴들 사이에 위치하도록 플러그 콘택홀들을 형성한다. 이때에, 상기 플러그 콘택홀들 중의 적어도 하나는 반도체 기판의 주 표면 상에 배치하고, 그 나머지는 반도체 기판의 주 표면 아래로 향해서 채널부 홀들과 평행하게 연장되도록 형성한다. 상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성한다.
본 발명의 실시예들은 첨부한 도면들을 참조해서 보다 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 디램 셀을 보여주는 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 디램 셀을 보여주는 단면도이다
도 1 및 도 2 를 참조하면, 디램 셀 어레이 영역(DRAM Cell Array Region; 200)을 갖는 반도체 기판(100)에 트랜치 절연막(110)이 배치되고, 상기 트랜치 절연막(110)은 활성 영역(115)을 한정한다. 상기 반도체 기판(100)은 P 타입의 도전형을 갖는 것이 바람직하며, 상기 반도체 기판(100)은 N 타입의 도전형을 갖을 수도 있다.
상기 활성 영역(115)의 반도체 기판(100)에 채널부 홀(140)들이 배치되는데, 상기 채널부 홀(140)들은 트랜치 형태(Trench-Form)를 갖는다. 상기 채널부 홀(140)들의 하부에 접촉하는 채널 영역(125)이 배치된다. 상기 채널 영역(125) 및 반도체 기판(100)은 동일한 타입의 도전형을 갖는다. 상기 디램 셀 어레이 영역(200)이외의 주변 회로 영역(Peripheral Circuit Region)에서, 상기 채널 영역(125) 및 반도체 기판(100)은 동일한 타입의 도전형을 갖거나 또는 서로 다른 타입의 도전형들을 각각 갖을 수도 있다.
상기 활성 영역(115) 및 트랜치 절연막(110) 상에 제 1 및 제 2 워드라인 패턴들(164, 168)이 각각 배치된다. 상기 제 1 및 제 2 워드라인 패턴들(164, 168)은 각각이 차례로 적층된 워드라인(155) 및 워드라인 캐핑막 패턴(159)을 포함한다. 상기 제 2 워드라인 패턴(168)들은 제 1 워드라인 패턴(164)들 중의 적어도 하나의 반대편에 평행하게 형성되도록 트랜치 절연막(110) 상에 배치된다. 이때에, 상기 제 1 워드라인 패턴(164)들의 워드라인(155)들은 각각이 활성 영역(115)에 배치된 채널부 홀(140)들을 채우도록 형성된다. 상기 워드라인(155)은 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막 및 금속 실리사이드 막이 차례로 적층된 것이다. 상기 워드라인(155)은 단독으로 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막일 수도 있다. 상기 폴리 실리콘 막은 채널 영역(125)이 나타내는 도전형과 반대로 결정되어져서 반도체 기판(100)에 형성된다. 상기 디램 셀 어레이 영역(200)이외의 주변 회로 영역(Peripheral Circuit Region)에서, 상기 폴리 실리콘 막 및 채널 영역(125)은 동일한 타입의 도전형을 갖거나 또는 서로 다른 타입의 도전형들을 각각 갖을 수도 있다. 상기 워드라인 캐핑막 패턴(159)은 질화막(Si3N4)인 것이 바람직하다.
상기 제 1 및 제 2 워드라인 패턴들(164, 168)의 측벽에 워드라인 스페이서(170)들이 배치되는데, 상기 제 1 및 제 2 라인 패턴들(164, 168)과 함께 워드라인 스페이서(170)들 아래에 워드라인 절연막 패턴(148)들이 각각 배치되는 것이 바람직하다. 상기 워드라인 스페이서(170)들은 워드라인 캐핑막 패턴(159)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 워드라인 절연막 패턴(148)은 워드라인 캐핑막 패턴(159)과 다른 식각률을 갖는 절연막이고, 상기 워드라인 절연막 패턴(148)은 산화막(SiXOY) 및 질화 규소막(SiXOYNZ
) 중의 선택된 하나인 것이 바람직하다.
상기 제 1 및 제 2 워드라인 패턴들(164, 168) 사이에 전극 불순물 영역(188)들이 배치되는데, 상기 전극 불순물 영역(188)들은 제 1 및 제 2 워드라인 패턴(164, 168)들과 중첩한다. 상기 전극 불순물 영역(188)들은 채널부 홀(140)들의 하부를 감싸는 채널 영역(125)과 다른 도전형을 갖으며, 상기 전극 불순물 영역(188)들은 각각이 트랜지스터의 소오스 및 드레인 영역들(Source and Drain Regions)을 지칭한다.
상기 제 1 및 제 2 워드라인 패턴들(164, 168) 사이에 배치되고 동시에 상기 제 1 및 제 2 워드라인 패턴들(164, 168)의 상면으로부터 연장되어서 층간절연막(190)으로 한정된 플러그 콘택홀들(191, 192)이 배치된다. 그리고, 상기 플러그 콘택홀들(191, 192)은 그 콘택홀들의 하부가 반도체 기판(100)의 주 표면 아래로 향해서 채널부 홀(140)들과 평행하도록 연장된다. 이때에, 상기 플러그 콘택홀들(191, 192)은 동일한 크기의 깊이를 갖는 것이 바람직하다. 상기 플러그 콘택홀들(191, 192)은 각각이 서로 다른 깊이들을 갖을 수도 있다. 또한, 상기 플러그 콘택홀들(191, 192) 중의 적어도 하나는 반도체 기판(100)의 주 표면을 노출시키도록 배치되고 이와 반대로 나머지는 반도체 기판(100)의 주 표면 아래로 향해서 채널부 홀(140)들과 평행하도록 연장될 수도 있다.
상기 플러그 콘택홀들(191, 192)에 플러그 패턴(220)들이 채워진다. 상기 플러그 패턴(220)들은 상부측이 층간절연막(190)으로 둘러싸여지고 동시에 하부측이 제 1 워드라인 패턴(164)들로 이격되어서 서로 전기적으로 절연된다. 또한, 상기 플러그 패턴(220)들은 각각이 전극 불순물 영역(188)들과 전기적으로 접속하도록 반도체 기판(100) 상에 배치된다. 상기 플러그 패턴(220)들은 전극 불순 영역(188)들과 동일한 도전형을 갖는다. 상기 플러그 콘택홀들 중의 하나(192)를 채운 플러그 패턴(220)은 비트라인 노드(Bit-Line Node)이고, 그 나머지(191)를 각각 채운 플러그 패턴(220)들은 커패시터 노드들(Capacitor Nodes)이다.
이제, 본 발명의 제조 방법은 참조 도면들 및 실시예들을 통해서 설명하기로 한다.
도 3 내지 도 19 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 디램 셀의 제조방법을 설명해주는 단면도들이다.
도 1 및 도 3 내지 도 5 를 참조하면, 디램 셀 어레이 영역(200)의 반도체 기판(100)에 활성 영역(115)을 고립시키는 트랜치 절연막(110)을 형성하고, 상기 트랜치 절연막(110)을 이온 저지막으로 사용해서 반도체 기판(100)에 이온 주입 공정(120)을 실시하여 채널 영역(125)을 형성한다. 상기 반도체 기판(100)은 P 타입의 도전형을 갖도록 형성하는 것이 바람직하며, 상기 반도체 기판(100)은 N 타입의 도전형을 갖도록 형성할 수도 있다. 상기 채널 영역(125) 및 반도체 기판(100)은 동일한 타입의 도전형을 갖도록 형성하는 것이 바람직하다. 또한, 상기 채널 영역(125)은 디램 셀 어레이 영역(200)이외의 주변 회로 영역에 형성할 경우 반도체 기판(100)과 다른 타입의 도전형으로 형성하거나 또는 반도체 기판(100)과 동일한 타입의 도전형으로 형성할 수도 있다.
상기 트랜치 절연막(110)을 갖는 반도체 기판 상에 차례로 적층된 패드막(132) 및 반사막(135)과 함께 포토레지스트 막(138)을 형성한다. 상기 반사막(135)은 포토 공정을 통해서 미세한 포토레지스트 패턴들을 정의할 수 있다면 형성하지 않을 수도 있다.
상기 포토레지스트 막(138)에 포토 공정을 수행해서 반사막(135) 상에 포토레지스트 패턴(139)들을 형성하고, 상기 포토레지스트 패턴(139)들을 식각 마스크로 사용해서 반사막(135) 및 패드막(132)에 식각 공정을 수행하여 활성 영역(115)의 반도체 기판(100)의 주 표면을 노출시킨다. 상기 식각 공정은 반도체 기판(100) 상에 차례로 적층된 패드막 패턴(133) 및 반사막 패턴(136)을 형성한다.
도 1 및 도 6 내지 도 8 을 참조하면, 상기 포토레지스트 패턴(139)들 및 반사막 패턴(136)들과 함께 패드막 패턴(133)들을 식각 마스크로 사용하여 반도체 기판(100)에 식각 공정을 실시한다. 상기 식각 공정은 반도체 기판(100)의 주 표면(Main Surface) 아래를 향해서 연장된 소정 깊이의 채널부 홀들(Channel-Portion Holes; 140)을 형성한다. 상기 채널부 홀(140)들은 트랜치 절연막(110)으로 둘러싸여진 활성영역(115)에 배치한다. 이때에, 상기 채널부 홀(140)들은 채널 영역(125)과 접촉되도록 형성한다. 상기 채널부 홀(140)들을 형성한 후에, 상기 반도체 기판(100)으로부터 포토레지스트 패턴(139)들을 제거한다.
상기 패드막 패턴(136)들 및 반사막 패턴(133)들을 산화 방지막으로 사용해서 반도체 기판(100)에 산화 공정을 실시한다. 상기 산화 공정은 채널부 홀(140)들에 희생막(143)들을 각각 형성한다. 이때에, 상기 희생막(143)들은 채널부 홀(140)들을 이루는 반도체 기판(100)의 계면의 상태를 안정하게 해주는 역할을 하며, 상기 희생막(143)들은 산화막(SiO2)으로 형성하는 것이 바람직하다.
상기 패드막 패턴(136)들 및 반사막 패턴(133)들과 함께 희생막(143)들을 반도체 기판(100)으로부터 차례로 제거하고, 상기 채널부 홀(140)들을 갖는 반도체 기판 상에 워드라인 절연막(146) 및 워드라인 막(153)과 함께 워드라인 캐핑막(157)을 차례로 형성한다. 상기 워드라인 절연막(146)은 채널부 홀(140)들에 컨포멀하게 형성해서 반도체 기판(100)의 주 표면을 덮는다. 상기 워드라인 막(153)은 차례로 적층된 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막 및 금속 실리사이드 막을 사용해서 형성하는 것이 바람직하다. 상기 워드라인 막(153)은 단독으로 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막을 사용해서 형성할 수도 있다. 상기 폴리 실리콘 막은 채널 영역(125)이 나타내는 도전형과 반대로 결정해서 반도체 기판(100)에 형성한다. 상기 폴리 실리콘 막은 디램 셀 어레이 영역(200)이외의 주변 회로 영역에 형성한 경우 채널 영역(125)과 함께 동일한 도전형을 갖도록 형성하거나 또는, 서로 다른 도전형들을 각각 갖도록 형성할 수도 있다. 상기 워드라인 절연막(146)은 산화막(SiO2)을 사용해서 형성하고, 상기 워드라인 캐핑막(157)은 워드라인 절연막(146)과 다른 식각률을 갖는 절연막, 예를 들면, 질화막(Si3N4)으로 형성하는 것이 바람직하다.
도 1 및 도 9 내지 도 11 을 참조하면, 상기 워드라인 절연막(146)을 식각 저지막으로 사용해서 워드라인 캐핑막(157) 및 워드라인 막(153)에 포토 및 식각 공정들을 차례로 실시한다. 상기 포토 및 식각 공정들은 워드라인 절연막(146) 상에 제 1 및 제 2 워드라인 패턴들(164, 168)을 형성한다. 상기 제 1 및 제 2 워드라인 패턴들(164, 168)은 각각이 차례로 적층된 워드라인(155) 및 워드라인 캐핑막 패턴(159)으로 형성한다. 이때에, 상기 제 1 워드라인 패턴(164)들은 활성 영역(115) 상에 서로 이격되게 배치해서 워드라인(155)들이 채널부 홀(140)들을 각각 채우도록 형성하고, 상기 제 2 워드라인 패턴(168)들은 제 1 워드라인 패턴(164)들 중의 적어도 하나의 반대편에 평행하게 배치되도록 트랜치 절연막(110) 상에 형성한다.
상기 제 1 및 제 2 워드라인 패턴들(164, 168)의 측벽에 워드라인 스페이서(170)들을 각각 형성한다. 상기 워드라인 스페이서(170)들은 그들 사이에 반도체 기판(100)이 노출되도록 형성하는데, 이를 통해서 상기 제 1 및 제 2 워드라인 패턴들(164, 168)과 함께 워드라인 스페이서(170)들 아래에 워드라인 절연막 패턴(148)을 형성한다. 상기 워드라인 스페이서(170)은 워드라인 캐핑막 패턴(159)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
상기 제 1 및 제 2 워드라인 패턴들(164, 168)과 함께 워드라인 스페이서(170)들을 마스크로 사용해서 반도체 기판(100)에 이온 주입 공정(184)을 실시하여 전극 불순물 영역(188)들을 형성한다. 상기 전극 불순물 영역(188)들은 제 1 및 제 2 워드라인 패턴들(164, 168)과 중첩하도록 형성한다. 또한, 상기 전극 불순물 영역(188)들은 채널부 홀(140)들의 하부를 감싸는 채널 영역(125)과 다른 도전형을 갖도록 형성하며, 상기 전극 불순물 영역(188)들은 채널 영역(125)보다 높은 도즈(Dose)를 갖도록 형성한다. 상기 전극 불순물 영역(188)들은 각각이 트랜지스터의 소오스 및 드레인 영역들(Source And Drain Regions)을 한정한다.
도 1 및 도 12 내지 도 15 를 참조하면, 상기 전극 불순물 영역(188)들을 갖는 반도체 기판 상에 층간절연막(190)을 형성하는데, 상기 층간절연막(190)은 제 1 및 제 2 워드라인 패턴들(164, 168)을 충분하게 덮도록 형성한다. 상기 층간절연막(190)은 워드라인 캐핑막 패턴(159) 및 워드라인 스페이서(170)와 다른 식각률을 갖는 절연막으로 형성한다.
상기 워드라인 캐핑막 패턴(159)들 및 워드라인 스페이서(170)들을 식각 저지막으로 사용해서 층간절연막(190)에 식각 공정을 실시하여 플러그 콘택홀들(191, 192)을 형성한다. 상기 플러그 콘택홀들(191, 192)은 층간절연막(170)을 관통해서 제 1 및 제 2 워드라인 패턴들(164, 168) 사이에 형성하고, 상기 플러그 콘택홀들(191, 192)은 상부측이 하부측의 직경보다 크도록 형성하는 것이 바람직하다. 상기 플러그 콘택홀들(191, 192)은 그 콘택홀들의 하부가 반도체 기판(100)의 주 표면 아래를 향해서 채널부 홀(140)들과 평행하게 연장되도록 형성하는데, 상기 플러그 콘택홀들(191, 192)은 그 하부가 반도체 기판(100)의 주 표면으로부터 아래를 향해서 동일한 크기(T1)의 깊이를 갖도록 형성하는 것이 바람직하다. 또한, 상기 플러그 콘택홀들(191, 192)은 각각이 그 하부가 반도체 기판(100)의 주 표면으로부터 아래를 향해서 서로 다른 크기의 깊이들을 갖도록 형성할 수 있다. 이때에, 상기 플러그 콘택홀들(191, 192)은 반도체 기판(100)의 주 표면 만을 노출할 때에 비해서 그 기판(100)을 크게 노출시킨다.
더불어서, 도 14 와 같이 플러그 콘택홀들(194, 195) 중의 두 개(194)는 반도체 기판(100)의 주 표면 아래를 향해서 채널부 홀(140)들과 평행하도록 형성할 수도 있는데, 상기 플러그 콘택홀들(194)은 그 하부가 반도체 기판(100)의 주 표면으로부터 아래를 향해서 동일한 크기(T2)의 깊이를 갖도록 형성한다. 그리고, 상기 플러그 콘택홀들 중의 나머지(195)는 반도체 기판(100)의 주 표면을 노출시키도록 형성한다. 이때에, 상기 플러그 콘택홀들 중의 두 개(194)는 나머지(195)에 비해서 반도체 기판(100)을 크게 노출시킨다.
상기 플러그 콘택홀들(194, 195)과 다른 형성 방법으로, 도 15 와 같이 플러그 콘택홀들(196, 198) 중의 하나(198)는 반도체 기판(100)의 주 표면 아래를 향해서 채널부 홀(140)들과 평행하도록 형성할 수도 있는데, 상기 플러그 콘택홀(198)은 그 하부가 반도체 기판(100)의 주 표면으로부터 아래를 향해서 소정 크기(T3)의 깊이를 갖도록 형성한다. 그리고, 상기 플러그 콘택홀들 중의 나머지(196)는 반도체 기판(100)의 주 표면을 노출시키도록 형성한다. 이때에, 상기 플러그 콘택홀들 중의 하나(198)는 나머지(196)에 비해서 반도체 기판(100)을 크게 노출시킨다.
상기 제 1 및 제 2 워드라인 패턴들(164, 168) 사이에 형성된 도 13 내지 도 15 의 플러그 콘택홀들(191, 192, 194, 195, 196, 198)은 반도체 기판(100)의 주 표면 아래를 향해서 연장할 때 그 콘택홀들의 하부가 전극 불순물 영역(188)들 내에 위치되도록 형성한다. 왜냐하면, 상기 플러그 콘택홀들(191, 192, 194, 195, 196, 198)은 그 하부가 전극 불순물 영역(188)들 밖에 위치될 때 누설전류의 근원이 되기 때문이다.
도 1, 도 16 및 도 17 을 참조하면, 상기 플러그 콘택홀들(191, 192)을 통해서 반도체 기판(100)에 이온 주입 공정(204)을 실시하는데, 상기 이온 주입 공정(204)은 디램 셀의 특성을 개선하기 위해서 실시한다.
또한, 상기 플러그 콘택홀들(191, 192)을 갖는 반도체 기판 상에 실리사이드 공정을 실시해서 그 콘택홀들의 하부에 금속 실리사이드 막(Metal Silicide Layer; 210)들을 형성할 수 있다. 상기 금속 실리사이드 막(210)들은 티타늄 막(Ti Layer), 코발트 막(Co Layer) 및 니켈 막(Ni Layer) 등으로부터 선택된 하나이다. 이때에, 상기 금속 실리사이드 막(210)들은 전극 불순물 영역(188)들 밖으로 위치되지 않도록 형성한다. 왜냐하면, 상기 전극 불순물 영역(188) 밖에 금속 실리사이드 막(210)이 위치되면 누설 전류(Leakage Current)의 근원이 되기 때문이다.
도 1, 도 18 및 도 19 를 참조하면, 상기 플러그 콘택홀들(191, 192)을 플러그 패턴(220)들로 각각 채우는데, 상기 플러그 패턴(220)들은 전극 불순물 영역(188)들과 동일한 도전형을 갖도록 형성한다. 이때에, 상기 플러그 패턴(2200들은 각각이 전극 불순물 영역(188)들과 전기적으로 접속한다. 이때에, 상기 플러그 패턴(220)들은 상부측이 층간절연막(190)으로 둘러싸여지고 동시에 하부측이 제 1 및 제 2 워드라인 패턴들(164, 168)로 이격되어서 서로 전기적으로 절연한다.
상기 플러그 콘택홀들(191, 192)의 하부에 금속 실리사이드 막(210)이 형성된 경우에, 상기 플러그 패턴(220)들은 각각이 금속 실리사이드 막(210)들을 통해서 전극 불순물 영역(188)들과 전기적으로 접속하도록 플러그 콘택홀들(191, 192)을 채울 수 있다.
상기 플러그 패턴(220)들은 커패시터 및 비트라인 노드들(Capacitor And Bit-Line Nodes)로 구분할 수 있는데, 상기 커패시터 및 비트라인 노드들의 구조는 다음과 같다. 즉, 상기 커패시터 노드들은 제 1 및 제 2 워드라인 패턴들(164, 168) 사이의 플러그 콘택홀(191)들을 채운 플러그 패턴(220)들이고, 상기 비트라인 노드는 제 1 워드라인 패턴(164)들 사이의 플러그 콘택홀(192)을 채운 플러그 패턴(220)이다.
상술한 바와 같이, 본 발명은 제 1 및 제 2 워드라인 패턴들 사이의 플러그 콘택홀들의 하부를 반도체 기판의 주 표면 아래로 연장해서 플러그 패턴들의 접촉 저항을 감소시키는 방안을 제시해준다. 이를 통해서, 상기 플러그 콘택홀들을 갖는 디램 셀은 트랜지스터의 전류 구동 능력 및 커패시터의 리푸레쉬 특성을 향상시켜서 사용자의 욕구를 충족할 수 있게한다.
도 1 은 본 발명에 따른 디램 셀을 보여주는 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 디램 셀을 보여주는 단면도.
도 3 내지 도 19 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 디램 셀의 제조방법을 설명해주는 단면도들.
Claims (60)
- 반도체 기판에 배치된 채널부 홀;상기 채널부 홀을 채우고 상기 반도체 기판의 주 표면 상에 배치된 워드라인 패턴;상기 워드라인 패턴의 양 측부들에 각각 위치되되, 그 각각은 상기 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 한정되는 플러그 콘택홀들;상기 플러그 콘택홀들을 각각 채우는 플러그 패턴들을 포함하되,상기 플러그 콘택홀들은 상기 반도체 기판의 상기 주 표면 아래를 향해서 상기 채널부 홀과 평행되게 연장된 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 플러그 콘택홀들은 동일한 크기의 깊이를 갖는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 플러그 콘택홀들은 각각이 서로 다른 크기의 깊이들을 갖는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 플러그 패턴들 각각 및 상기 반도체 기판 사이에 금속 실리사이드 막을 더 포함하는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 워드라인 패턴 및 상기 채널부 홀 사이에 워드라인 절연막 패턴을 더 포함하는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 워드라인 패턴의 측벽들에 각각 배치되는 워드라인 스페이서들을 더 포함하는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 반도체 기판에 배치되어서 상기 플러그 패턴들의 하부를 각각 감싸고 동시에 상기 워드라인 패턴의 끝단들에 각각 중첩하는 전극 불순물 영역들을 더 포함하는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 채널부 홀의 하부를 감싸는 채널 영역을 더 포함하는 것이 특징인 반도체 장치.
- 반도체 기판에 배치된 채널부 홀;상기 채널부 홀을 채우고 상기 반도체 기판의 주 표면 상에 배치된 워드라인 패턴;상기 워드라인 패턴의 양 측부들에 각각 위치되되, 그 각각은 상기 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 한정되는 플러그 콘택홀들;상기 플러그 콘택홀들을 각각 채우는 플러그 패턴들을 포함하되,상기 플러그 콘택홀들 중의 하나는 상기 반도체 기판의 상기 주 표면 상에 배치됨과 아울러서 나머지는 상기 반도체 기판의 상기 주 표면 아래를 향해서 상기 채널부 홀과 평행되게 연장된 것이 특징인 반도체 장치.
- 제 9 항에 있어서,상기 플러그 패턴들 각각 및 상기 반도체 기판 사이에 금속 실리사이드 막을 더 포함하는 것이 특징인 반도체 장치.
- 제 9 항에 있어서,상기 워드라인 패턴 및 상기 채널부 홀 사이에 워드라인 절연막 패턴을 더 포함하는 것이 특징인 반도체 장치.
- 제 9 항에 있어서,상기 워드라인 패턴의 측벽들에 각각 배치되는 워드라인 스페이서들을 더 포함하는 것이 특징인 반도체 장치.
- 제 9 항에 있어서,상기 반도체 기판에 배치되어서 상기 플러그 패턴들의 하부를 각각 감싸고 동시에 상기 워드라인 패턴의 끝단들에 각각 중첩하는 전극 불순물 영역들을 더 포함하는 것이 특징인 반도체 장치.
- 제 9 항에 있어서,상기 채널부 홀의 하부를 감싸는 채널 영역을 더 포함하는 것이 특징인 반도체 장치.
- 트랜치 절연막으로 고립시킨 활성 영역;상기 활성 영역 아래의 반도체 기판에 위치된 적어도 두 개의 채널부 홀들;상기 채널부 홀들을 채우고 상기 활성 영역 상에 서로 이격되도록 평행하게 배치된 제 1 워드라인 패턴들;상기 제 1 워드라인 패턴들과 함께 상기 트랜치 절연막 상에 위치되되, 그들의 각각은 상기 활성 영역에 인접되고 동시에 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된 제 2 워드라인 패턴들;상기 제 1 및 제 2 워드라인 패턴들 사이에 배치되되, 그 각각은 상기 제 1 및 제 2 워드라인 패턴들의 상면으로부터 연장되어서 층간절연막으로 한정되는 플러그 콘택홀들;상기 플러그 콘택홀들을 각각 채우는 플러그 패턴들을 포함하되,상기 플러그 콘택홀들은 각각이 상기 반도체 기판의 주 표면 아래를 향해서 상기 채널부 홀들과 평행되게 연장된 것이 특징인 디램 셀.
- 제 15 항에 있어서,상기 플러그 콘택홀들은 동일한 크기의 깊이를 갖는 것이 특징인 디램 셀.
- 제 15 항에 있어서,상기 플러그 콘택홀들은 각각이 서로 다른 크기의 깊이들을 갖는 것이 특징인 디램 셀.
- 제 15 항에 있어서,상기 플러그 패턴들 각각 및 상기 반도체 기판 사이에 금속 실리사이드 막을 더 포함하는 것이 특징인 디램 셀.
- 제 15 항에 있어서,상기 제 1 워드라인 패턴들 각각 및 상기 채널부 홀들 각각 사이에 워드라인 절연막 패턴을 더 포함하는 것이 특징인 디램 셀.
- 제 15 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 각각 배치되는 워드라인 스페이서들을 더 포함하는 것이 특징인 디램 셀.
- 제 15 항에 있어서,상기 반도체 기판에 배치되어서 상기 플러그 패턴들의 하부를 각각 감싸고 동시에 상기 제 1 및 제 2 워드라인 패턴들의 끝단에 각각 중첩하는 전극 불순물 영역들을 더 포함하는 것이 특징인 디램 셀.
- 제 15 항에 있어서,상기 채널부 홀들의 하부를 감싸는 채널 영역을 더 포함하는 것이 특징인 디램 셀.
- 트랜치 절연막으로 고립시킨 활성 영역;상기 활성 영역 아래의 반도체 기판에 위치된 적어도 두 개의 채널부 홀들;상기 채널부 홀들을 채우고 상기 활성 영역 상에 서로 이격되도록 평행하게 배치된 제 1 워드라인 패턴들;상기 제 1 워드라인 패턴들과 함께 상기 트랜치 절연막 상에 위치되되, 그들의 각각은 상기 활성 영역에 인접되고 동시에 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된 제 2 워드라인 패턴들;상기 제 1 및 제 2 워드라인 패턴들 사이에 배치되되, 그 각각은 상기 제 1 및 제 2 워드라인 패턴들의 상면으로부터 연장되어서 층간절연막으로 한정되는 플러그 콘택홀들;상기 플러그 콘택홀들을 각각 채우는 플러그 패턴들을 포함하되,상기 플러그 콘택홀들 중의 적어도 하나는 상기 반도체 기판의 상기 주 표면 상에 배치됨과 아울러서 나머지는 상기 반도체 기판의 상기 주 표면 아래를 향해서 상기 채널부 홀들과 평행되게 연장된 것이 특징인 디램 셀.
- 제 23 항에 있어서,상기 플러그 패턴들 각각 및 상기 반도체 기판 사이에 금속 실리사이드 막을 더 포함하는 것이 특징인 디램 셀.
- 제 23 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들 각각과 함께 상기 채널부 홀들 각각 사이에 워드라인 절연막 패턴을 더 포함하는 것이 특징인 디램 셀.
- 제 23 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 각각 배치되는 워드라인 스페이서들을 더 포함하는 것이 특징인 디램 셀.
- 제 23 항에 있어서,상기 반도체 기판에 배치되어서 상기 플러그 패턴들의 하부를 각각 감싸고 동시에 상기 제 1 및 제 2 워드라인 패턴들의 끝단에 각각 중첩하는 전극 불순물 영역들을 더 포함하는 것이 특징인 디램 셀.
- 제 23 항에 있어서,상기 채널부 홀들의 하부를 감싸는 채널 영역을 더 포함하는 것이 특징인 디램 셀.
- 반도체 기판에 채널부 홀을 형성하고,상기 채널부 홀을 채우고 동시에 상기 반도체 기판 상에 배치한 워드라인 패턴을 형성하고,상기 워드라인 패턴을 덮는 층간절연막을 형성하고,상기 층간절연막을 관통해서 상기 워드라인 패턴의 양 측부들에 위치하는 플러그 콘택홀들을 각각 형성하되, 상기 플러그 콘택홀들은 상기 반도체 기판의 주 표면 아래로 향해서 상기 채널부 홀과 평행하게 연장되도록 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 포함하는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 채널부 홀을 형성하기 전에,상기 반도체 기판에 전면적으로 이온주입 공정을 실시해서 채널 영역을 형성하는 것을 더 포함하되, 상기 채널부 홀은 상기 채널 영역과 접촉하는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 채널부 홀을 형성하는 것은,상기 반도체 기판 상에 차례로 적층된 패드막 패턴들 및 포토레지스트 패턴들을 형성하고,상기 포토레지스트 패턴들 및 상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 워드라인 패턴을 형성하기 전에,상기 채널부 홀을 따라서 워드라인 절연막 패턴을 컨포멀하게 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 층간절연막을 형성하기 전에,상기 워드라인 패턴의 측벽들에 워드라인 스페이서들을 각각 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 층간절연막을 형성하기 전에,상기 워드라인 패턴의 양 측부들에 각각 위치되도록 상기 반도체 기판에 전극 불순물 영역들을 형성하는 것을 더 포함하되, 상기 전극 불순물 영역들은 각각이 상기 플러그 패턴들의 하부를 각각 둘러싸는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 플러그 패턴들을 형성하기 전에,상기 플러그 콘택홀들의 하부에 금속 실리사이드 막들을 각각 형성하는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 플러그 콘택홀들은 동일한 크기의 깊이를 갖도록 형성하는 것이 특징인 반도체 장치의 제조방법.
- 제 29 항에 있어서,상기 플러그 콘택홀들은 각각이 서로 다른 크기의 깊이들을 갖도록 형성하는 것이 특징인 반도체 장치의 제조방법.
- 반도체 기판에 채널부 홀을 형성하고,상기 채널부 홀을 채우고 동시에 상기 반도체 기판 상에 배치한 워드라인 패턴을 형성하고,상기 워드라인 패턴을 덮는 층간절연막을 형성하고,상기 층간절연막을 관통해서 상기 워드라인 패턴의 양 측부들에 위치하는 플러그 콘택홀들을 각각 형성하되, 상기 플러그 콘택홀들 중의 하나는 상기 반도체 기판의 주 표면 상에 배치함과 아울러서 나머지는 상기 반도체 기판의 주 표면 아래로 향해서 상기 채널부 홀과 평행하게 연장되도록 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 포함하는 것이 특징인 반도체 장치의 제조방법.
- 제 38 항에 있어서,상기 채널부 홀을 형성하기 전에,상기 반도체 기판에 전면적으로 이온주입 공정을 실시해서 채널 영역을 형성하는 것을 더 포함하되, 상기 채널부 홀은 상기 채널 영역과 접촉하는 것이 특징인 반도체 장치의 제조방법.
- 제 38 항에 있어서,상기 채널부 홀을 형성하는 것은.상기 반도체 기판 상에 차례로 적층된 패드막 패턴들 및 포토레지스트 패턴들을 형성하고,상기 포토레지스트 패턴들 및 상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하는 것이 특징인 반도체 장치의 제조방법.
- 제 38 항에 있어서,상기 워드라인 패턴을 형성하기 전에,상기 채널부 홀을 따라서 워드라인 절연막 패턴을 컨포멀하게 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
- 제 38 항에 있어서,상기 층간절연막을 형성하기 전에,상기 워드라인 패턴의 측벽들에 워드라인 스페이서들을 각각 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
- 제 38 항에 있어서,상기 층간절연막을 형성하기 전에,상기 워드라인 패턴의 양 측부들에 각각 위치되도록 상기 반도체 기판에 전극 불순물 영역들을 형성하는 것을 더 포함하되, 상기 전극 불순물 영역들은 각각이 상기 플러그 패턴들의 하부를 각각 둘러싸는 것이 특징인 반도체 장치의 제조방법.
- 제 38 항에 있어서,상기 플러그 패턴들을 형성하기 전에,상기 플러그 콘택홀들의 하부에 금속 실리사이드 막들을 각각 형성하는 것이 특징인 반도체 장치의 제조방법.
- 트랜치 절연막으로 고립시킨 활성 영역을 형성하고,상기 활성 영역 아래의 반도체 기판에 적어도 두 개의 채널부 홀들을 형성하고,상기 활성 영역 및 상기 트랜치 절연막 상에 제 1 및 제 2 워드라인 패턴들을 각각 형성하되, 상기 제 2 워드라인 패턴들은 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대편에 배치하고 동시에 상기 제 1 워드라인 패턴들은 각각이 상기 채널부 홀들을 채우도록 형성하고상기 제 1 및 제 2 워드라인 패턴들을 덮는 층간절연막을 형성하고,상기 층간절연막을 관통해서 상기 제 1 및 제 2 워드라인 패턴들 사이에 위치하도록 플러그 콘택홀들을 형성하되, 상기 플러그 콘택홀들은 상기 반도체 기판의 주 표면 아래로 향해서 상기 채널부 홀들과 평행하게 연장되도록 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 포함는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 채널부 홀들을 형성하기 전에,상기 반도체 기판에 전면적으로 이온주입 공정을 실시해서 채널 영역을 형성하는 것을 더 포함하되, 상기 채널부 홀들은 상기 채널 영역과 접촉하는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 채널부 홀들을 형성하는 것은.상기 반도체 기판 상에 차례로 적층된 패드막 패턴들 및 포토레지스트 패턴들을 형성하고,상기 포토레지스트 패턴들 및 상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들을 형성하기 전에,상기 채널부 홀들을 따라서 워드라인 절연막 패턴들을 컨포멀하게 각각 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 층간절연막을 형성하기 전에,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 워드라인 스페이서들을 각각 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 층간절연막을 형성하기 전에,상기 제 1 및 제 2 워드라인 패턴들의 양 측부들에 각각 위치하도록 상기 반도체 기판에 전극 불순물 영역들을 형성하는 것을 더 포함하되, 상기 전극 불순물 영역들은 각각이 상기 플러그 패턴들의 하부를 각각 둘러싸는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 플러그 콘택홀들은 동일한 크기의 깊이를 갖도록 형성하는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 플러그 콘택홀들은 각각이 서로 다른 크기의 깊이들을 갖도록 형성하는 것이 특징인 디램 셀의 제조방법.
- 제 45 항에 있어서,상기 플러그 패턴들을 형성하기 전에,상기 플러그 콘택홀들의 하부에 금속 실리사이드막들을 각각 형성하는 것이 특징인 디램 셀의 제조방법.
- 트랜치 절연막으로 고립시킨 활성 영역을 형성하고,상기 활성 영역 아래의 반도체 기판에 적어도 두 개의 채널부 홀들을 형성하고,상기 활성 영역 및 상기 트랜치 절연막 상에 제 1 및 제 2 워드라인 패턴들을 각각 형성하되, 상기 제 2 워드라인 패턴들은 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대편에 배치하고 동시에 상기 제 1 워드라인 패턴들은 각각이 상기 채널부 홀들을 채우도록 형성하고상기 제 1 및 제 2 워드라인 패턴들을 덮는 층간절연막을 형성하고,상기 층간절연막을 관통해서 상기 제 1 및 제 2 워드라인 패턴들 사이에 위치하도록 플러그 콘택홀들을 형성하되, 상기 플러그 콘택홀들 중의 적어도 하나는 상기 반도체 기판의 주 표면 상에 배치함과 아울러서 나머지는 상기 반도체 기판의 주 표면 아래로 향해서 상기 채널부 홀들과 평행하게 연장되도록 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 포함하는 것이 특징인 디램 셀의 제조방법.
- 제 54 항에 있어서,상기 채널부 홀들을 형성하기 전에,상기 반도체 기판에 전면적으로 이온주입 공정을 실시해서 채널 영역을 형성하는 것을 더 포함하되, 상기 채널부 홀들은 상기 채널 영역과 접촉하는 것이 특징인 디램 셀의 제조방법.
- 제 54 항에 있어서,상기 채널부 홀들을 형성하는 것은.상기 반도체 기판 상에 차례로 적층된 패드막 패턴들 및 포토레지스트 패턴들을 형성하고,상기 포토레지스트 패턴들 및 상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하는 것이 특징인 디램 셀의 제조방법.
- 제 54 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들을 형성하기 전에,상기 채널부 홀들을 따라서 워드라인 절연막 패턴들을 컨포멀하게 각각 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 제조방법.
- 제 54 항에 있어서,상기 층간절연막을 형성하기 전에,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 워드라인 스페이서들을 각각 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 제조방법.
- 제 54 항에 있어서,상기 층간절연막을 형성하기 전에,상기 제 1 및 제 2 워드라인 패턴들의 양 측부들에 각각 위치하도록 상기 반도체 기판에 전극 불순물 영역들을 형성하는 것을 더 포함하되, 상기 전극 불순물 영역들은 각각이 상기 플러그 패턴들의 하부를 각각 둘러싸는 것이 특징인 디램 셀의 제조방법.
- 제 54 항에 있어서,상기 플러그 패턴들을 형성하기 전에,상기 플러그 콘택홀들의 하부에 금속 실리사이드막들을 각각 형성하는 것이 특징인 디램 셀의 제조방법.
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