JP2008182044A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】層間絶縁膜の平坦性が確保される半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１領域２及び第２領域３に積層膜を形成する工程と、積層膜の上に窒化膜１５を形成する工程と、第２領域３にある窒化膜１５の第２部分を残すように第１領域２にある窒化膜１５の第１部分を取り除く工程と、積層膜を第２部分とともにパターニングして第１トランジスタの第１ゲート１７を第１領域２に形成し、第１ゲート１７と共通の積層構造を有する積層構造体１８を第２領域３に形成する工程と、第１領域２及び第２領域３に層間絶縁膜２３を形成する工程と、層間絶縁膜２３をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で研磨する工程とを具備する。
【選択図】図２Ｇ

Description

本発明は、半導体装置の製造方法に関する。

図１Ａ〜１Ｆを参照しながら、従来の半導体装置の製造方法におけるウェハ工程を説明する。図１Ａ〜１Ｆは、半導体ウエハ１０１の断面図をウェハ工程における順番に示している。

図１Ａに示すように、半導体ウエハ１０１は、セル領域１０２及び周辺領域１０３を備えている。セル領域１０２及び周辺領域１０３の境界を示す破線が図１Ａに示されている。半導体ウエハ１０１のシリコン基板１１０に素子分離１１１を形成する。シリコン基板１１０の上面１１０ａにゲート酸化膜（不図示）を形成する。その後、シリコン基板１１０上にポリシリコン膜１１２、ＷＳｉ膜１１３及び酸化膜１１４をこの順番に成長する。ＷＳｉ膜１１３は、タングステンシリサイド（ＷＳｉ）に窒素を含有させた膜である。

次に、図１Ｂに示すように、セル領域１０２にセル領域トランジスタのゲート１１７を形成し、周辺領域１０３に周辺領域トランジスタのゲート１１８を形成する。ゲート１１７及びゲート１１８の各々は、ポリシリコン膜１１２、ＷＳｉ膜１１３及び酸化膜１１４を備える積層構造体である。

次に、図１Ｃに示すように、半導体ウエハ１０１の全面に窒化膜１１９を成長する。

次に、図１Ｄに示すように、セル領域１０２にマスク１２０を形成する。マスク１２０を用いて窒化膜１１９のエッチバックを行い、周辺領域トランジスタのサイドウォール１２１とセル領域トランジスタのＳＡＣ（ｓｅｌｆ ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）用の膜１２２（以下「ＳＡＣ１２２」という。）とを形成する。ここで、サイドウォール１２１はＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）サイドウォールである。ＳＡＣ１２２は、ゲート１１７のサイド部及び上部を覆っている。一方、サイドウォール１２１は、ゲート１１８の上部を覆っていた窒化膜１１９がエッチバックにより取り除かれるため、ゲート１１８のサイド部を覆っているが上部を覆っていない。サイドウォール１２１とＳＡＣ１２２の形成後、マスク１２０を除去する。

次に、図１Ｅに示すように、層間絶縁膜１２３を成長する。ここで、層間絶縁膜１２３は、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜である。ここで、層間絶縁膜１２３には、その上面１２３ａの上面１１０ａからの高さがセル領域１０２において高く周辺領域１０３において低い段差が形成されている。

次に、層間絶縁膜１２３を平坦化するために、ゲート１１７上の窒化膜１１９（ＳＡＣ１２２のゲート１１７上の部分）を研磨ストッパーとして層間絶縁膜１２３のＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を行う。

図１Ｆに示すように、層間絶縁膜１２３のセル領域１０２にある部分がゲート１１７上の窒化膜１１９の高さになるようにＣＭＰを行うと、層間絶縁膜１２３の周辺領域１０３にある部分がセル領域１０２にある部分よりも過剰に研磨され、ゲート１１８が研磨されてしまう。これは、層間絶縁膜１２３の周辺領域１０３にある部分の方がセル領域１０２にある部分よりもＣＭＰにより研磨されやすいためである。

そこで、層間絶縁膜１２３にＣＭＰを行う前に層間絶縁膜１２３のセル領域１０２にある部分のみを選択的にエッチングすることで層間絶縁膜１２３の段差を小さくしておく方法が広く行われている。この方法は、層間絶縁膜１２３の平坦化に関しては一応の効果を奏するが、フォトレジスト数及びエッチング回数の増加により製造コストを増加させてしまうという問題点がある。

特許文献１は、この問題点を回避するための半導体集積回路装置の製造方法を開示している。この製造方法においては、メモリセルの最上層の電極層以外の電極層をストッパーとして層間絶縁膜を研磨する。しかし、この製造方法では、周辺領域の方がセル領域よりもＣＭＰにより研磨されやすいため、セル領域の層間絶縁膜の平坦性が得られる前に周辺領域のゲートが研磨されてしまう。

特許文献２は、メモリセルアレイ領域のゲート電極と周辺領域のゲート電極の両方の上に形成されたシリコン窒化膜をストッパーに用いたＣＭＰ法によりシリコン窒化膜の上に形成されたＢＰＳＧ膜を平坦化する方法を開示している。しかし、この方法では、メモリセルアレイ領域のトランジスタのためにＢＰＳＧ膜に形成するコンタクトホールのアスペクト比がシリコン窒化膜の厚さの分だけ増大してしまう。

特許文献３は、ゲート電極膜をパターニングしてゲート電極のパターン及びダミーゲートパターンを形成する工程と、ダミーゲートパターンを覆うシリコン窒化膜を形成する工程と、全面に層間絶縁膜を形成する工程と、ダミーゲートパターン上のシリコン窒化膜をストッパーとして層間絶縁膜をＣＭＰ法により平坦化する工程とを備える半導体装置の製造方法を開示している。しかし、ダミーゲートパターンを形成すると、チップ面積の増大、レイアウトの制限などの問題が生じてしまう。

特開２０００−２１６３５３号公報 特開２００１−２７４３６５号公報 特開２００２−３５３２２０号公報

層間絶縁膜の平坦性の確保が問題となっていた。

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による半導体装置の製造方法は、第１領域（２）及び第２領域（３）に積層膜（１２、１３、１４）を形成する工程と、前記積層膜の上に窒化膜（１５）を形成する工程と、前記第２領域にある前記窒化膜の第２部分を残すように前記第１領域にある前記窒化膜の第１部分を取り除く工程と、前記取り除く工程の後に前記積層膜を前記第２部分とともにパターニングして第１トランジスタの第１ゲート（１７）を前記第１領域に形成し、前記第１ゲートと共通の積層構造を有する積層構造体（１８）を前記第２領域に形成する工程と、前記第１ゲート及び前記積層構造体を形成した後、前記第１領域及び前記第２領域に層間絶縁膜（２３）を形成する工程と、前記層間絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で研磨する工程とを具備する。

本発明においては、積層構造体の上に設けられた窒化膜が層間絶縁膜を研磨する際の研磨ストッパーとして作用することにより、層間絶縁膜の第２領域にある部分が過剰に研磨されることが防がれる。

本発明によれば、層間絶縁膜の平坦性が確保される半導体装置の製造方法が提供される。

添付図面を参照して、本発明による半導体装置の製造方法を実施するための最良の形態を以下に説明する。

（第１の実施形態）
図２Ａ〜２Ｇを参照しながら、本発明の第１の実施形態に係る半導体装置の製造方法におけるウェハ工程を説明する。本実施形態では、半導体装置がＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の場合について説明するが、半導体装置はＤＲＡＭに限定されない。図２Ａ〜２Ｇは、半導体ウエハ１の断面図をウェハ工程における順番に示している。

図２Ａに示すように、半導体ウエハ１は、第１領域２及び第２領域３を備えている。第１領域２及び第２領域３の境界を示す破線が図２Ａに示されている。本実施形態においては、第１領域２及び第２領域３は、それぞれセル領域及び周辺領域である。セル領域及び周辺領域は、それぞれメモリセル領域及び周辺回路領域とも呼ばれる。半導体ウエハ１のシリコン基板１０に素子分離１１を例えばＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法により形成する。シリコン基板１０の上面１０ａにゲート酸化膜（不図示）を形成する。その後、シリコン基板１０上にポリシリコン膜１２を膜厚が１００ｎｍ程度になるように成長する。ポリシリコン膜１２の上にＷＳｉ膜１３を膜厚が１４０ｎｍ程度になるように成長する。ＷＳｉ膜１３は、タングステンシリサイド（ＷＳｉ）に窒素を含有させた膜である。ＷＳｉ膜１３の上に酸化膜１４を膜厚が２００ｎｍ程度になるように成長する。酸化膜１４上に窒化膜１５を膜厚が２０ｎｍ程度になるように成長する。

次に、図２Ｂに示すように、窒化膜１５の第２領域３にある部分の上にマスク１６を形成し、窒化膜１５の第１領域２にある部分を取り除く。

次に、図２Ｃに示すように、積層膜としてのポリシリコン膜１２、ＷＳｉ膜１３及び酸化膜１４を窒化膜１５の第２領域３にある部分とともにパターニングして第１領域２にセル領域トランジスタのゲート１７を形成し、第２領域３に周辺領域トランジスタのゲート１８を形成する。ゲート１７及びゲート１８の各々は、ポリシリコン膜１２、ＷＳｉ膜１３及び酸化膜１４を備える積層体である。ゲート１８においては、酸化膜１４の上に窒化膜１５が形成されている。ゲート１７においては、酸化膜１４の上に窒化膜１５が形成されていない。

次に、図２Ｄに示すように、半導体ウエハ１の全面（第１領域２及び第２領域３の両方を含む）に窒化膜１９を膜厚が６０ｎｍ程度になるように成長する。窒化膜１９は、窒化膜１５と組成が同じであっても良く、異なっていても良い。

次に、図２Ｅに示すように、第１領域２にマスク２０を形成する。マスク２０を用いて窒化膜１９のエッチバックを行い、周辺領域トランジスタのサイドウォール２１とセル領域トランジスタのＳＡＣ（ｓｅｌｆ ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）用の膜２２（以下「ＳＡＣ２２」という。）とを形成する。ＳＡＣ用の膜としては、例えば、窒化膜が用いられる。ＳＡＣ２２は、ソース・ドレイン領域（不図示）にコンタクトホール（不図示）を開口する際に開口パターンがずれた場合であっても、コンタクトとゲート１７とがショートすることを防止する。ここで、サイドウォール２１は、例えばＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）サイドウォールである。ここで、ＳＡＣ２２は、ゲート１７のサイド部及び上部を覆っている。一方、サイドウォール２１は、ゲート１８の上部（窒化膜１５の上部）を覆っていた窒化膜１９がエッチバックにより取り除かれるため、ゲート１８のサイド部を覆っているが上部を覆っていない。サイドウォール２１とＳＡＣ２２の形成後、マスク２０を除去する。

次に、図２Ｆに示すように、半導体ウエハ１の全面（第１領域２及び第２領域３の両方を含む）に層間絶縁膜２３を成長する。ここで、層間絶縁膜２３は、例えばＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜である。

次に、層間絶縁膜２３を平坦化するために、窒化膜１５を研磨ストッパーとして層間絶縁膜２３のＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を行う。

図２Ｇに示すように、層間絶縁膜２３の研磨が第２領域３においては窒化膜１５で止められ、第１領域２においてはＳＡＣ２２のゲート１７の上部を覆っている部分で止められるため、層間絶縁膜２３が良好に平坦化される。図２Ｇに示された半導体ウェハ１は、シリコン基板１０と、シリコン基板１０上に形成されたゲート１７及びゲート１８と、ゲート１７の上部及びサイド部を覆うＳＡＣ２２と、ゲート１８の上部を覆う窒化膜１５と、ゲート１８及び窒化膜１５のサイド部を覆い上部を覆わないサイドウォール２１と、サイドウォール２１及びＳＡＣ２２の上に形成された層間絶縁膜２３とを備えている。シリコン基板２０は、素子分離１１が形成され、上面２０ａにゲート酸化膜が形成されている。ゲート１７及びＳＡＣ２２は、半導体ウェハ１の第１領域２に形成されている。ゲート１８及びサイドウォール２１は、半導体ウェハ１の第２領域３に形成されている。層間絶縁膜２３は平坦化され、上面２３ａの上面１０ａからの高さが均一とされている。窒化膜１５ａは上面２３ａに露出している。

一般に、層間絶縁膜は、セル領域にある部分に比べて周辺領域にある部分が研磨されやすい。その理由は、図２Ｆに示すように、セル領域である第１領域２においてはゲート１７のパターンが密に形成されているのに対し周辺領域である第２領域３においてはゲート１８のパターンが粗に形成されており、層間絶縁膜２３の膜厚（上面１０ａから上面２３ａまで）が第１領域２において厚く第２領域３において薄いためである。本実施形態においては、第２領域３のゲート１８の上に窒化膜１５を設け、これをＣＭＰの際の研磨ストッパーとして用いることにより、層間絶縁膜２３の第２領域３にある部分が過剰に研磨されることが防がれる。窒化膜１５は、ＣＭＰの際にゲート１８を保護する。

また、ＣＭＰの際に第１領域２には窒化膜１５が設けられていないことにより、セル領域トランジスタのために層間絶縁膜２３に形成するコンタクトホールのアスペクト比が増大することが防がれる。

ここで、上述のようにゲート１８が本々必要なゲートであり、その上に窒化膜１５を形成する場合、チップ面積の拡大を防ぐことができる。この場合、ゲート１８は、上述のゲート酸化膜を介してシリコン基板１０に形成されたソース領域及びドレイン領域に接続されている。しかし、レイアウト的に余裕がある場合は、ゲート１８をダミーゲートとして設けても良い。この場合、ゲート１８は、ソース領域及びドレイン領域に接続されない。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法は、第１領域２及び第２領域３がセル領域及び周辺領域に限定されない点を除いて第１の実施形態に係る半導体装置の製造方法と同様である。第２の実施形態においては、第１領域２は層間絶縁膜２３がＣＭＰで研磨されにくい領域であり、第２領域３は層間絶縁膜２３がＣＭＰで研磨されやすい領域である。層間絶縁膜２３がＣＭＰで研磨されやすい領域として、セル端や周辺領域の孤立部が例示される。また、窒化膜１５の膜厚化を施しても良い。

図１Ａは、従来の半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図１Ｂは、従来の半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図１Ｃは、従来の半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図１Ｄは、従来の半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図１Ｅは、従来の半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図１Ｆは、従来の半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図２Ａは、本発明の実施形態に係る半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図２Ｂは、本発明の実施形態に係る半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図２Ｃは、本発明の実施形態に係る半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図２Ｄは、本発明の実施形態に係る半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図２Ｅは、本発明の実施形態に係る半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図２Ｆは、本発明の実施形態に係る半導体装置の製造方法を説明するための半導体ウェハの断面図である。 図２Ｇは、本発明の実施形態に係る半導体装置の製造方法を説明するための半導体ウェハの断面図である。

符号の説明

１、１０１…半導体ウェハ
２…第１領域
３…第２領域
１０２…セル領域
１０３…周辺領域
１０、１１０…シリコン基板
１０ａ、１１０ａ…上面
１１、１１１…素子分離（ＳＴＩ）
１２、１１２…ポリシリコン膜
１３、１１３…ＷＳｉ膜
１４、１１４…酸化膜
１５、１９、１１９…窒化膜
１６、２０、１２０…マスク
１７、１８、１１７、１１８…ゲート
２１、１２１…サイドウォール
２２、１２２…ＳＡＣ
２３、１２３…層間絶縁膜
２３ａ、１２３ａ…上面

Claims (4)

1. 第１領域及び第２領域に積層膜を形成する工程と、
   前記積層膜の上に窒化膜を形成する工程と、
   前記第２領域にある前記窒化膜の第２部分を残すように前記第１領域にある前記窒化膜の第１部分を取り除く工程と、
   前記取り除く工程の後に前記積層膜を前記第２部分とともにパターニングして第１トランジスタの第１ゲートを前記第１領域に形成し、前記第１ゲートと共通の積層構造を有する積層構造体を前記第２領域に形成する工程と、
   前記第１ゲート及び前記積層構造体を形成した後、前記第１領域及び前記第２領域に層間絶縁膜を形成する工程と、
   前記層間絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で研磨する工程と
   を具備する
   半導体装置の製造方法。
2. 前記研磨する工程において、前記窒化膜を研磨ストッパーとして前記層間絶縁膜を研磨する
   請求項１に記載の半導体装置の製造方法。
3. 前記第１領域はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のセル領域であり、前記第２領域は前記ＤＲＡＭの周辺領域である
   請求項１又は２に記載の半導体装置の製造方法。
4. 前記積層構造体は、第２トランジスタの第２ゲートである
   請求項１乃至３のいずれかに記載の半導体装置の製造方法。

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