CN101556936A - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN101556936A
CN101556936A CNA2008101852022A CN200810185202A CN101556936A CN 101556936 A CN101556936 A CN 101556936A CN A2008101852022 A CNA2008101852022 A CN A2008101852022A CN 200810185202 A CN200810185202 A CN 200810185202A CN 101556936 A CN101556936 A CN 101556936A
Authority
CN
China
Prior art keywords
channel region
gate electrode
interlayer dielectric
pattern
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008101852022A
Other languages
English (en)
Inventor
金辰寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101556936A publication Critical patent/CN101556936A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种制造半导体器件的方法。一种制造半导体器件中的垂直晶体管的方法根据设计规则改善了半导体器件的集成度。在蚀刻半导体衬底以形成掩埋的位线之后，形成围绕垂直晶体管的圆柱形沟道区图案的栅极电极图案，从而防止由于蚀刻工艺引起的对栅极电极图案的损坏。栅极电极图案围绕沟道区图案，沟道区图案的宽度比第二源极和漏极区域的窄。然后第二源极和漏极区域沉积在沟道区图案和栅极电极图案上方。因此，颈状沟道区不会由于第二源极和漏极区域的重量而倒塌。

Description

制造半导体器件的方法
技术领域
本发明通常涉及一种制造高集成的半导体器件的方法，更具体地涉及一种制造垂直晶体管的方法，该方法根据设计规则(design rule)改善了半导体器件的集成度(integration)。
背景技术
通常，半导体包括并不总是导电且非完全绝缘的材料。虽然在纯态下半导体类似于绝缘体，但添加杂质或其它的处理可以增大半导体的电导率。杂质添加到半导体，然后该半导体连接到导体以制造半导体器件例如晶体管。半导体器件是指具有各种半导体功能的装置。半导体存储器器件是半导体器件的代表示例。
一种类型的半导体存储器器件包括多个单位单元(unit cell)，每个包括电容器和晶体管。双电容器(double capacitor)已经用于临时存储数据。利用半导体的随环境改变的导电性并响应控制信号(字线)，晶体管已经用于在位线与电容器之间传递数据。晶体管具有包括栅极、源极及漏极的三个区域。源极与漏极之间的电荷响应输入到栅极的控制信号而移动。源极与漏极之间的电荷根据半导体的特性通过沟道区。
当晶体管在半导体衬底中形成时，栅极在半导体衬底中形成，杂质掺入在栅极的两侧以形成源极和漏极。在此情况下，在漏极与源极之间且在栅极下面的空间是晶体管的沟道区。具有水平沟道区的晶体管以给定的面积占据半导体衬底。在复杂的半导体器件的情况下，由于多个晶体管包括在半导体器件中难以减少其所占据的面积。
如果减小半导体器件的面积，那么在每个晶片上能够制造的半导体器件的总数可以增大以提高产率。已经提出几种方法来减小半导体器件的面积。一种方法采用三维晶体管，该三维晶体管包括具有垂直沟道区的垂直晶体管以替代常规的具有水平沟道区的水平晶体管。
图1a至1d是示出在一般半导体器件中制造垂直晶体管的栅极图案的方法的横截面图。
参照图1a，半导体衬底100通过栅极图案掩模110蚀刻以形成圆柱型(cylinder-type)图案。进行湿法蚀刻工艺以蚀刻圆柱型图案的底部，从而获得颈状部(neck-shaped portion)。圆柱型图案的顶部用作第一源极和漏极区域120，圆柱型图案的底部130用作颈状沟道区。杂质被离子注入以形成用作第二源极和漏极区域的有源区140。暴露的半导体衬底被氧化以形成栅极氧化膜150。
如图1b所示，在栅极电极160沉积为围绕圆柱型图案的底部130之后，蚀刻所得到的结构(resulting structure)以暴露有源区140和位于有源区140下方的半导体衬底100，从而获得掩埋的位线(buried bit line)145。在通过蚀刻工艺使布置在字线方向的相邻栅极图案相互隔离后，衬垫氧化膜(padoxide film)172形成在暴露的半导体衬底100上、掩埋的位线145的暴露的侧壁上以及包括栅极图案掩模110、第一源极和漏极区域120和栅极电极160的栅极图案的暴露表面上。
如图1c所示，第一绝缘膜170填充在相互面对的掩埋的位线145之间，用于连接栅极电极160的镶嵌式字线(damascene word line)180通过镶嵌工艺(damascene process)形成在第一绝缘膜170上方。如图1d所示，在第二绝缘膜190沉积在镶嵌式字线180上方后，进行化学机械抛光(CMP)工艺以暴露用作第一源极和漏极区域120的圆柱型图案的顶部。
图2a和2b是扫描声学显微镜(scanning acoustic microscope，SAM)的照片图，示出了在制造图1a到1d的垂直晶体管时产生的问题。具体地，图2a是示出垂直晶体管的平面图，图2b是示出垂直晶体管的横截面图。
参照图2b，每个垂直晶体管被用于蚀刻工艺的光致抗蚀剂图案覆盖以形成掩埋的位线145。然而，由于在形成垂直晶体管的栅极电极160时未对准(misalignment)，栅极电极160的一部分被光致抗蚀剂图案暴露，从而光致抗蚀剂图案之间的表面是不平的。当工艺容限(process margin)足够时，不平的表面不会影响每个垂直晶体管的包括第一源极和漏极区域120或栅极电极160的晶体管的图案。然而，由于工艺容限因为设计规则减小而不足，当蚀刻工艺通过该光致抗蚀剂图案进行时，如图2b所示，栅极氧化膜150、栅极电极160及第一源极和漏极区域120的形状改变。在此情况下，难以保证垂直晶体管的正常工作。
在形成栅极电极160之前，蚀刻半导体衬底100，圆柱型图案的底部130被进一步蚀刻以形成颈部。因此，圆柱型图案的底部130比圆柱型图案的顶部窄，从而图案可能倒塌。随着设计规则变小，垂直晶体管具有较小的高宽比(aspect ratio)。
半导体器件的集成度已经增大，设计规则已经减小。因此，基于通过蚀刻半导体衬底100所获得的圆柱型图案而制造的垂直晶体管的高宽比已经被不断减小。然而，当半导体器件中的垂直晶体管通过上述方法制造时，在掩埋的位线被蚀刻得窄且深时产生由于蚀刻特性引起的未对准或限制。此外，垂直晶体管的图案被过蚀刻，从而可能损坏部分的栅极氧化膜150、栅极电极160及第一源极和漏极区域120。而且，在蚀刻工艺(用于形成圆柱型图案的底部130中的颈部)之后，图案可能倒塌。因此，制造工艺的良率会恶化，产率会降低，制造成本会增加。
发明内容
本发明的各个实施例是在于提供一种制造半导体器件中的垂直晶体管的方法，以防止圆柱形硅图案由于位于硅图案底部的颈部引起的倒塌并防止栅极电极由于未对准而被蚀刻。
根据本发明的实施例，一种制造半导体器件的方法包括：蚀刻半导体衬底以形成柱型(pillar-type)沟道区图案；在沟道区图案的底部中形成掩埋的位线；形成围绕沟道区图案的栅极电极图案；形成连接到栅极电极图案的字线；以及在沟道区图案和栅极电极图案上方形成存储节点。
该方法还包括在半导体衬底和沟道区图案上方形成栅极氧化膜。
形成掩埋的位线包括：离子注入杂质到沟道区的底部中；采用掩埋的位线掩模蚀刻暴露在沟道区之间的半导体衬底；以及在被蚀刻的半导体衬底上方形成层间绝缘膜。
形成层间绝缘膜包括：在被蚀刻的半导体衬底的侧壁上形成氧化膜；沉积层间绝缘膜；以及进行化学机械抛光(CMP)工艺以暴露沟道区的顶表面。
形成层间绝缘膜包括在CMP工艺之前进行退火工艺以使层间绝缘膜稳定。
形成层间绝缘膜包括：通过栅极电极图案掩模蚀刻层间绝缘膜以保证栅极区；沉积栅极电极材料；以及进行CMP工艺以暴露沟道区的顶表面。
栅极电极图案掩模暴露的区域包括沟道区图案掩模的被暴露的区域，该沟道区图案掩模用于蚀刻半导体衬底以形成沟道区。
形成字线包括：蚀刻被字线掩模所暴露的层间绝缘膜；沉积字线材料；以及进行CMP工艺以暴露沟道区的顶表面。
形成存储节点包括：沉积层间绝缘膜；采用栅极电极图案掩模蚀刻层间绝缘膜；在被蚀刻的区域中形成栅极氧化膜；以及通过外延工艺在栅极氧化膜上方沉积硅。
根据本发明的实施例，一种制造垂直晶体管的方法包括：形成柱型沟道区；在沟道区的底部形成第一有源区；在沟道区的侧壁和顶表面上形成栅极氧化膜；形成围绕沟道区的侧壁的栅极电极；以及在沟道区和栅极电极上方形成第二有源区。
柱型沟道区通过采用沟道掩模蚀刻半导体衬底而形成。
该方法还包括蚀刻半导体衬底以形成用于隔离相邻的垂直晶体管的第一层间绝缘膜。
栅极电极通过将栅极电极材料填充在一区域中形成，该区域通过采用栅极掩模蚀刻围绕沟道区的第一层间绝缘膜而形成。
形成第二有源区包括：在形成栅极电极之后形成第二层间绝缘膜；采用栅极掩模蚀刻第二层间绝缘膜；在暴露的沟道区和栅极电极上方形成栅极氧化膜；以及在沟道区和栅极电极上方沉积硅。
硅通过外延工艺沉积。
根据本发明的实施例，一种制造半导体器件的方法包括：在半导体衬底中形成圆柱形沟道区；在每个沟道区的底部中形成有源区；形成围绕每个沟道区的上侧壁的栅极电极图案；在相邻沟道区的栅极电极图案之间形成字线，其中字线连接到栅极电极图案；以及在每个沟道区和相应的栅极电极图案上方形成存储节点。
附图说明
图1a到1d是示出制造一般半导体器件中的垂直晶体管的栅极图案的方法的横截面图。
图2a到2b是示出当制造图1a到1d的垂直晶体管时所产生的问题的照片。
图3a到3f是示出根据本发明实施例制造半导体器件中的垂直晶体管的方法的横截面图。
附图中每个元件的附图标记
100  半导体衬底
110  栅极图案掩模
120  源极和漏极区域
130  底部
140  有源区
145  掩埋的位线
150  栅极氧化膜
160  栅极电极
170  第一绝缘膜
172  衬垫氧化膜
180  镶嵌式字线
190  第二绝缘膜
300  半导体衬底
320  存储节点
330  栅极氧化膜
330_1栅极氧化膜
340  有源区
345  掩埋的位线
360  栅极电极图案
370  第一层间绝缘膜
372  衬垫氧化膜
380  字线
390  第二层间绝缘膜
具体实施方式
图3a到3f是示出根据本发明实施例制造半导体器件中的垂直晶体管的方法的横截面图。
参照图3a到3f，垂直晶体管制造为包括在半导体器件的每个单位单元中的单元晶体管(cell transistor)。在本发明的一个实施例中，一种制造半导体器件的方法包括：蚀刻半导体衬底300以形成柱型沟道区图案；在沟道区图案的底部中形成掩埋的位线345；形成围绕沟道区图案的栅极电极图案360；形成连接到栅极电极图案360的字线380；以及在沟道区图案和栅极电极图案360上方形成存储节点320。
具体地，参照图3a，半导体衬底300采用沟道区图案掩模(未示出)蚀刻以形成柱型沟道区图案。杂质被离子注入到柱型沟道区图案的底部中以形成对应于处于垂直晶体管的一侧的源极和漏极区域的有源区340。包括沟道区的半导体衬底300被氧化以形成栅极氧化膜330。
在形成栅极氧化膜330之后，沟道区图案之间的半导体衬底300被蚀刻如图3b所示。半导体衬底300的在沟道区图案之间的形成有掩埋的位线345的部分不会被蚀刻；然而，半导体衬底300的在沟道区图案之间的在字线方向上的部分被蚀刻以隔离相邻的垂直晶体管的有源区。如图3b所示，对应于每个沟道区图案的有源区被相互分离以形成一对掩埋的位线345。衬垫氧化膜372形成在暴露的半导体衬底300和掩埋的位线345的暴露的侧壁上，第一层间绝缘膜370沉积在衬垫氧化膜372上以填充沟道区图案之间的空间。
在沉积第一层间绝缘膜370后，进行退火工艺以使材料稳定。然后进行化学机械抛光(CMP)工艺以暴露沟道区图案的顶表面。可以进行额外的退火工艺以使利用层间绝缘膜沉积的材料稳定。
如图3c所示，环绕沟道区图案的指定范围采用栅极电极图案掩模(未示出)蚀刻以保证用于形成栅极电极的空间。栅极电极图案掩模暴露的区域包括沟道区图案掩模(未示出)的暴露区域，该沟道区图案掩模在蚀刻半导体衬底300以形成沟道区图案时使用。蚀刻工艺通过可调整的蚀刻选择性来进行从而暴露的沟道区图案没有被蚀刻而暴露的第一层间绝缘膜370被蚀刻。栅极电极材料填充在被蚀刻的空间后，进行CMP工艺直到沟道区图案的顶表面暴露，从而获得栅极电极图案360。
如图3d所示，在相邻的栅极电极图案360之间的第一层间绝缘膜370采用字线掩模(未示出)蚀刻。与形成掩埋的位线345时不同，蚀刻工艺不是对位线方向进行而是对字线方向进行。
如图3e所示，字线380在保留的第一层间绝缘膜370上方的被蚀刻的空间中形成。在形成字线380之后，进行CMP工艺以暴露沟道区图案的顶表面。第二层间绝缘膜390以给定的厚度形成在平坦化的所得到的表面上方。
参照图3f，在沉积第二层间绝缘膜390之后，栅极电极图案360和残留在沟道区图案上方的第二层间绝缘膜390采用图3c中使用的栅极电极图案掩模(未示出)蚀刻。暴露的栅极电极图案360和暴露的第二层间绝缘膜390被氧化以形成栅极氧化膜330_1。进行外延工艺以在第二层间绝缘膜390之间的沟道图案区上的栅极氧化膜330_1上方沉积硅，从而获得垂直晶体管的第二源极和漏极区域320。在半导体器件的情况下，对应于每个单位单元中的存储节点的第二源极和漏极区域320有助于在后续工艺中形成连接到第二源极和漏极区域320的电容器(未示出)。
如上所述，根据本发明的实施例，在半导体衬底300被蚀刻以形成掩埋的位线之后，对应于常规颈部的围绕垂直晶体管的沟道区的栅极电极图案360被形成，从而防止由于蚀刻工艺引起的对栅极电极图案360的损坏。
此外，栅极电极图案360形成为围绕宽度比第二源极和漏极区域320窄的柱型沟道区图案之后，第二源极和漏极区域320沉积在沟道区图案和栅极电极图案360上方。因此，颈状沟道区不会像常规技术由于第二源极和漏极区域320的重量而倒塌。
而且，在根据本发明实施例的制造半导体器件的方法中，垂直晶体管不会倒塌并且栅极电极图案不会受损。因此，易于控制交迭(overlay)例如未对准并保证包括每个图案尺寸的工艺容限，从而提高生产率。
如上所述，根据本发明的实施例，一种制造垂直晶体管的方法包括：形成柱型沟道区；在沟道区的底部形成第一有源区；在沟道区的侧壁和顶表面上形成栅极氧化膜；形成围绕沟道区的侧壁的栅极电极；以及在沟道区和栅极电极上方形成第二有源区。沟道区的柱状(pillar shape)通常构造为圆柱形以便增大集成度同时保证与相邻沟道区的最小分隔距离，但可以根据掩模图案而改变。
本发明的上述实施例是说明性的而不是限制性的。可以有各种替代和等价物。本发明不限于此处所述的沉积、蚀刻、抛光及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。例如，本发明可以在动态随机存储器(DRAM)器件或非易失性存储器器件中实施。鉴于本发明所公开的内容，其它的添加、减少或修改是明显的，并意欲落在附加的权利要求的范围内。
本申请要求于2008年4月10日提交的韩国专利申请第10-2008-0033114号的优先权，其全部内容在此引入以作参考。

Claims (21)

1.一种制造半导体器件的方法，该方法包括：
蚀刻半导体衬底以形成柱型沟道区图案；
在所述沟道区图案的底部中形成掩埋的位线；
形成围绕所述沟道区图案的栅极电极图案；
形成连接到所述栅极电极图案的字线；以及
在所述沟道区图案和所述栅极电极图案上方形成存储节点。
2.根据权利要求1所述的方法，还包括在所述半导体衬底和所述沟道区图案上方形成栅极氧化膜。
3.根据权利要求1所述的方法，其中形成掩埋的位线包括：
离子注入杂质到所述沟道区的所述底部中；
采用掩埋的位线掩模蚀刻暴露在所述沟道区之间的所述半导体衬底；以及
在被蚀刻的半导体衬底上方形成层间绝缘膜。
4.根据权利要求3所述的方法，其中形成所述层间绝缘膜包括：
在所述被蚀刻的半导体衬底的侧壁上形成氧化膜；
沉积所述层间绝缘膜；以及
进行化学机械抛光工艺以暴露所述沟道区的顶表面。
5.根据权利要求4所述的方法，其中形成所述层间绝缘膜包括在所述化学机械抛光工艺之前进行退火工艺以使所述层间绝缘膜稳定。
6.根据权利要求3所述的方法，其中形成所述栅极电极图案包括：
采用栅极电极图案掩模蚀刻所述层间绝缘膜以保证栅极区；
沉积栅极电极材料；以及
进行化学机械抛光工艺以暴露所述沟道区的顶表面。
7.根据权利要求6所述的方法，其中所述栅极电极图案掩模暴露一区域，该区域包括沟道区图案掩模的被暴露的区域，所述沟道区图案掩模用于蚀刻所述半导体衬底以形成所述沟道区。
8.根据权利要求3所述的方法，其中形成字线包括：
蚀刻被字线掩模暴露的所述层间绝缘膜；
沉积字线材料；以及
进行化学机械抛光工艺以暴露所述沟道区的顶表面。
9.根据权利要求1所述的方法，其中形成存储节点包括：
沉积层间绝缘膜；
采用栅极电极图案掩模蚀刻所述层间绝缘膜；
在被蚀刻的区域中形成栅极氧化膜；以及
通过外延工艺在所述栅极氧化膜上方沉积硅。
10.一种制造垂直晶体管的方法，该方法包括：
形成柱型沟道区；
在所述沟道区的底部中形成第一有源区；
在所述沟道区的侧壁和顶表面上形成栅极氧化膜；
形成围绕所述沟道区的所述侧壁的栅极电极；以及
在所述沟道区和所述栅极电极上方形成第二有源区。
11.根据权利要求10所述的方法，其中所述柱型沟道区通过采用沟道掩模蚀刻所述半导体衬底而形成。
12.根据权利要求10所述的方法，还包括蚀刻所述半导体衬底以形成用于隔离相邻的垂直晶体管的第一层间绝缘膜。
13.根据权利要求12所述的方法，其中所述栅极电极通过将栅极电极材料填充在一区域中形成，该区域通过采用栅极掩模蚀刻围绕所述沟道区的所述第一层间绝缘膜而形成。
14.根据权利要求12所述的方法，其中形成第二有源区包括：
在形成所述栅极电极后形成第二层间绝缘膜；
采用所述栅极掩模蚀刻所述第二层间绝缘膜；
在被暴露的沟道区和所述栅极电极上方形成所述栅极氧化膜；以及
在所述沟道区和所述栅极电极上方沉积硅。
15.根据权利要求14所述的方法，其中所述硅通过外延工艺沉积。
16.一种制造半导体器件的方法，该方法包括：
在半导体衬底中形成圆柱形沟道区；
在每个沟道区的底部中形成有源区；
形成围绕每个沟道区的上侧壁的栅极电极图案；
在相邻沟道区的所述栅极电极图案之间形成字线，其中所述字线连接到所述栅极电极图案；以及
在每个沟道区和相应的栅极电极图案上方形成存储节点。
17.根据权利要求16所述的方法，还包括在所述半导体衬底和所述沟道区上方形成栅极氧化膜。
18.根据权利要求16所述的方法，其中形成有源区包括：
离子注入杂质到每个沟道区的底部中；
蚀刻暴露在所述沟道区之间的所述半导体衬底；以及
在被蚀刻的半导体衬底上方形成层间绝缘膜。
19.根据权利要求18所述的方法，其中形成所述栅极电极图案包括：
采用栅极电极图案掩模蚀刻所述层间绝缘膜以保证栅极区；
沉积栅极电极材料；以及
进行化学机械抛光工艺以暴露每个沟道区的顶表面。
20.根据权利要求18所述的方法，其中形成字线包括：
蚀刻被字线掩模暴露的所述层间绝缘膜；
沉积字线材料；以及
进行化学机械抛光工艺以暴露所述沟道区的顶表面。
21.根据权利要求16所述的方法，其中形成存储节点包括：
沉积层间绝缘膜；
采用栅极电极图案掩模蚀刻所述层间绝缘膜；
在被蚀刻的区域中形成栅极氧化膜；以及
通过外延工艺在所述栅极氧化膜上方沉积硅。
CNA2008101852022A 2008-04-10 2008-12-18 制造半导体器件的方法 Pending CN101556936A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080033114A KR100983693B1 (ko) 2008-04-10 2008-04-10 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법
KR1020080033114 2008-04-10

Publications (1)

Publication Number Publication Date
CN101556936A true CN101556936A (zh) 2009-10-14

Family

ID=41164333

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008101852022A Pending CN101556936A (zh) 2008-04-10 2008-12-18 制造半导体器件的方法

Country Status (5)

Country Link
US (1) US7951667B2 (zh)
JP (1) JP2009253273A (zh)
KR (1) KR100983693B1 (zh)
CN (1) CN101556936A (zh)
TW (1) TW200943436A (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2009141073A (ja) * 2007-12-05 2009-06-25 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
US7998808B2 (en) * 2008-03-21 2011-08-16 International Rectifier Corporation Semiconductor device fabrication using spacers
KR101554531B1 (ko) * 2009-02-12 2015-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101129029B1 (ko) * 2010-06-11 2012-03-23 주식회사 하이닉스반도체 수직형 트랜지스터의 불순물영역 형성방법 및 이를 이용한 수직형 트랜지스터 제조방법
KR101159985B1 (ko) * 2010-07-23 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101093627B1 (ko) 2010-09-28 2011-12-15 주식회사 하이닉스반도체 반도체 장치 제조방법
TWI462274B (zh) * 2011-12-08 2014-11-21 Inotera Memories Inc 記憶體陣列與其製作方法
KR101927991B1 (ko) * 2012-07-16 2018-12-12 에스케이하이닉스 주식회사 수직형 반도체 소자, 그 소자를 갖는 모듈과 시스템, 및 그 소자의 제조 방법
US10002962B2 (en) 2016-04-27 2018-06-19 International Business Machines Corporation Vertical FET structure
KR20180063755A (ko) * 2016-12-02 2018-06-12 삼성전자주식회사 반도체 소자
US11908932B2 (en) * 2020-07-23 2024-02-20 Micron Technology, Inc. Apparatuses comprising vertical transistors having gate electrodes at least partially recessed within channel regions, and related methods and systems
TWI844879B (zh) * 2022-07-06 2024-06-11 華邦電子股份有限公司 動態隨機存取記憶體及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0360076A (ja) * 1989-07-27 1991-03-15 Seiko Instr Inc 縦型電界効果トランジスタの製造方法
JP2950558B2 (ja) * 1989-11-01 1999-09-20 株式会社東芝 半導体装置
KR0147584B1 (ko) * 1994-03-17 1998-08-01 윤종용 매몰 비트라인 셀의 제조방법
US6218236B1 (en) * 1999-01-28 2001-04-17 International Business Machines Corporation Method of forming a buried bitline in a vertical DRAM device
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
KR100618875B1 (ko) 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
KR100702769B1 (ko) * 2004-12-28 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100734266B1 (ko) * 2005-07-15 2007-07-02 삼성전자주식회사 콘택 저항이 개선된 수직 채널 반도체 소자 및 그 제조방법
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100734313B1 (ko) * 2006-02-09 2007-07-02 삼성전자주식회사 수직 채널을 갖는 반도체 소자 및 그 제조방법
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
JP4950800B2 (ja) * 2006-08-25 2012-06-13 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100983693B1 (ko) 2010-09-24
TW200943436A (en) 2009-10-16
KR20090107707A (ko) 2009-10-14
US20090258467A1 (en) 2009-10-15
JP2009253273A (ja) 2009-10-29
US7951667B2 (en) 2011-05-31

Similar Documents

Publication Publication Date Title
CN101556936A (zh) 制造半导体器件的方法
US7928504B2 (en) Semiconductor memory device and method for manufacturing the same
US8048737B2 (en) Semiconductor device and method of fabricating the same
US9281369B2 (en) Semiconductor device and method for manufacturing the same
US8120103B2 (en) Semiconductor device with vertical gate and method for fabricating the same
JP3703885B2 (ja) 半導体記憶装置とその製造方法
US9196618B2 (en) Semiconductor device and method of manufacturing the same
KR100618819B1 (ko) 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
US9048293B2 (en) Semiconductor device and method for manufacturing the same
CN102339829A (zh) 半导体器件及其制造方法
JP2002094027A (ja) 半導体記憶装置とその製造方法
CN101937877A (zh) 半导体装置的互连布线结构及其制造方法
KR0151012B1 (ko) 매몰 비트라인 디램 셀 및 제조방법
TWI512948B (zh) 製造高集積度半導體裝置的方法以及利用該方法製成的半導體裝置
JP2004088100A (ja) 垂直デバイス・アレイおよび境界付きビット線コンタクトを有する組込みｄｒａｍの構造およびｄｒａｍを作成する方法
JP2008187141A (ja) 半導体装置とその製造方法及び半導体記憶装置
CN100394584C (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
TWI471947B (zh) 電晶體元件及其製造方法
US20240008246A1 (en) Semiconductor structure and manufacturing method thereof
US9231066B2 (en) Semiconductor device having vertical channel
US10707092B1 (en) Manufacturing method for semiconductor pattern
US9012970B2 (en) Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US7205208B2 (en) Method of manufacturing a semiconductor device
US7056802B2 (en) Method for fabricating a trench capacitor with an insulation collar which is electrically connected to a substrate on one side via a buried contact, in particular for a semiconductor memory cell
US6750098B2 (en) Integrated semiconductor memory and fabrication method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20091014