TWI546899B - 半導體裝置和用於形成其之方法 - Google Patents

半導體裝置和用於形成其之方法 Download PDF

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Description

半導體裝置和用於形成其之方法 【優先權宣告】
本申請案宣告2011年1月3日呈遞的韓國第10-2011-0000219號申請案的優先權，並且將其所揭露的整體內容藉由參考方式併入於此。
本發明的實施例涉及一種半導體裝置，更特別是涉及一種半導體裝置和一種用於形成其之方法。
隨著半導體裝置的整合度增高，設計規則正逐漸減少。由於設計的規則是減少，高度整合的半導體存儲裝置(例如，動態隨機存取存儲器(DRAM))的發展是達到其物理極限。因此，降低數據的單元存儲一個位元(1位元)的單位面積之研究正在進行。最近，單位單元設計執行已從用於存儲一個位元之8F2尺寸的單位位元轉換成6F2尺寸或4F2尺寸的單位位元，使得高密度的單元結構可以被配置。
為了建構具有4F2尺寸的單位單元之電晶體，對應於源極和汲極部分的接面部分將在1F2尺寸的格式中是必要的。要做到這一點，許多開發人員和公司對包括垂直通道之單元電晶體進行深入的研究，其中源極和汲極可形成在1F2尺寸的格式內。對於包括垂直通道之單元電晶體，能夠 操作單元之電晶體的源極區域和汲極區域分別形成在上部分和下部分，並且電晶體透過垂直型通道來操作。在具有這些特徵的裝置中，在8F2尺寸的單位位元內水平運行的源極和汲極區域位於上部分和下部分，以此方式源極和汲極區都以垂直結構的形式來配置，使得單元電晶體可以在4F2尺寸的單位位元內運行。然而，由於結構的複雜性，具有這樣垂直通道的單元電晶體結構是很難以製造的，也是非常難以形成單元電晶體結構。
本發明的各種實施例是針對提供半導體裝置和形成其之方法，其實質上排除由於相關技術的局限和弊端所致的一個或多個問題。
本發明的實施例涉及一種具有高整合度的垂直單元電晶體的半導體裝置和一種形成其之方法。
根據本發明的態樣，一種半導體裝置包括：基板；支柱，其係提供在該基板上方並且從該基板的上表面以正交方向延伸；第一接面區域，其係提供在該支柱的下部分處；第二接面區域，其係提供在該支柱的上部分處；通道，其係提供在該第一和該第二接面區域之間；位元線，其係形成在該第一接面區域下方；以及絕緣膜，其係形成在該位元線下方。
該半導體裝置可進一步包括：多晶矽層，其係提供在該支柱和該位元線之間。
該半導體裝置可進一步包括：屏障導電層，其係提供在該多晶矽層和該位元線之間。
該屏障導電層可包括鈦(Ti)和氮化鈦(TiN)膜或鈷(Co)的層狀結構。
該半導體裝置可進一步包括：非晶矽層，其係形成在該支柱和該位元線之間。
該位元線可包括金屬，其中該金屬包括基於金屬之材料。
該半導體裝置可進一步包括：閘極氧化物膜，其係形成在該支柱的側壁上方，該閘極氧化物膜覆蓋該通道；以及閘極形成在該閘極氧化物膜上方。
該基板可為一種矽基板，該裝置進一步包括：從該基板的上表面以正交方向突出的結構，該結構包括該支柱和該位元線。
該半導體裝置可進一步包括：屏障導電層和導電層，其係形成在該第二接面區域上方；以及存儲節點，其係形成在該導電層上方。
根據本發明的另一個態樣，一種形成半導體裝置的方法，包括：蝕刻半導體基板以形成凹槽；在該凹槽內和該凹槽下部分和側壁上方形成絕緣膜；在該凹槽內的該絕緣膜上方形成位元線；以掩埋該凹槽的方式將矽層形成在該半導體基板上；藉由佈植離子在該矽層的下部分而在該矽層的下部分中形成第一接面區域；以及藉由蝕刻該矽層、該第一接面區域和該半導體基板來形成支柱。
形成該凹槽可包括：在該半導體基板上方形成氧化物膜和硬遮罩圖案；以及使用該硬遮罩圖案作為蝕刻遮罩來蝕刻該氧化物膜和該半導體基板。
該凹槽具有50奈米到300奈米的深度。
該方法可進一步包括：在形成該凹槽之後，在H2環境中執行退火製程。
形成該絕緣膜可包括：在該半導體上方形成絕緣材料，以覆蓋該凹槽的經暴露的表面；以及在該絕緣材料上執行回蝕製程。
該方法可進一步包括：在形成該位元線之後，在該凹槽內的該位元線上方形成多晶矽層。
該方法可進一步包括：形成一個屏障導電層之間的位元線和多晶矽層。
該方法可進一步包括：在形成該位元線之後，在該位元線上方形成非晶矽層。
該方法可進一步包括：在形成該位元線之後，暴露半導體基板的表面和該凹槽的側壁的上部分。
暴露半導體基板的表面和該凹槽的側壁的上部分的步驟可包括：在該氧化物膜和該絕緣膜上執行離子佈植；以及藉由執行清洗製程移除經離子佈植的氧化物膜和經離子佈植的絕緣膜。
該方法可進一步包括：在暴露半導體基板的表面和該凹槽的側壁的上部分之後，在該多晶矽圖案、該凹槽和該半導體基板上方形成未摻雜的非晶矽層；藉由在該未摻雜 的非晶矽層上執行固相磊晶來形成結晶矽層；以及藉由使用該結晶矽層作為晶種來執行選擇性磊晶成長的方法以形成該矽層。
該方法可進一步包括：在暴露該半導體基板的表面和該凹槽的側壁的上部分之後，在200℃至1000℃的溫度和H2的大氣中執行熱處理製程10至120分鐘。
該方法可進一步包括：在形成該矽層之後，執行熱處理製程以在該位元線和該多晶矽層之間形成矽化物。
可在300℃至800℃的溫度在N2環境中執行熱處理製程1至60分鐘。
該方法可進一步包括：在形成該矽層之後，在該矽層上執行平坦化蝕刻製程。
形成該第一接面區域可包括：佈植N型離子或P型離子，其中該N型離子包括磷(Ph)或砷(As)並且該P型離子包括硼(B)。
執行包括1E10/cm2到1E18/cm2的劑量和1KeV到200KeV的能量的製程條件以形成該第一接面區域。
藉由蝕刻該矽層、該第一接面區域和該半導體基板來形成該支柱可包括：在垂直於位元線的長軸的方向上執行蝕刻到預定深度，該預定深度對應到該位元線的頂端的高度。
該方法可進一步包括：在形成該支柱之後，在該支柱的側壁處形成該閘極氧化物膜；在該閘極氧化物膜的上方形成閘極；以及在該支柱的上部分形成第二接面區域。
該方法可進一步包括：在形成該間隔物之後，在該第二接面區域上方形成屏障導電層和導電層；以及在該導電層上方形成存儲節點。
繼續根據本發明的另一個態樣，一種形成半導體裝置的方法，包括：在半導體基板上方形成絕緣膜圖案和位元線；使用藉由該位元線和該絕緣膜圖案所暴露出的該半導體基板作為晶種，在該半導體基板上方形成矽層；透過佈植離子到該矽層，在矽層的下部分處形成第一接面區域；以及藉由蝕刻該矽層和該第一接面區域來形成支柱。
該方法可進一步包括：在形成該位元線之後，在該位元線上方形成多晶矽圖案。
該方法可進一步包括：在該半導體基板上方形成該絕緣膜圖案和該位元線之後，在該半導體基板上執行熱處理製程。
該熱處理製程可是在400℃至1000℃的溫度和H2、Ar或N2的大氣中執行10至3600秒。
該方法可進一步包括：在形成該絕緣膜圖案和該位元線之後，形成在該絕緣膜圖案、該位元線和該多晶矽圖案的側壁處的間隔物。
該方法可進一步包括：在形成該間隔物之後，在該半導體基板和該多晶矽圖案上方形成未摻雜的非晶矽層；藉由在該未摻雜的非晶矽層上執行固相磊晶來形成結晶矽層；以及藉由使用該結晶矽層作為晶種來執行選擇性磊晶成長的方法以形成該矽層。
該矽層的形成可包括：在200℃至1000℃的溫度和H2的大氣中執行熱處理製程10至120分鐘。
該方法可進一步包括：在形成該矽層之後，在該位元線和該多晶矽層之間的位置處執行熱處理製程，從而形成矽化物。
藉由蝕刻該矽層和該第一接面區域之該支柱的形成可包括：執行該蝕刻到預定深度，該預定深度對應到在垂直該位元線的方向中的該位元線的頂端的高度。
該方法可進一步包括：在形成該支柱之後，在該支柱的側壁處形成該閘極氧化物膜；在該閘極氧化物膜的上方形成閘極；以及在該支柱的上部分形成第二接面區域。
該方法可進一步包括：在形成該第二接面區域之後，在該第二接面區域上方形成屏障導電層和導電層；以及在該導電層上方形成存儲節點。
現在已做出對本發明實施例的詳細參考，本發明，其中的例子說明在所附的圖式中。無論甚麼情況的可能，相同的參考數字將用於整個圖式以指示相同或相似的元素。
圖1是根據本發明實施例來說明半導體裝置的橫截面視圖。根據本實施例的半導體裝置包括：第一接面區域118b，形成在矽層116b下方；位元線108，形成在第一接面區域118b下方；以及絕邊膜106，形成在位元線108下方。在一個實現中，絕緣膜106的底部是被掩埋在半導體 基板100中，例如配置在半導體基板100的上表面下方。
此外，實施例可能進一步包括：屏障導電層110，形成在多晶矽層112和位元線108之間；閘極氧化物膜124，形成在支柱128周圍；層間絕緣膜122，插入在鄰近的支柱之間；閘極126，形成在層間絕緣膜122和支柱128的橫向面(或側壁)上方；以及第二接面區域130，形成於支柱128的上部分中。通道被定義在矽層116b中的第一和第二接面區域之間。
位元線108可包括鎢(W)並且屏障導電層110可包括無論是鈦(Ti)和氮化鈦(TiN)膜或鈷(Co)的層狀結構。此外，多晶矽層112可以非晶矽層替換。
在實施例中，位元線位於支柱的較低的延長線處，使得其更容易地提供4F2尺寸的結構。在實施例中，位元線包括金屬材料，以減少位元線和位元線電容的電阻，進而改善感測餘裕(sensing margin)和數據保存(data retention)的特點。
一種形成上述根據本發明實施例的半導體裝置的方法將參照以下圖式來描述。圖2A至2I是本發明實施例來說明形成半導體裝置的方法之橫截面視圖。
參考圖2A，氧化物膜102形成在半導體基板100上方，並且硬遮罩圖案形104形成在氧化物膜102上方。隨後，使用硬遮罩圖案104作為蝕刻遮罩來蝕刻氧化物膜102和半導體基板100，使得凹槽R係形成。在實現中的凹槽R具有50奈米到300奈米的深度。形成凹槽R之後，處理可 進行以處理凹槽(R)的表面損傷。在一個實現中，處理製程包括包含H2的退火製程。
參考圖2B，絕緣材料是形成在包括凹槽(R)的半導體基板100上方，然後回蝕。一部分的絕緣膜，即絕緣膜106，仍然處於凹槽(R)的較低部分。該絕緣膜106可包括旋塗式介電質(Spin-On Dielectrics，SOD)、高密度電漿(HDP)、四乙基矽氧烷(Tetraethoxysilane，TEOS)或硼磷矽玻璃(boro-phospho-silicate-glass，BPSG)。在一個實現中，在凹槽R中的絕緣膜106的高度(或厚度)是從10奈米到100奈米。
隨後，位元線金屬材料形成在絕緣膜106上方，然後回蝕以形成位元線108。屏障金屬材料形成在位元線108上方，然後回蝕以形成屏障導電層110。多晶矽是形成在屏障導電層110上方，然後將其回蝕，使得多晶矽層112形成。位元線108可包括金屬基材料，並且屏障導電層110可包括無論是鈦(Ti)和氮化鈦(TiN)膜或鈷(Co)的層狀結構。在一個實現中，金屬基材料包括鎢(W)、銅(Cu)或鋁(Al)。在這種情況下，假如必要的話，多晶矽層112可能會更改為非晶矽層。在一個實現中，位元線108、屏障導電層110、和多晶矽層112的層間結構具有為10nm至100nm的厚度。
屏障導電層110的形成可用於增加位在位元線108和多晶矽層112之間的附著力。多晶矽層112的形成能使在隨後製程中形成的接面區域118(見圖2G中的“118”)以歐 姆接觸位元線108，以減少接面漏電流。
參考圖2C，在移除硬遮罩圖案104之後，傾斜離子佈植(tilt ion implantation)是執行在形成在半導體基板100上方的氧化物膜102上，並且也執行在形成凹槽(R)的上側壁上方的絕緣膜106的部分上。受這次傾斜離子佈植而由此產生的氧化物膜102和絕緣膜106的部分係藉由清洗製程而被移除，因為膜的佈植部分的蝕刻選擇率是高於基板100、絕緣膜106的非離子部分和多晶矽層112。
參考圖2D，形成在經離子佈植的半導體基板100上方的氧化物膜102和形成在凹槽R的上側壁的上方的絕緣膜106是透過清洗製程來移除。因此，半導體基板100的上表面和形成凹槽R的上側壁102的基板部分被暴露出來。
參考圖2E，未摻雜的非晶矽113形成在經暴露的半導體基板100和在凹槽R的上側壁上方。
參考圖2F，未摻雜非晶矽113採用固相磊晶來熱處理，使得結晶矽114係形成。此後，矽層116使用選擇性磊晶成長方法來形成，其中結晶矽114作為晶種使用。在一個實現中，矽層116是用來掩埋凹槽R的上部分，並且從底下的結構(例如，半導體基板)的表面成長，使得所產生的矽層116具有特定的高度。矽層116可被形成以具有從半導體基板100的表面有10奈米到1000nm的高度。在一個實現中，使用選擇性磊晶成長的方法或者熱處理的方法來成長矽層116，其中熱處理是在H2環境中以200℃至1000℃的溫度進行了10至120分鐘。
在形成矽層116之後，熱處理可執行在矽層116上，使得矽化物材料(未顯示)形成在屏障導電層110和多晶矽層112之間。在一個實現中，熱處理是在N2環境中以300℃至800℃的溫度執行1至60分鐘。
參考圖2G，平坦化蝕刻製程是在矽層116上執行，並且N型離子或P型離子被佈植，使得第一接面區域的118形成。在一個實現中，平坦化蝕刻製程可能會以這種方式進行，形成在多晶矽層112上方的第一接面區域118和矽層116的部分的層狀結構具10到200奈米的厚度。如果上面提到的層間結構具有10nm或更小的厚度，層狀結構被作為電晶體使用是困難的。如果上面提到的層間結構具有200奈米以上的厚度，電阻是加大，使得層狀結構被作為電晶體使用也是困難的。在一個實現中，N型離子包括磷(Ph)或砷(As)並且P型離子包括硼(B)或BF2。此外，離子佈植製程可能在1E10/cm2到1E18/cm2的劑量和1KeV到200KeV能量的製程條件下進行。
參考圖2H，在遮罩圖案120係形成在矽層116上方之後，矽層116、第一接面區域118和半導體基板100使用遮罩圖案120作為蝕刻遮罩來蝕刻，使得絕緣膜106的上層側壁被暴露出來，並且線型層狀結構係形成，其包括延伸在第一方向的線型矽層116a和第一線型接面區域118a。在一個實現中，遮罩圖案120可能是線和空間型(例如，線圖案)，其具有在第一方向中的長軸。
參考圖2I，層間絕緣膜122形成在線型層狀結構之間。 在一個實現中，層間絕緣膜122可以包括高密度電漿(HDP)或旋轉式介電質(SOD)。此後，線型層狀結構和層間絕緣膜122在垂直於第一方向的第二方向(圖2H的左到右水平方向)上蝕刻，從而使得支柱128被形成。在此實施例中，第一方向係平行於位元線108的長軸方向。因此，在支柱128的狀況中，當線型層狀結構是在第二方向蝕刻時，在第一方向延伸的線型矽層116a和在第一方向延伸的線型第一接面區域118a是被蝕刻到等於或高於位元線108的上表面的深度，使得支柱128可被形成。支柱128可具有如“B”所示的方形或四角形，其顯示圖2I的部分“A”的平面視圖。
此後，閘極氧化物膜124形成在支柱128的側表面上方，並且閘極126係形成在具有在第二方向延伸的長軸的閘極氧化物膜124上。在一個實現中，閘極氧化物膜124是由支柱128的表面的氧化所形成。
此後，絕緣膜(未顯示)形成在延長在第二方向中的閘極126之間，並且遮罩圖案120被移除。因此，支柱128被暴露，並且離子佈植係被執行在矽層116b的暴露部分上，使得第二接面區域130係被形成。在此實施例中，第一接面區域的118b和第二接面區域130作為源極或汲極使用，使得垂直通道係形成在支柱128中。雖然沒有在圖式上顯示，屏障導電層和導電層可形成在第二接面區域130上方，從而形成存儲電極。
按照本發明實施例的形成半導體裝置的方法，凹槽是 形成於半導體基板中並且位元線是形成在支柱的下部分，使得4F2尺寸的半導體裝置係形成。在絕緣膜形成之後，位元線是形成在絕緣膜上方，使得位元線的寄生電容降低，並且同時數據感測餘裕和數據保存時間可以增加。此外，位元線是由金屬所形成的，使得位元線電阻降低。矽化物形成在屏障導電層和多晶矽層之間以減少接觸電阻，使得在位元線之間的交界面處產生缺陷的可能性會減少。
本發明的範圍並不限於上述的方法和結構。本發明的另一種實施例包括形成支柱在基板上方，而沒有形成凹槽在基板中。其詳細說明將參考圖3和4A至4F來描述。
圖3是根據本發明另一個實施例來說明半導體裝置的橫截面視圖。圖4A至4G是本發明另一個實施例來說明形成半導體裝置的方法之橫截面視圖。
參考圖3，根據本發明另一實施例的半導體裝置包括支柱224、形成在矽層213b下方的第一接面區域214b、形成在第一接面區域214b下方的位元線204a和形成在位元線204a下方的絕緣膜圖案202a。
此外，根據本發明另一實施例的半導體裝置可進一步包括：屏障金屬圖案206a，形成在位元線204a和多晶矽圖案208a之間；閘極氧化物膜220，形成在支柱224周圍；層間絕緣膜218，形成在相鄰的支柱224之間；閘極222，形成在層間絕緣膜218和支柱224上方；以及第二接面區域226，形成於支柱224的上部分。
在本實施例中，位元線204a可能包括鎢(W)並且屏 障金屬圖案206a可能包括無論是鈦和氮化鈦膜或鈷(Co)的層狀結構。在一些實施例中，多晶矽型208a可能是非晶矽層。
根據本發明另一實施例的形成半導體裝置的方法將參考圖4A至4F來描述。
參考圖4A，氧化物膜202、位元線導電膜204、屏障導電膜206和多晶矽層208係形成在半導體基板200上方。 氧化物膜202可藉由化學氣相況積(CVD)或熱氧化製程來形成或成長以具有10nm至500nm的厚度。在位元線導電層204可能包括鎢(W)和屏障導電層206可包括無論是鈦和氮化鈦膜或鈷(Co)的層狀結構。此外，如果必要，多晶矽層208可以非晶矽層替換。
參考圖4B，遮罩圖案(未顯示)形成在多晶矽層208上方，並且多晶矽層208是使用遮罩圖案(未顯示)作為蝕刻遮罩來蝕刻，使得多晶矽圖案208a、屏障金屬圖案206a、位元線204a和氧化物膜202a係形成。此外，該製程暴露了半導體基板200的表面。為了防止半導體基板200的暴露表面被損壞，處理製程是被執行在一實現中。具體來說，熱處理可進行在H2、Ar或N2的大氣中。最好，熱處理執行在400℃至1000℃的溫度10至3600秒。
隨後，間隔物210形成在多晶矽圖案208a、屏障金屬圖案206a、位元線204a和氧化物膜圖案202a的側壁上方。在形成絕緣膜之後，間隔物210可藉由回蝕製程來形成。
參考圖4C，未摻雜非晶矽211形成在半導體基板200 和多晶矽圖案208a上方。
參考圖4D，未摻雜非晶矽層211採用固相磊晶來熱處理，使得結晶矽212係形成。此後，矽層213使用選擇性磊晶成長方法來形成，其中結晶矽212是作為晶種來使用。
根據多晶矽圖案208a的高度，矽層213可形成以具有10奈米到1000nm的高度。矽層213可通過選擇性磊晶成長的方法來成長，或使用是在H2大氣中以200℃至1000℃的溫度進行熱處理。
在矽層213形成之後，熱處理係執行在矽層213上，使得矽化物材料(未顯示)形成在屏障金屬圖案206a和多晶矽圖案208a之間。在一個實現中，熱處理在N2大氣下以300℃至800℃的溫度執行1至60分鐘。如果多晶矽圖案208a是由非晶矽所形成，非晶矽可更改為結晶多晶矽而透過固相磊晶進行熱處理。
這樣，矽層213的形成可以使矽層213配置在隨後的製程中的支柱的形成中，從而使得位元線204a可能設在支柱(見圖4G中的“224”)的較低延長線處，以形成在隨後的製程中。
參考圖4E，平坦化蝕刻製程是在矽層213上執行，並且N型離子或P型離子被佈植，使得第一接面區域的214形成。在一個實現中，N型離子包括磷(Ph)或砷(As)並且P型離子包括硼(B)或BF2。離子佈植製程中可以1E10/cm2到1E18/cm2的劑量和1KeV到200KeV能量來執行。
參考圖4F，在遮罩圖案216係形成在矽層213上方之後，矽層213、第一接面區域214使用遮罩圖案216作為蝕刻遮罩來蝕刻，使得氧化物膜圖案202a的上層側壁被暴露出來，並且線型層狀結構係在平行於位元線204a的長軸的第一方向中延伸來形成，其中該線型層狀結構包括第一線型矽層213a和第一線型接面區域214a。在此實施例中，矽層213蝕刻到氧化物膜圖案202a的上表面下方的點，使得半導體基板仍然藉由結晶矽212的部分所覆蓋。遮罩圖案216可能是線和空間型，其具有在第一方向中的長軸。
參考圖4G，層間絕緣膜218形成在線型夾層結構之間。層間絕緣膜218可就由高密度電漿(HDP)或旋轉式介電質(SOD)製程所形成。此後，線型層狀結構在垂直於第一方向的第二方向上蝕刻，從而使得支柱224被形成。更詳細的是，在蝕刻之前，矽層213a和第一接面區域214a在第一方向延伸。蝕刻製程是執行在垂直於第一方向的第二方向上以達位元線208的頂端的深度，從而形成支柱224。在一些實施例中，深度可超過位元線208的頂端。支柱224可是如“D”所示的方形或四角形，其顯示圖4G的部分“C”的平面視圖。
此後，閘極氧化物膜220係形成以圍繞支柱224，並且具有在第二方向延伸的長軸的閘極222形成在閘極氧化物膜220上方。閘極氧化物膜220可藉由支柱224表面的氧化所形成。
此後，絕緣膜(未顯示)形成在閘極222之間，並且 遮罩圖案216被移除。然後，離子佈植係被執行在經暴露的矽層213b上，使得第二接面區域226係被形成。在此實施例中，第一接面區域的214b和第二接面區域226作為源極或汲極使用，使得垂直通道係形成在支柱224中。
雖然沒有在圖式上顯示，在一個實現中，屏障導電層和導電層可形成在第二接面區域226上方，然後存儲電極係形成在傳導層上方。
正如上述明顯說明，上面根據本發明另一實施用於形成半導體裝置的方法形成絕緣膜在半導體基板上方，並且形成位元線在絕緣膜上方，以減少位元線的電容，並同時間增加數據感測餘裕和數據保存時間。此外，位元線是形成於隨後製程中所形成的支柱的較低延長線處，使得4F2尺寸的結構可以完成。該位元線是由金屬所形成，使得位元線電阻降低。矽化物形成在屏障導電層和多晶矽層之間以減少接觸電阻，使得在位元線之間的交界面處產生缺陷的可能性會減少。
上面本發明實施例是說明性的，而不是限制性的。各種替代和等效是可能的。這項發明不僅限於此處所描述的實施例。發明也不局限於任何特定類型的半導體裝置。其他添加、減少或修改是顯而易見鑑於目前的披露，並且意圖落於所附的申請專利範圍的範疇之內。
本發明包括以下特徵。
1.一種半導體裝置，包括：基板； 支柱，其係提供在該基板上方並且從該基板的上表面以正交方向延伸；第一接面區域，其係提供在該支柱的下部分處；第二接面區域，其係提供在該支柱的上部分處；通道，其係提供在該第一和該第二接面區域之間；位元線，其係形成在該第一接面區域下方；以及絕邊膜，其係形成在該位元線下方。
2.根據申請專利範圍第1項之半導體裝置，進一步包括：多晶矽層，其係提供在該支柱和該位元線之間。
3.根據申請專利範圍第2項之半導體裝置，進一步包括：屏障導電層，其係提供在該多晶矽層和該位元線之間。
4.根據申請專利範圍第3項之半導體裝置，其中，該屏障導電層包括鈦(Ti)和氮化鈦(TiN)膜或鈷(Co)的層間結構。
5.根據申請專利範圍第1項之半導體裝置，進一步包括：非晶矽層，其係形成在該支柱和該位元線之間。
6.根據申請專利範圍第1項之半導體裝置，其中，該位元線包括金屬，其中該金屬包括基於金屬之材料。
7.根據申請專利範圍第1項之半導體裝置，進一步包括：閘極氧化物膜，其係形成在該支柱的側壁上方，該閘 極氧化物膜覆蓋該通道；以及閘極形成在該閘極氧化物膜上方。
8.根據申請專利範圍第1項之半導體裝置，其中，該基板是一種矽基板，該裝置進一步包括：從該基板的上表面以正交方向突出的結構，該結構包括該支柱和該位元線。
9.根據申請專利範圍第8項之半導體裝置，進一步包括：屏障導電層和導電層，其係形成在該第二接面區域上方；以及存儲節點，其係形成在該導電層上方。
10.一種形成半導體裝置的方法，包括：在半導體基板上方形成絕緣膜圖案和位元線；使用藉由該位元線和該絕緣膜圖案所暴露出的該半導體基板作為晶種，在該半導體基板上方形成矽層；透過佈植離子到該矽層，在矽層的下部分處形成第一接面區域；以及藉由蝕刻該矽層和該第一接面區域來形成支柱。
11.根據申請專利範圍第10項之方法，進一步包括：在該位元線上方形成多晶矽圖案。
12.根據申請專利範圍第10項之方法，進一步包括：在該半導體基板上執行熱處理製程。
13.根據申請專利範圍第10項之方法，其中，該熱處理製程是在400℃至1000℃的溫度和H2、Ar或N2的大氣 中執行10至3600秒。
14.根據申請專利範圍第10項之方法，進一步包括：形成在該絕緣膜圖案、該位元線和該多晶矽圖案的側壁處的間隔物。
15.根據申請專利範圍第10項之方法，進一步包括：在該半導體基板和該多晶矽圖案上方形成未摻雜的非晶矽層；藉由在該未摻雜的非晶矽層上執行固相磊晶來形成結晶矽層；以及藉由使用該結晶矽層作為晶種來執行選擇性磊晶成長的方法以形成該矽層。
16.根據申請專利範圍第10項之方法，其中，該矽層的形成包括：在200℃至1000℃的溫度和H2的大氣中執行熱處理製程10至120分鐘。
17.根據申請專利範圍第10項之方法，進一步包括：在該位元線和該多晶矽層之間的位置處執行熱處理製程，從而形成矽化物。
18.根據申請專利範圍第10項之方法，其中，藉由蝕刻該矽層和該第一接面區域之該支柱的形成包括：執行該蝕刻到預定深度，該預定深度對應到在垂直該位元線的方向中的該位元線的頂端的高度。
19.根據申請專利範圍第10項之方法，進一步包括：在該支柱的側壁處形成該閘極氧化物膜； 在該閘極氧化物膜的上方形成閘極；以及在該支柱的上部分形成第二接面區域。
20.根據申請專利範圍第10項之方法，進一步包括：在該第二接面區域上方形成屏障導電層和導電層；以及在該導電層上方形成存儲節點。
100‧‧‧半導體基板
102‧‧‧氧化物膜
104‧‧‧硬遮罩圖案
106‧‧‧絕緣膜
108‧‧‧位元線
110‧‧‧屏障導電層
112‧‧‧多晶矽層
113‧‧‧未摻雜非晶矽
114‧‧‧結晶矽
116‧‧‧矽層
116a‧‧‧線型矽層
116b‧‧‧矽層
118‧‧‧第一接面區域
118a‧‧‧第一線型接面區域
118b‧‧‧第一接面區域
120‧‧‧遮罩圖案
122‧‧‧層間絕緣膜
124‧‧‧閘極氧化物膜
126‧‧‧閘極
128‧‧‧支柱
130‧‧‧第二接面區域
200‧‧‧半導體基板
202‧‧‧氧化物膜
202a‧‧‧氧化物膜圖案
204‧‧‧位元線導電層
204a‧‧‧位元線
206‧‧‧屏障導電膜
206a‧‧‧屏障金屬圖案
208‧‧‧多晶矽層
208a‧‧‧多晶矽圖案
210‧‧‧間隔物
211‧‧‧未摻雜非晶矽
212‧‧‧結晶矽
213‧‧‧矽層
213a‧‧‧第一行型矽層
213b‧‧‧矽層
214‧‧‧第一接面區域
214a‧‧‧第一線型接面區域
214b‧‧‧第一接面區域
216‧‧‧遮罩圖案
218‧‧‧層間絕緣膜
220‧‧‧閘極氧化物膜
222‧‧‧閘極
224‧‧‧支柱
226‧‧‧第二接面區域
R‧‧‧凹槽
圖1是根據本發明實施例來說明半導體裝置的橫截面視圖。
圖2A至2I是本發明實施例來說明形成半導體裝置的方法之橫截面視圖。
圖3是根據本發明另一個實施例來說明半導體裝置的橫截面視圖。
圖4A至4G是本發明另一個實施例來說明形成半導體裝置的方法之橫截面視圖。
100‧‧‧半導體基板
106‧‧‧絕緣膜
108‧‧‧位元線
110‧‧‧屏障導電層
112‧‧‧多晶矽層
116b‧‧‧矽層
118b‧‧‧第一接面區域
122‧‧‧層間絕緣膜
124‧‧‧閘極氧化物膜
126‧‧‧閘極
128‧‧‧支柱
130‧‧‧第二接面區域

Claims (20)

  1. 一種形成半導體裝置的方法，包括：蝕刻半導體基板以形成凹槽；在該凹槽內和該凹槽下部分和側壁上方形成絕緣膜；在該凹槽內的該絕緣膜上方形成位元線；以掩埋該凹槽的方式藉由執行選擇性磊晶成長的方法將矽層形成在該位元線上；藉由佈植離子在該矽層的下部分而在該矽層的下部分中形成第一接面區域；以及藉由蝕刻該矽層、該第一接面區域和該半導體基板來形成支柱。
  2. 根據申請專利範圍第1項之方法，其中，形成該凹槽包括：在該半導體基板上方形成氧化物膜和硬遮罩圖案；以及使用該硬遮罩圖案作為蝕刻遮罩來蝕刻該氧化物膜和該半導體基板。
  3. 根據申請專利範圍第1項之方法，其中，該凹槽具有50奈米到300奈米的深度。
  4. 根據申請專利範圍第1項之方法，進一步包括：在H2環境中執行退火製程。
  5. 根據申請專利範圍第1項之方法，其中，形成該絕緣膜包括：在該半導體基板上方形成絕緣材料，以覆蓋該凹槽的 經暴露的表面；以及在該絕緣材料上執行回蝕製程。
  6. 根據申請專利範圍第1項之方法，進一步包括：在該凹槽內的該位元線上方形成多晶矽層。
  7. 根據申請專利範圍第6項之方法，進一步包括：在該位元線和該多晶矽層之間形成屏障導電層。
  8. 根據申請專利範圍第1項之方法，進一步包括：在該位元線上方形成非晶矽層。
  9. 根據申請專利範圍第1項之方法，進一步包括：暴露該半導體基板的表面和該凹槽的側壁的上部分。
  10. 根據申請專利範圍第2項之方法，其中，暴露步驟包括：在該氧化物膜和該絕緣膜上執行離子佈植；以及藉由執行清洗製程移除經離子佈植的氧化物膜和經離子佈植的絕緣膜。
  11. 根據申請專利範圍第6項之方法，其中形成該矽層包括：在該多晶矽層、該凹槽側壁和該半導體基板上方形成未摻雜的非晶矽層；藉由在該未摻雜的非晶矽層上執行固相磊晶來形成結晶矽層；以及藉由使用該結晶矽層作為晶種來執行選擇性磊晶成長的方法以形成該矽層。
  12. 根據申請專利範圍第10項之方法，進一步包括： 在暴露該半導體基板的表面和該凹槽的側壁的上部分之後，在200℃至1000℃的溫度和H2的大氣中執行熱處理製程10至120分鐘。
  13. 根據申請專利範圍第6項之方法，進一步包括：執行熱處理製程以在該位元線和該多晶矽層之間形成矽化物。
  14. 根據申請專利範圍第13項之方法，其中，在300℃至800℃的溫度在N2環境中執行熱處理製程1至60分鐘。
  15. 根據申請專利範圍第1項之方法，進一步包括：在該矽層上執行平坦化蝕刻製程。
  16. 根據申請專利範圍第1項之方法，其中，形成該第一接面區域包括：佈植N型離子或P型離子，其中該N型離子包括磷(Ph)或砷(As)並且該P型離子包括硼(B)。
  17. 根據申請專利範圍第1項之方法，其中，形成該第一接面區域在包括1E10/cm2到1E18/cm2的劑量和1KeV到200KeV的能量的製程條件下執行。
  18. 根據申請專利範圍第1項之方法，其中，形成該支柱包括：在垂直於該位元線的長軸的方向上執行蝕刻到預定深度，該預定深度對應到該位元線的頂端的高度。
  19. 根據申請專利範圍第1項之方法，進一步包括：在該支柱的側壁上方形成該閘極氧化物膜； 在該閘極氧化物膜上方形成閘極；以及在該支柱的上部分形成第二接面區域。
  20. 根據申請專利範圍第19項之方法，進一步包括：在該第二接面區域上方形成屏障導電層和導電層；以及在該導電層上方形成存儲節點。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130075348A (ko) 2011-12-27 2013-07-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR101986145B1 (ko) 2012-08-28 2019-06-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR20140141299A (ko) 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 수직 채널 반도체 장치 및 그 제조 방법
US9620360B1 (en) * 2015-11-27 2017-04-11 International Business Machines Corporation Fabrication of semiconductor junctions
CN109309123B (zh) 2017-07-28 2020-11-10 联华电子股份有限公司 半导体元件及其制作方法
CN110246842A (zh) 2018-03-08 2019-09-17 联华电子股份有限公司 一种制作半导体元件的方法
CN111211122B (zh) * 2018-11-21 2024-05-21 长鑫存储技术有限公司 半导体器件的制作方法与半导体器件
CN111211121A (zh) * 2018-11-21 2020-05-29 长鑫存储技术有限公司 半导体器件的制作方法与半导体器件
CN113224058B (zh) * 2021-04-07 2023-03-10 芯盟科技有限公司 半导体结构及半导体结构的形成方法
CN115568207A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 半导体结构和半导体结构的制备方法
CN113571521B (zh) * 2021-07-26 2023-09-26 长鑫存储技术有限公司 位线结构、半导体结构及位线结构的制作方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3067433B2 (ja) * 1992-12-04 2000-07-17 キヤノン株式会社 半導体装置の製造方法
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6208555B1 (en) * 1999-03-30 2001-03-27 Micron Technology, Inc. Negative resistance memory cell and method
JP2002324850A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体メモリ装置およびその製造方法
FR2830124B1 (fr) * 2001-09-26 2005-03-04 St Microelectronics Sa Memoire vive
TW513805B (en) * 2001-12-28 2002-12-11 Macronix Int Co Ltd Vertical read only memory and the process thereof
TW546696B (en) * 2002-09-25 2003-08-11 Nanya Technology Corp Method for forming bit line contact
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
TWI222180B (en) * 2003-04-29 2004-10-11 Nanya Technology Corp Method for forming vertical transistor and trench capacitor
US7049230B2 (en) * 2003-11-26 2006-05-23 Hynix Semiconductor Inc. Method of forming a contact plug in a semiconductor device
US7244980B2 (en) * 2004-02-09 2007-07-17 Infineon Technologies Ag Line mask defined active areas for 8F2 DRAM cells with folded bit lines and deep trench patterns
DE102004020938B3 (de) * 2004-04-28 2005-09-08 Infineon Technologies Ag Verfahren zum Herstellen einer ersten Kontaktlochebene in einem Speicherbaustein
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7355230B2 (en) * 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
US7776715B2 (en) * 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
KR100745917B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7888200B2 (en) * 2007-01-31 2011-02-15 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US20100230776A1 (en) * 2007-12-11 2010-09-16 Bishnu Prasanna Gogoi Semiconductor structure and method of manufacture
US7706177B2 (en) * 2007-12-28 2010-04-27 Sandisk 3D Llc Method of programming cross-point diode memory array
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR100946084B1 (ko) * 2008-03-27 2010-03-10 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그 형성방법
US20090251968A1 (en) * 2008-04-08 2009-10-08 Christoph Andreas Kleint Integrated circuit having a base structure and a nanostructure
US20100090348A1 (en) * 2008-10-10 2010-04-15 Inho Park Single-Sided Trench Contact Window
JP2010147392A (ja) * 2008-12-22 2010-07-01 Elpida Memory Inc 半導体装置およびその製造方法
WO2010104918A1 (en) * 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
KR101075492B1 (ko) * 2009-03-23 2011-10-21 주식회사 하이닉스반도체 수직트랜지스터를 구비한 반도체장치 및 그 제조 방법
JP2011040483A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 抵抗変化メモリ
KR101116354B1 (ko) * 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
KR101577411B1 (ko) * 2009-12-16 2015-12-15 삼성전자주식회사 수직 채널 트랜지스터의 제조방법
JP2011204852A (ja) * 2010-03-25 2011-10-13 Elpida Memory Inc キャパシタおよびその製造方法、半導体装置
KR101129978B1 (ko) * 2010-07-20 2012-03-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8883589B2 (en) * 2010-09-28 2014-11-11 Sandisk 3D Llc Counter doping compensation methods to improve diode performance
US9159826B2 (en) * 2013-01-18 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same

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