CN102543880B - 半导体器件制造方法 - Google Patents

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Abstract

本发明披露一种半导体器件及其制造方法。半导体器件包括：第一接面区域，其形成于竖直柱部的底部处；位线，其形成在第一接面区域的下方；绝缘膜，其形成在位线的下方。结果，能提供4F2尺寸的半导体器件并且位线构造成导电层和多晶硅层的层叠结构的形式，使得位线电阻降低。此外，半导体器件通过在导电层和多晶硅层之间形成硅化物来降低欧姆接触电阻，并且半导体器件包括位于半导体基板和位线之间的位置处的绝缘膜，从而使得位线电容降低。因此，增加了半导体器件的感测裕量，并且还增加了数据保存时间。

Description

半导体器件制造方法
技术领域
本发明涉及一种半导体器件，更具体地说，涉及一种半导体器件及其制造方法。
背景技术
随着半导体器件的集成度增大，设计规则逐渐缩小。由于设计规则缩小，所以高集成度半导体存储器件(例如，动态随机存取存储器(DRAM))的发展正达到其物理极限。因此，正在进行使存储一位(1比特)数据的单元(cell，也称为晶胞)的单位面积缩小的研究。最近，单位单元设计实施已从用于存储一位的8F2尺寸单位单元转换成6F2尺寸或4F2尺寸单位单元，从而可以构造高密度单元结构。
为了建构具有4F2尺寸单位单元的晶体管，需要使对应于源极和漏极部分的接面(结，junction)部分采用1F2尺寸的形式。为了做到这点，许多开发人员和公司正在对如下晶体管进行深入的研究：源极和漏极可形成在1F2尺寸的形式内的包括竖直沟道的单元晶体管。对于包括竖直沟道的单元晶体管，能够操作单元的晶体管的源极区和漏极区分别形成在上部和下部，并且通过竖直型沟道来操作晶体管。在具有这些特征的器件中，在8F2尺寸单位单元内水平延伸的源极区和漏极区位于上部和下部，使得源极区和漏极区以竖直结构的形式来构造，从而可以在4F2尺寸单位单元内操作单元晶体管。然而，由于结构复杂，因此难以制造具有这样竖直沟道的单元晶体管结构，并且非常难以形成单元晶体管结构。
发明内容
本发明的各种实施例旨在提供一种显著消除由于现有技术的局限和缺陷所致的一个或多个问题的半导体器件及其制造方法。
本发明的一个实施例涉及一种具有高集成度竖直单元晶体管的半导体器件及其制造方法。
根据本发明的一方面，一种半导体器件包括：基板；柱部，其设置在所述基板上并且从所述基板的上表面沿正交方向延伸；第一接面区域，其设置在所述柱部的下部处；第二接面区域，其设置在所述柱部的上部处；沟道，其设置在所述第一接面区域和所述第二接面区域之间；位线，其形成在所述第一接面区域的下方；以及绝缘膜，其形成在所述位线的下方。
所述半导体器件还可以包括多晶硅层，所述多晶硅层设置在所述柱部和所述位线之间。
所述半导体器件还可以包括阻挡导电层，所述阻挡导电层设置在所述多晶硅层和所述位线之间。
所述阻挡导电层可以包括钛(Ti)膜和氮化钛(TiN)膜的层叠结构或包括钴(Co)。
所述半导体器件还可以包括非晶硅层，所述非晶硅层形成在所述柱部和所述位线之间。
所述位线可以包括金属，其中，所述金属包括基于金属的材料。
所述半导体器件还可以包括：栅极氧化物膜，其形成在所述柱部的侧壁上，所述栅极氧化物膜覆盖所述沟道；以栅极，其形成在所述栅极氧化物膜上。
所述基板可以为硅基板，所述半导体器件还包括从所述基板的上表面沿所述正交方向突出的结构，所述结构包括所述柱部和所述位线。
所述半导体器件还可以包括：阻挡导电层和导电层，其形成在所述第二接面区域上；以及存储节点，其形成在所述导电层上。
根据本发明的另一方面，一种制造半导体器件的方法包括：蚀刻半导体基板以形成凹陷部；在所述凹陷部内在所述凹陷部的下部和侧壁上形成绝缘膜；在所述凹陷部内在所述绝缘膜上形成位线；以掩埋所述凹陷部的方式在所述半导体基板上形成硅层；通过在所述硅层的下部注入离子而在所述硅层的下部中形成第一接面区域；以及通过蚀刻所述硅层、所述第一接面区域和所述半导体基板来形成柱部。
形成所述凹陷部的步骤可以包括：在所述半导体基板上形成氧化物膜和硬掩模图案；以及使用所述硬掩模图案作为蚀刻掩模来蚀刻所述氧化物膜和所述半导体基板。
所述凹陷部可以具有50nm到300nm的深度。
所述方法还可以包括：在形成所述凹陷部之后，在H2环境中执行退火工序。
形成所述绝缘膜的步骤可以包括：在所述半导体上形成绝缘材料，以覆盖所述凹陷部的露出表面；以及对所述绝缘材料执行回蚀工序。
所述方法还可以包括：在形成所述位线之后，在所述凹陷部内在所述位线上形成多晶硅层。
所述方法还可以包括：在所述位线和所述多晶硅层之间形成阻挡导电层。
所述方法还可以包括：在形成所述位线之后，在所述位线上形成非晶硅层。
所述方法还可以包括：在形成所述位线之后，使所述半导体基板的表面和所述凹陷部的侧壁的上部露出。
使所述半导体基板的表面和所述凹陷部的侧壁的上部露出的步骤可以包括：对所述氧化物膜和所述绝缘膜执行离子注入；以及通过执行清洗工序来移除经离子注入的氧化物膜和经离子注入的绝缘膜。
所述方法还可以包括：在使所述半导体基板的表面和所述凹陷部的侧壁的上部露出之后，在所述多晶硅图案、所述凹陷部和所述半导体基板上形成未掺杂非晶硅层；通过对所述未掺杂非晶硅层执行固相外延来形成晶体硅层；以及通过使用所述晶体硅层作为晶种来执行选择性外延生长法来形成所述硅层。
所述方法还可以包括：在使所述半导体基板的表面和所述凹陷部的侧壁的上部露出之后，在200℃至1000℃的温度和H2的环境中执行10分钟至120分钟热处理。
所述方法还可以包括：在形成所述硅层之后，执行热处理工序以在所述位线和所述多晶硅层之间形成硅化物。
所述热处理工序可以在300℃至800℃的温度和N2的环境中执行1分钟至60分钟。
所述方法还可以包括：在形成所述硅层之后，对所述硅层执行平坦化蚀刻工序。
形成所述第一接面区域的步骤可以包括：注入N型离子或P型离子，其中，所述N型离子包括磷(Ph)或砷(As)并且所述P型离子包括硼(B)。
形成所述第一接面区域的步骤在包括1E10/cm2到1E18/cm2的剂量和1KeV到200KeV的能量的工序条件下执行。
通过蚀刻所述硅层、所述第一接面区域和所述半导体基板来形成所述柱部的步骤可以包括：沿与所述位线的主轴垂直的方向执行蚀刻直至预定深度，所述预定深度对应于所述位线的顶端的高度。
所述方法还可以包括：在形成所述柱部之后，在所述柱部的侧壁处形成栅极氧化物膜；在所述栅极氧化物膜上形成栅极；以及在所述柱部的上部形成第二接面区域。
所述方法还可以包括：在形成所述第二接面区域之后，在所述第二接面区域上形成阻挡导电层和导电层；以及在所述导电层上形成存储节点。
根据本发明的另一方面，一种制造半导体器件的方法包括：在半导体基板上形成绝缘膜图案和位线；使用被所述位线和所述绝缘膜图案露出的所述半导体基板作为晶种在所述半导体基板上形成硅层；通过将离子注入到所述硅层，在所述硅层的下部处形成第一接面区域；以及通过蚀刻所述硅层和所述第一接面区域来形成柱部。
所述方法还可以包括：在形成所述位线之后，在所述位线上形成多晶硅图案。
所述方法还可以包括：在所述半导体基板上形成所述绝缘膜图案和所述位线之后，对所述半导体基板执行热处理工序。
所述热处理工序可以在400℃至1000℃的温度和H2、Ar或N2的氛围中执行10秒至3600秒。
所述方法还可以包括：在形成所述绝缘膜图案和所述位线之后，在所述绝缘膜图案、所述位线和所述多晶硅图案的侧壁处形成间隔物。
所述方法还可以包括：在形成所述间隔物之后，在所述半导体基板和所述多晶硅图案上形成未掺杂非晶硅层；通过对所述未掺杂非晶硅层执行固相外延来形成晶体硅层；以及通过使用所述晶体硅层作为晶种执行选择性外延生长法来形成所述硅层。
形成所述硅层的步骤可以包括：在200℃至1000℃的温度和H2的氛围中执行10分钟至120分钟热处理工序。
所述方法还可以包括：在形成所述硅层之后，在所述位线和所述多晶硅层之间的位置处执行热处理工序，从而形成硅化物。
通过蚀刻所述硅层和所述第一接面区域来形成所述柱部的步骤可以包括：沿垂直于所述位线的方向执行所述蚀刻直至预定深度，所述预定深度对应于所述位线的顶端的高度。
所述方法还可以包括：在形成所述柱部之后，在所述柱部的侧壁处形成栅极氧化物膜；在所述栅极氧化物膜上形成栅极；以及在所述柱部的上部形成第二接面区域。
所述方法还可以包括：在形成所述第二接面区域之后，在所述第二接面区域上形成阻挡导电层和导电层；以及在所述导电层上形成存储节点。
附图说明
图1是示出根据本发明一个实施例的半导体器件的截面图。
图2a至图2i是示出根据本发明实施例的制造半导体器件的方法的截面图。
图3是示出根据本发明另一实施例的半导体器件的截面图。
图4a至图4g是示出本发明另一实施例的制造半导体器件的方法的截面图。
具体实施方式
下面，将详细参考本发明实施例，其中，在附图中示出实例。
在所有附图中尽可能地用相同的附图标记指示相同或相似的部件。
图1是示出根据本发明实施例的半导体器件的截面图。根据本实施例的半导体器件包括：第一接面区域118b，其形成在硅层116b的下方；位线108，其形成在第一接面区域118b的下方；以及绝缘膜106，其形成在位线108的下方。在一种实施方式中，绝缘膜106的底部埋入，例如设置在半导体基板100的上表面下方。
此外，实施例还可以包括：阻挡导电层110，其形成在多晶硅层112和位线108之间；栅极氧化物膜124，其形成在柱部128周围；层间绝缘膜122，其置于相邻的柱部之间；栅极126，其形成在层间绝缘膜122和柱部128的侧面(或侧壁)上；以及第二接面区域130，其形成于柱部128的上部中。在第一接面区域和第二接面区域之间在硅层116b中限定沟道。
位线108可以包括钨(W)，并且阻挡导电层110可以包括钛(Ti)膜和氮化钛(TiN)膜的层叠结构或包括钴(Co)。此外，多晶硅层112可以用非晶硅层来代替。
在实施例中，位线位于柱部的下延长线处，从而可以更容易地提供4F2尺寸的结构。在实施例中，位线包括金属材料，以减小位线的电阻和位线电容，进而改善感测裕量和数据保存特性。
下面，将参考附图描述根据本发明实施例的制造上述半导体器件的方法。图2a至图2i是示出根据本发明实施例的制造半导体器件的方法的截面图。
参考图2a，在半导体基板100上形成氧化物膜102，并且在氧化物膜102上形成硬掩模图案104。随后，使用硬掩模图案104作为蚀刻掩模来蚀刻氧化物膜102和半导体基板100，从而形成凹陷部R。在一种实施方式中，凹陷部R具有50nm到300nm的深度。在形成凹陷部R之后，可以执行处理以处理凹陷部(R)的表面损伤。在一种实施方式中，处理工序包括包含H2的退火工序。
参考图2b，在包括凹陷部(R)在内的半导体基板100上形成绝缘材料，然后执行回蚀。一部分绝缘膜，即绝缘膜106保留在凹陷部(R)的下部。该绝缘膜106可以包括旋涂式介电质(SOD)、高密度等离子体(HDP)、正硅酸乙酯(TEOS)或硼磷硅玻璃(BPSG)。在一种实施方式中，凹陷部R中的绝缘膜106的高度(或厚度)在10nm到100nm的范围内。
随后，在绝缘膜106上形成位线金属材料，然后执行回蚀以形成位线108。在位线108上形成阻挡金属材料，然后执行回蚀以形成阻挡导电层110。在阻挡导电层110上形成多晶硅，然后执行回蚀，从而形成多晶硅层112。位线108可以包括基于金属的材料，并且阻挡导电层110可以包括钛(Ti)膜和氮化钛(TiN)膜的层叠结构或包括钴(Co)。在一种实施方式中，上述基于金属的材料包括钨(W)、铜(Cu)或铝(A1)。在这种情况下，假如必要的话，可以将多晶硅层112改变为非晶硅层。在一种实施方式中，位线108、阻挡导电层110和多晶硅层112的层叠结构具有10nm至100nm的厚度。
阻挡导电层110的形成可以用于增加位线108和多晶硅层112之间的附着力。多晶硅层112的形成能使在随后工序中形成的接面区域118(见图2g中的“118”)与位线108欧姆接触，以减少接面漏电流。
参考图2c，在移除硬掩模图案104之后，对形成在半导体基板100上的氧化物膜102以及绝缘膜106的形成在凹陷部(R)的上侧壁处的部分执行倾斜离子注入。因为膜的被注入部分在蚀刻选择率方面高于基板100、绝缘膜106的未离子化部分、和多晶硅层112，因此可以借助于清洗工序移除所产生的氧化物膜102和绝缘膜106的受倾斜离子注入影响的部分。
参考图2d，通过清洗工序来移除形成在经离子注入的半导体基板100上的氧化物膜102和形成在凹陷部R的上侧壁上的绝缘膜106。结果，半导体基板100的上表面和基板的形成凹陷部R上侧壁的部分被露出来。
参考图2e，在露出的半导体基板100和凹陷部R的上侧壁上形成未掺杂非晶硅113。
参考图2f，采用固相外延法对未掺杂非晶硅113进行热处理，从而形成晶体硅114。此后，使用将晶体硅114作为晶种的选择性外延生长法形成硅层116。在一种实施方式中，使用硅层116掩埋凹陷部R的上部，并且使硅层116从下面的结构(例如，半导体基板)的表面生长，使得所产生的硅层116具有特定的高度。硅层116可以形成为从半导体基板100的表面起具有10nm到1000nm的高度。在一种实施方式中，使用选择性外延生长法或者热处理法来生长硅层116，在上述热处理法中，在H2环境中以200℃至1000℃的温度进行热处理10分钟至120分钟。
在形成硅层116之后，可以对硅层116执行热处理，从而在阻挡导电层110和多晶硅层112之间形成硅化物材料(未示出)。在一种实施方式中，热处理在N2环境中以300℃至800℃的温度执行1分钟至60分钟。
参考图2g，对硅层116执行平坦化蚀刻工序，并且注入N型离子或P型离子，从而形成第一接面区域118。在一种实施方式中，平坦化蚀刻工序可以以这种方式进行：使形成在多晶硅层112上的第一接面区域118和硅层116的一部分的层叠结构具有10nm到200nm的厚度。如果上述层叠结构具有10nm以下的厚度，则难以将层叠结构用作晶体管。如果上述层叠结构具有200nm以上的厚度，则使电阻增大，从而也难以将层叠结构用作晶体管。在一种实施方式中，N型离子包括磷(Ph)或砷(As)并且P型离子包括硼(B)或BF2。此外，离子注入工序可以在1E10/cm2到1E18/cm2的剂量和1KeV到200KeV的能量的工序条件下进行。
参考图2h，在硅层116上形成掩模图案120之后，使用掩模图案120作为蚀刻掩模蚀刻硅层116、第一接面区域118和半导体基板100，使得绝缘膜106的上侧壁被露出来，并且形成包括沿第一方向延伸的线型硅层116a和第一线型接面区域118a在内的线型层叠结构。在实施例中，掩模图案120可以是具有沿第一方向的长轴(主轴)的线距型(例如，线图案)。
参考图2i，在线型层叠结构之间形成层间绝缘膜122。在一种实施方式中，层间绝缘膜122可以包括高密度等离子体(HDP)或旋涂式介电质(SOD)。此后，沿与第一方向垂直的第二方向(图2h中的左右水平方向)蚀刻线型层叠结构和层间绝缘膜122，从而形成柱部128。在此实施例中，第一方向平行于位线108的长轴方向。因此，在柱部128的情况下，当沿第二方向蚀刻线型层叠结构时，将沿第一方向延伸的线型硅层116a和沿第一方向延伸的线型第一接面区域118a蚀刻至等于或高于位线108上表面的深度，从而可以形成柱部128。柱部128可以具有如“B”所示的方型或四角型，“B”示出图2i的“A”部分的平面图。
此后，在柱部128的侧面上形成栅极氧化物膜124，并且在栅极氧化物膜124上形成长轴沿第二方向延伸的栅极126。在一种实施方式中，栅极氧化物膜124是通过将柱部128的表面氧化而形成的。
此后，在沿第二方向延伸的栅极126之间形成绝缘膜(未示出)，并且移除掩模图案120。结果，柱部128被露出，并且对硅层116b的露出部分执行离子注入，从而形成第二接面区域130。在此实施例中，使用第一接面区域118b和第二接面区域130作为源极或漏极，从而在柱部128中形成竖直沟道。虽然没有在附图中示出，但还可以在第二接面区域130上形成阻挡导电层和导电层，从而形成存储电极。
根据本发明实施例的制造半导体器件的方法，在半导体基板中形成凹陷部并且在柱部的下部形成位线，从而形成4F2尺寸的半导体器件。在绝缘膜形成之后，在绝缘膜上形成位线，使得位线的寄生电容降低，并且同时可以增加数据感测裕量和数据保存时间。此外，位线由金属形成，从而使得位线电阻降低。在阻挡导电层和多晶硅层之间形成硅化物以减小接触电阻，从而可以减小在位线之间的交界面处产生缺陷的可能性。
本发明的范围并不限于上述方法和结构。本发明的另一实施例包括在基板上形成柱部，而不在基板中形成凹陷部。下面将参考图3和图4a至图4f来描述其详细说明。
图3是示出根据本发明另一实施例的半导体器件的截面图。图4a至图4g是示出根据本发明另一实施例的制造半导体器件的方法的截面图。
参考图3，根据本发明另一实施例的半导体器件包括柱部224、形成在硅层213b下方的第一接面区域214b、形成在第一接面区域214b下方的位线204a和形成在位线204a下方的绝缘膜图案202a。
此外，根据本发明另一实施例的半导体器件还可包括：阻挡金属图案206a，其形成在位线204a和多晶硅图案208a之间；栅极氧化物膜220，其形成在柱部224周围；层间绝缘膜218，其形成在相邻的柱部224之间；栅极222，其形成在层间绝缘膜218和柱部224上；以及第二接面区域226，其形成于柱部224的上部。
在本实施例中，位线204a可以包括钨(W)，并且阻挡金属图案206a可以包括钛膜和氮化钛膜的层叠结构或包括钴(Co)。在一些实施例中，多晶硅图案208a可以是非晶硅层。
将参考图4a至图4f来描述根据本发明另一实施例的制造半导体器件的方法。
参考图4a，在半导体基板200上形成氧化物膜202、位线导电膜204、阻挡导电层206和多晶硅层208。氧化物膜202可以借助于化学气相沉积(CVD)或热氧化工序来形成或生长成具有10nm至500nm的厚度。位线导电层204可以包括钨(W)，阻挡导电层206可以包括钛膜和氮化钛膜的层叠结构或包括钴(Co)。此外，如果必要，多晶硅层208可以用非晶硅层来代替。
参考图4b，在多晶硅层208上形成掩模图案(未示出)，并且使用该掩模图案(未示出)作为蚀刻掩模来蚀刻多晶硅层208，从而形成多晶硅图案208a、阻挡金属图案206a、位线204a和氧化物膜图案202a。此外，该工序使半导体基板200的表面露出。为了防止半导体基板200的露出表面被损坏，在一种实施方式中执行处理工序。具体地说，可以在H2、Ar或N2的氛围中进行热处理。优选地，热处理在400℃至1000℃的温度下执行10秒至3600秒。
随后，在多晶硅图案208a、阻挡金属图案206a、位线204a和氧化物膜图案202a的侧壁上形成间隔物210。可以在形成绝缘膜之后借助于回蚀工序来形成间隔物210。
参考图4c，在半导体基板200和多晶硅图案208a上形成未掺杂非晶硅211。
参考图4d，采用固相外延法对未掺杂非晶硅层211执行热处理，从而形成晶体硅212。此后，使用将晶体硅212用作晶种的选择性外延生长法来形成硅层213。
根据多晶硅图案208a的高度，硅层213可以形成为具有10nm到1000nm的高度。硅层213可通过选择性外延生长法来生长，或使用在H2氛围中以200℃至1000℃的温度进行的热处理来生长。
在硅层213形成之后，对硅层213执行热处理，从而在阻挡金属图案206a和多晶硅图案208a之间形成硅化物材料(未示出)。在一种实施方式中，热处理在N2氛围下以300℃至800℃的温度执行1分钟至60分钟。如果多晶硅图案208a由非晶硅形成，则可以在通过固相外延法进行热处理时将非晶硅改变为晶体硅。
这样，硅层213的形成可以使硅层213能在随后的工序中构造为柱部的形式，从而使得位线204a可以设于将要在后续工序中形成的柱部(见图4g中的“224”)的下延长线处。
参考图4e，在硅层213上执行平坦化蚀刻工序，并且注入N型离子或P型离子，使得形成第一接面区域214。在一种实施方式中，N型离子包括磷(Ph)或砷(As)并且P型离子包括硼(B)或BF2。离子注入工序可以用1E10/cm2到1E18/cm2的剂量和1KeV到200KeV的能量来执行。
参考图4f，在硅层213上形成掩模图案216之后，使用掩模图案216作为蚀刻掩模来蚀刻硅层213和第一接面区域214，使得氧化物膜图案202a的上侧壁被露出来，并且形成沿与位线204a的长轴平行的第一方向延伸的线型层叠结构，该线型层叠结构包括第一线型硅层213a和第一线型接面区域214a。在此实施例中，将硅层213蚀刻至氧化物膜图案202a的上表面下方的点，使得半导体基板仍然被晶体硅212的一部分覆盖。掩模图案216可以是具有沿第一方向延伸的长轴的线距型。
参考图4g，在线型层叠结构之间形成层间绝缘膜218。层间绝缘膜218可以用高密度等离子体(HDP)或旋涂式介电质(SOD)工序来形成。此后，沿垂直于第一方向的第二方向蚀刻线型层叠结构，从而形成柱部224。更详细地说，在蚀刻之前，硅层213a和第一接面区域214a沿第一方向延伸。沿垂直于第一方向的第二方向执行蚀刻工序直至位线208的上缘的深度，从而形成柱部224。在一些实施例中，深度可以在位线208的上缘之上。柱部224可以是如“D”所示的方型或四角型，“D”示出图4g的“C”部分的平面图。
此后，围绕柱部224形成栅极氧化物膜220，并且在栅极氧化物膜220上形成长轴沿第二方向延伸的栅极222。栅极氧化物膜220可以通过将柱部224的表面氧化来形成。
此后，在栅极222之间形成绝缘膜(未示出)，并且移除掩模图案216。然后，在露出的硅层213b上执行离子注入，从而形成第二接面区域226。在此实施例中，使用第一接面区域214b和第二接面区域226作为源极或漏极，从而在柱部224中形成竖直沟道。
虽然没有在附图中示出，但在一种实施方式中，可在第二接面区域226上形成阻挡导电层和导电层，然后在导电层上形成存储电极。
从以上说明可以明显看出，根据本发明另一实施例的用于制造半导体器件的上述方法在半导体基板上形成绝缘膜，并且在绝缘膜上形成位线，以减小位线的电容，并同时增加数据感测裕量和数据保存时间。此外，位线形成于在随后工序中形成的柱部的下延长线处，使得可以实现4F2尺寸的结构。该位线由金属形成，使得位线电阻降低。在阻挡导电层和多晶硅层之间形成硅化物以减小接触电阻，从而可以减小在位线之间的交界面处产生缺陷的可能性。
本发明的上述实施例是示例性而非限制性的。各种不同的替代物和等同物都是可行的。本发明并不受限于本文中所描述的实施例。本发明也不限于任何特定类型的半导体器件。鉴于本发明的揭示内容，其它的增添、删减或修改都是显而易见的，且包括在所附权利要求书的范围内。
本发明包括以下特征。
1.一种半导体器件，包括：
基板；
柱部，其设置在该基板上并且从该基板的上表面沿正交方向延伸；
第一接面区域，其设置在该柱部的下部处；
第二接面区域，其设置在该柱部的上部处；
沟道，其设置在该第一接面区域和该第二接面区域之间；
位线，其形成在该第一接面区域下方；以及
绝缘膜，其形成在该位线下方。
2.根据第1项所述的半导体器件，还包括：
多晶硅层，其设置在该柱部和该位线之间。
3.根据第2项所述的半导体器件，还包括：
阻挡导电层，其设置在该多晶硅层和该位线之间。
4.根据第3项所述的半导体器件，其中，该阻挡导电层包括钛(Ti)膜和氮化钛(TiN)膜的层叠结构或包括钴(Co)。
5.根据第1项所述的半导体器件，还包括：
非晶硅层，其形成在该柱部和该位线之间。
6.根据第1项所述的半导体器件，其中，该位线包括金属，其中该金属包括基于金属的材料。
7.根据第1项所述的半导体器件，还包括：
栅极氧化物膜，其形成在该柱部的侧壁上，该栅极氧化物膜覆盖该沟道；以及
栅极，其形成在该栅极氧化物膜上。
8.根据第1项所述的半导体器件，其中，该基板是硅基板，该半导体器件还包括：
从该基板的上表面沿正交方向突出的结构，该结构包括该柱部和该位线。
9.根据第8项所述的半导体器件，还包括：
阻挡导电层和导电层，其均形成在该第二接面区域上；以及
存储节点，其形成在该导电层上。
10.一种制造半导体器件的方法，包括：
在半导体基板上形成绝缘膜图案和位线；
使用被该位线和该绝缘膜图案露出的该半导体基板作为晶种，在该半导体基板上形成硅层；
通过将离子注入到该硅层，在硅层的下部处形成第一接面区域；以及
通过蚀刻该硅层和该第一接面区域来形成柱部。
11.根据第10项所述的方法，还包括：
在该位线上形成多晶硅图案。
12.根据第10项所述的方法，还包括：
对该半导体基板执行热处理工序。
13.根据第12项所述的方法，其中，该热处理工序在400℃至1000℃的温度和H2、Ar或N2的氛围中执行10秒至3600秒。
14.根据第12项所述的方法，还包括：
在该绝缘膜图案、该位线和该多晶硅图案的侧壁处形成间隔物。
15.根据第14项所述的方法，还包括：
在该半导体基板和该多晶硅图案上形成未掺杂非晶硅层；
通过对该未掺杂非晶硅层执行固相外延来形成晶体硅层；以及
通过使用该晶体硅层作为晶种执行选择性外延生长法来形成该硅层。
16.根据第10项所述的方法，其中，形成该硅层的步骤包括：
在200℃至1000℃的温度和H2的氛围中执行10分钟至120分钟热处理工序。
17.根据第10项所述的方法，还包括：
在该位线和该多晶硅层之间的位置处执行热处理工序，从而形成硅化物。
18.根据第10项所述的方法，其中，通过蚀刻该硅层和该第一接面区域形成该柱部的步骤包括：
沿垂直于该位线的方向执行该蚀刻直至预定深度，该预定深度对应于该位线的顶端的高度。
19.根据第10项所述的方法，还包括：
在该柱部的侧壁处形成栅极氧化物膜；
在该栅极氧化物膜上形成栅极；以及
在该柱部的上部形成第二接面区域。
20.根据第19项所述的方法，还包括：
在该第二接面区域上形成阻挡导电层和导电层；以及
在该导电层上形成存储节点。
本申请要求2011年1月3日提交的韩国专利申请No.10-2011-0000219的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (20)

1.一种制造半导体器件的方法，包括：
蚀刻半导体基板以形成凹陷部；
在所述凹陷部内在所述凹陷部的下部和侧壁上形成绝缘膜；
在所述凹陷部内在所述绝缘膜上形成位线；
使用选择性外延生长法以掩埋所述凹陷部的方式在所述位线上形成硅层；
通过在所述硅层的下部注入离子而在所述硅层的下部形成第一接面区域；以及
通过蚀刻所述硅层、所述第一接面区域和所述半导体基板来形成柱部。
2.根据权利要求1所述的方法，其中，形成所述凹陷部的步骤包括：
在所述半导体基板上形成氧化物膜和硬掩模图案；以及
使用所述硬掩模图案作为蚀刻掩模来蚀刻所述氧化物膜和所述半导体基板。
3.根据权利要求1所述的方法，其中，所述凹陷部具有50nm到300nm的深度。
4.根据权利要求1所述的方法，还包括：
在H2的氛围中执行退火工序。
5.根据权利要求1所述的方法，其中，形成所述绝缘膜的步骤包括：
在所述半导体基板上形成绝缘材料，以覆盖所述凹陷部的露出表面；以及
对所述绝缘材料执行回蚀工序。
6.根据权利要求1所述的方法，还包括：
在所述凹陷部内在所述位线上形成多晶硅层。
7.根据权利要求6所述的方法，还包括：
在所述位线和所述多晶硅层之间形成阻挡导电层。
8.根据权利要求1所述的方法，还包括：
在所述位线上形成非晶硅层。
9.根据权利要求1所述的方法，还包括：
使所述半导体基板的表面和所述凹陷部的侧壁的上部露出。
10.根据权利要求2所述的方法，其中，使所述半导体基板的表面和所述凹陷部的侧壁的上部露出的步骤包括：
对所述氧化物膜和所述绝缘膜执行离子注入；以及
通过执行清洗工序移除经离子注入的氧化物膜和经离子注入的绝缘膜。
11.根据权利要求6所述的方法，其中，形成所述硅层的步骤包括：
在所述多晶硅层、所述凹陷部的侧壁和所述半导体基板上形成未掺杂非晶硅层；
通过对所述未掺杂非晶硅层执行固相外延来形成晶体硅层；以及
通过使用所述晶体硅层作为晶种执行选择性外延生长法来形成所述硅层。
12.根据权利要求10所述的方法，还包括：
在使所述半导体基板的表面和所述凹陷部的侧壁的上部露出之后，
在200℃至1000℃的温度和H2的氛围中执行10分钟至120分钟热处理工序。
13.根据权利要求6所述的方法，还包括：
执行热处理工序以在所述位线和所述多晶硅层之间形成硅化物。
14.根据权利要求13所述的方法，其中，所述热处理工序在300℃至800℃的温度和N2的氛围中执行1分钟至60分钟。
15.根据权利要求1所述的方法，还包括：
对所述硅层执行平坦化蚀刻工序。
16.根据权利要求1所述的方法，其中，形成所述第一接面区域的步骤包括：
注入N型离子或P型离子，所述N型离子包括磷或砷并且所述P型离子包括硼。
17.根据权利要求1所述的方法，其中，形成所述第一接面区域的步骤是在包括1E10/cm2到1E18/cm2的剂量和1KeV到200KeV的能量的工序条件下执行的。
18.根据权利要求1所述的方法，其中，形成所述柱部的步骤包括：
沿与所述位线的主轴垂直的方向执行蚀刻直至预定深度，所述预定深度对应于所述位线的顶端的高度。
19.根据权利要求1所述的方法，还包括：
在所述柱部的侧壁上形成栅极氧化物膜；
在所述栅极氧化物膜的上形成栅极；以及
在所述柱部的上部形成第二接面区域。
20.根据权利要求19所述的方法，还包括：
在所述第二接面区域上形成阻挡导电层和导电层；以及
在所述导电层上形成存储节点。
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