KR100973718B1 - 반도체 소자의 필라 형성 방법 및 이를 이용한 수직 채널트랜지스터 형성 방법 - Google Patents

반도체 소자의 필라 형성 방법 및 이를 이용한 수직 채널트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 필라 형성 방법 및 이를 이용한 수직 채널 트랜지스터 형성 방법에 관한 것이다. 본 발명은 소정 물질층을 선택적으로 식각하여 2차원적으로 배열되는 복수개의 필라를 형성하는 방법에 있어서, 상기 물질층의 상부에 필라 예정영역을 덮는 아일랜드부 및 상기 아일랜드부를 연결시키면서 일방향으로 연장되는 연결부를 갖는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 식각 베리어로 상기 물질층을 1차 식각하여, 상기 연결부 하부의 물질 층에 의하여 상호 연결되면서 상기 연결부 하부의 물질층을 제외한 측면 일부가 드러나는 초기 필라를 형성하는 단계; 상기 1차 식각된 영역에 절연막을 매립하는 단계; 상기 절연막을 포함하는 상기 물질층 상부에 적어도 상기 필라 예정영역을 덮는 제2마스크 패턴을 형성하는 단계; 및 상기 제2마스크 패턴을 식각 베리어로 상기 연결부 하부의 물질층을 2차 식각하여 최종 필라를 형성하는 단계를 포함한다. 본 발명에 따르면 필라 형성 단계 또는 필라 하부 리세스 단계에서의 필라의 기울어짐 또는 붕괴 현상을 방지할 수 있다.
수직 채널 트랜지스터, 필라

Description

반도체 소자의 필라 형성 방법 및 이를 이용한 수직 채널 트랜지스터 형성 방법{METHOD FOR FORMING PILLAR OF SEMICONDUCTOR DEVICE AND VERTICAL CHANNEL TRANSISTOR USING THE SAME}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 필라 형성 방법 및 이를 이용한 수직 채널 트랜지스터 형성 방법에 관한 것이다.
반도체 소자 집적도의 증가에 따라 웨이퍼 상에 집적되는 셀의 면적이 점차 축소되고 있다. 따라서, 반도체 소자의 집적도 향상과 동시에 트랜지스터 채널의 적정 길이 보장을 위하여, 수직 채널 트랜지스터(vertical channel transistor)가 제안되고 있다.
도 1은 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 나타내는 사시도이다.
도시된 바와 같이, 수직 채널 트랜지스터는 반도체 기판(100)으로부터 수직으로 돌출된 다수의 필라(pillar:P)를 포함한다. 여기서, 필라(P)는 제1방향(A-A') 및 제1방향과 교차하는 제2방향(B-B')으로 배열되며, 필라(P)의 하부 폭은 상부에 비해 좁게 형성된다. 필라(P)의 하부에는 측벽을 둘러싸는 서라운딩(surrounding) 게이트 전극(미도시)이 형성된다.
반도체 기판(100) 내에는 제2방향으로 연장되는 소자 분리 트렌치(T)에 의해 한정되는 비트라인(101)이 구비되고, 반도체 기판(100) 상에는 상기 서라운딩 게이트 전극을 전기적으로 연결시키면서 제1방향으로 연장되는 워드라인(102)이 구비된다.
필라(P)의 상부에는 스토리지 전극(104)이 형성되고, 필라(P)와 스토리지 전극(104) 사이에는 콘택 플러그(103)가 개재될 수 있다.
이와 같은 종래의 수직 채널 트랜지스터 구조에서 필라(P)의 형성은, 반도체 기판(100)의 상부에 필라 예정영역을 덮도록 상기 제1방향 및 상기 제2방향을 따라 섬(island) 형태로 배열되는 하드마스크 패턴을 형성한 후, 이 하드마스크 패턴을 식각 베리어로 반도체 기판(100)을 소정 깊이 식각함으로써 수행될 수 있다.
그러나, 섬형태의 하드마스트 패턴을 이용하여 필라(P)를 형성하는 과정에서, 밑면적에 비해 높이가 높은 구조적 취약성을 갖는 필라(P)의 특성 때문에, 필라(P)의 기울어짐 또는 붕괴 현상이 발생한다. 특히, 서라운딩 게이트 전극을 형성하기 위하여 필라(P)의 하부를 리세스하는 과정에서 필라(P)가 기울어지거나 붕괴되는 현상이 더욱 증가하게 된다.
도 2는 종래기술에 따른 필라(P)의 기울어짐 현상을 나타내는 사진이다. 도시된 바와 같이, 필라(P)를 형성한 후, 등방성 식각으로 필라(P)의 하부를 리세스하면, 필라(P)는 하부의 가는 기둥에 의해 전체를 지탱하게 된다. 따라서, 필라(P) 의 기울어짐 현상이 발생하게 되고, 이는 이웃한 전극 간의 브릿지(bridge) 현상 등의 문제점을 유발하게 된다.
이러한 필라(P)의 기울어짐 현상은, 반도체 소자의 집적도가 향상될수록 셀의 면적이 감소되므로 더욱 심화된다. 즉, 필라(P)의 밑면적이 더욱 감소되어 필라(P)의 기울어짐 및 붕괴 현상이 증가하게 되고, 이는 반도체 소자 제조 공정의 수율 감소로 이어진다.
이러한 문제점은 수직 채널 트랜지스터의 필라(P) 형성시에만 발생하는 것이 아니다. 최근 반도체 소자의 집적도 증가에 따라, 수직 채널 트랜지스터 외에 소정 물질층을 식각하여 필라(P)를 형성하는 것이 요구되는 모든 공정에서도 동일한 문제점이 발생할 수 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 필라 형성 또는 필라 하부 리세스 과정에서 발생하는 필라의 기울어짐 및 붕괴 현상을 방지하기 위하여, 지지부에 의해 구조적으로 안정된 상태에서 필라를 형성하거나, 형성된 필라 하부를 리세스하는 반도체 소자의 필라 형성 방법 및 이를 이용한 수직 채널 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 소정 물질층을 선택적으로 식각하여 2차원적으로 배열되는 복수개의 필라를 형성하는 방법에 있어서, 상기 물질층의 상부에 필라 예정영역을 덮는 아일랜드부 및 상기 아일랜드부를 연결시키면서 일방향으로 연장되는 연결부를 갖는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 식각 베리어로 상기 물질층을 1차 식각하여, 상기 연결부 하부의 물질 층에 의하여 상호 연결되면서 상기 연결부 하부의 물질층을 제외한 측면 일부가 드러나는 초기 필라를 형성하는 단계; 상기 1차 식각된 영역에 절연막을 매립하는 단계; 상기 절연막을 포함하는 상기 물질층 상부에 적어도 상기 필라 예정영역을 덮는 제2마스크 패턴을 형성하는 단계; 및 상기 제2마스크 패턴을 식각 베리어로 상기 연결부 하부의 물질층을 2차 식각하여 최종 필라를 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 기판을 선택적으로 식각하여 2차원적으로 배열되는 복수개의 필라를 형성하는 반도체 소자의 수직 채널 트랜지스터 형성 방법에 있어서, 상기 반도체 기판의 상부에, 필라 예정영역을 덮는 아일랜드부 및 상기 아일랜드부를 연결시키면서 일방향으로 연장되는 연결부를 갖는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 식각 베리어로 상기 반도체 기판을 1차 식각하여, 상기 연결부 하부의 반도체 기판에 의하여 상호 연결되면서 상기 연결부 하부의 반도체 기판을 제외한 측면 일부가 드러나는 초기 필라를 형성하는 단계; 상기 1차 식각된 영역에 절연막을 매립하는 단계; 상기 절연막을 포함하는 상기 반도체 기판의 상부에 적어도 상기 필라 예정영역을 덮는 제2마스크 패턴을 형성하는 단계; 및 상기 제2마스크 패턴을 식각 베리어로 상기 연결부 하부의 반도체 기판을 2차 식각하여 최종 필라를 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 의하면, 반도체 소자의 필라를 형성하는 과정에 있어서, 지지부에 의하여 구조적으로 안정된 상태에서 필라를 형성하거나, 형성된 필라의 하부를 리 세스하기 때문에, 필라의 기울어짐 및 붕괴 현상을 방지할 수 있다. 따라서, 본 발명에 따르면 필라의 기울어짐 및 붕괴 현상을 방지함으로써, 전기적 안전성을 확보하고 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 본 명세서에서는 일 실시예로서 수직 채널 트랜지스터의 필라 형성 방법에 대하여 설명한다. 그러나, 이는 설명의 편의를 위한 것 일뿐 본 발명이 이에 한정되는 것은 아니며, 본 발명은 반도체 소자에 구비되는 다양한 종류의 필라에 대하여 폭넓게 적용될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 수직 채널 트랜지스터를 포함하는 반도체 소자의 평면도이다.
도시된 바와 같이, 반도체 기판(300) 상에는 기판 물질로 이루어지면서 반도체 기판(300)으로부터 수직으로 돌출되는 복수개의 필라(P)가 구비된다. 상기 필 라(P)는 제1방향(A-A') 및 상기 제1방향과 교차하는 제2방향(B-B')으로 2차원적으로 배열된다. 필라(P)는 상부에 비해 하부의 폭이 좁게 형성되는 것이 바람직하며, 서라운딩 게이트 전극(미도시)은 이 필라(P) 하부를 둘러싸도록 형성된다.
필라(P) 간의 반도체 기판(300) 내에는 비트라인용 불순물 영역이 형성되며, 제2방향으로 연장되는 소자분리용 트렌치(T)에 의해 비트라인용 불순물 영역이 상호 분리되어 비트라인(301)이 형성된다 또한, 반도체 기판(300) 상에는 상기 서라운딩 게이트 전극을 상호 전기적으로 연결시키며 제1방향으로 연장되는 워드라인(302)이 형성된다.
이와 같은 도 3a의 소자를 형성하는 경우에, 필라의 기울어짐 및 붕괴를 방지하기 위하여 다음의 공정을 수행한다.
도 3b 내지 도 3q는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 포함하는 반도체 소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시된 도면이다. 특히, 본 도면은 필요에 따라 평면도, B-B' 단면도 또는 사시도 중 적어도 하나를 이용하여 도시되었다.
도 3b에 도시된 바와 같이, 반도체 기판(300)의 상부에 제1하드마스크(310)를 형성하고, 제1하드마스크(310)의 상부에 제2하드마스크(320)를 형성한다. 이어서, 제2하드마스크(320)의 상부에 반사방지막(330)을 형성한다.
여기서, 제1하드마스크(310)는 일 실시예로서 질화막일 수 있고, 제2하드마스크(320)는 비정질탄소막일 수 있다. 또한, 반사방지막(330)은 일 실시예로서, BARC(Bottom anti-relection coating) 또는 실리콘산화질화막(SiON)일 수 있다.
이어서, 반사방지막(330)의 상부에, 필라 예정영역(P')을 덮는 아일랜드부(340b) 및 아일랜드부(340b)를 연결시키면서 일방향으로 연장되는 연결부(340a)를 갖는 제1마스크 패턴(340)을 형성한다. 여기서, 제1마스크 패턴(340)은 포토리소그래피 공정에 의해 형성되는 포토레지스트 패턴인 것이 바람직하다.
특히, 본 발명의 제1 실시예로서, 상기 제1마스크 패턴(340)의 연결부(340a)는 제1방향으로 배열되는 필라 예정영역(P') 열들 사이의 반도체 기판(300)을 교대로 덮는 형상을 갖는다.
여기서, 필라 예정영역(P')은 후속 공정에서의 반도체 기판(300) 식각에 의해 필라(P)가 형성될 영역을 의미하는 것으로서, 평면상 제1방향 및 제2방향을 따라 섬 형태로 배열된다. 이하, 설명의 편의를 위하여 제1방향으로 배열되는 필라 예정영역(P') 열들을 좌측에서부터 1열, 2열, 3열, 4열로 지칭하기로 한다. 또한, 필라 예정영역(P')의 폭은 w1으로 지칭하고, 제1방향으로 배열되는 필라 예정영역(P') 열들 사이의 폭은 w2로 지칭하기로 한다. 또한, 연결부(340a)의 폭은 w3로 지칭하고, 아일랜드부(340b)의 폭은 w4로 지칭하기로 한다.
연결부(340a)의 형상을 좀 더 상세히 설명하면 다음과 같다. 예를 들어, 연결부(340a)는 1열과 2열 사이의 반도체 기판(300)은 덮지 않고, 2열과 3열 사이의 반도체 기판(300)은 덮고, 3열과 4열 사이의 반도체 기판(300)은 덮지 않으면서 제1방향으로 연장되는 라인 형상을 갖는다. 이와 같은 연결부(340a)에 의하여 연결부(340a) 양측 즉, 2열과 3열의 필라 예정영역(P')이 연결된다.
여기서, 연결부(340a)의 폭(w3)은 아래의 수학식 1에 도시된 바와 같이, 필라 예정영역(P') 사이의 폭(w2) 이상의 값을 갖되, 필라 예정영역(P') 사이의 폭(w2)과 아일랜드부의 폭(w4)의 합에 비해서는 작은 값을 갖는다. 즉, 연결부(340a)의 폭(w3)은 아래 수학식 1을 만족시키게 된다.
w2 ≤ w3 ＜ w2 + 2w4
연결부(340a)의 폭(w3)이 w2보다 큰 값을 갖는 경우, 연결부(340a)는 자신의 양측의 제1방향으로 배열되는 필라 예정영역(P') 열들의 일부를 덮을 수 있다. 이 경우 자신의 양측에 배열되는 필라 예정영역(P') 열들을 대칭적으로 덮는 것이 더욱 바람직하다.
여기서, 아일랜드부(340b)의 폭(w4)은 필라 예정영역(P')의 폭(w1)과 동일한 값을 갖는다.
도 3c에 도시된 바와 같이, 제1마스크 패턴(340)을 식각 베리어로 반사방지막(330), 제2하드마스크(320) 및 제1하드마스크(310)를 식각하여 반도체 기판(300)을 노출시킨다.
이때, SPM(Sulfuric acid-Peroxide Mixture) 또는 APM(Ammonium Hydroxide-Peroxide Mixture)을 사용하여, 식각 후 노출된 반도체 기판(300)의 표면을 세정할 수 있다. SPM을 통해 반사방지막(330), 제2하드마스크(320) 및 제1하드마스크(310)를 식각하는 과정에서 발생한 유기물(organic) 또는 메탈 불순물(metal impurity)을 제거할 수 있으며, APM을 통해 식각 부산물(particle) 또는 유기 불순 물(organic impurity)을 제거할 수 있다.
특히, SPM 및 APM에 포함된 H2O2에 의해 노출되는 반도체 기판(300)을 세정하는 과정에서, 반도체 기판(300)의 표면이 소정 깊이 더 식각됨으로써, 반사방지막(330), 제2하드마스크(320) 및 제1하드마스크(310)의 식각 과정에서 손상된 부분을 제거할 수 있다.
이어서, 식각된 제2하드마스크(320) 및 제1하드마스크(310)를 식각 베리어로 반도체 기판(300)을 소정 깊이 식각하되, 필라(P) 형성을 위하여 식각되어야 하는 목표 깊이보다 작은 깊이로 식각하는 것이 바람직하다. 예를 들어, 반도체 기판(300)의 식각 깊이는 500 내지 2500Å인 것이 바람직하다.
그에 따라, 필라의 일측 상부(301)가 형성된다. 이 필라 일측 상부(301)의 열들 사이를 제1갭영역(t1)이라 한다. 이때, 제1마스크 패턴(340)의 연결부(340a) 하부의 반도체 기판(300)은 식각되지 않고 식각되지 않은 필라의 타측을 상호 연결시키며, 이를 이하 지지부(303)하 한다.
도 3d에 도시된 바와 같이, 제1갭영역(t1) 측벽에 스페이서(350,360)를 형성한다. 스페이서(350,360)는 산화막 스페이서(350) 및 질화막 스페이서(360)로 형성될 수 있으며, 경우에 따라서는 산화막 스페이서(350)만으로 형성될 수 있다. 이때, 스페이서(350,360)는 50 내지 150Å의 두께로 형성되는 것이 바람직하다.
스페이서(350,360) 형성 단계를 보다 구체적으로 살펴보면, 먼저 필라의 일측 상부(301)가 형성된 결과물의 전면에 스페이서용 절연막을 형성한다. 이어서, 스페이서용 절연막을 스페이서 식각함으로써, 필라의 일측 상부(301)를 둘러싸는 스페이서(350,360)를 형성한다. 이때, 제1갭영역(t1) 저면의 반도체 기판(300)이 노출된다.
도 3e에 도시된 바와 같이, 제1하드마스크(310) 및 스페이서(350,360)를 식각 베리어로 하여 반도체 기판(300)을 더 깊이 식각함으로써, 필라의 일측 상부(301)에 아래에 연장되는 필라의 일측 하부(302)를 형성한다. 이로써, 지지부(303)가 형성되는 영역을 제외한 측면 일부가 드러나는 초기 필라가 형성된다. 이때, 반도체 기판(300)의 식각 깊이는 500 내지 2500Å인 것이 바람직하다.
도 3f에 도시된 바와 같이, 드러나는 반도체 기판(300)을 1차 등방성 식각하여 초기 필라의 일측 하부(302)를 소정 폭 리세스한다. 이때, 초기 필라의 일측 하부(302)는 50 내지 250Å 식각됨이 바람직하다.
이때, 제1방향으로 배열되는 필라의 타측은 지지부(303)에 의하여 상호 연결되어 있으므로, 등방성 식각에도 불구하고 안정된 구조를 갖는다. 즉, 등방성 식각 과정에서 필라(P)의 기울어짐 및 붕괴 현상이 발생하지 않는다.
도 3g에 도시된 바와 같이, 제1하드마스크(310) 및 스페이서(350,360)에 의해 드러나는 반도체 기판(300)의 표면에 게이트 절연막(370)을 형성한다. 이때, 게이트 절연막(370)의 두께는 45 내지 65Å인 것이 바람직하다.
도 3h에 도시된 바와 같이, 제1갭영역(t1) 저면의 반도체 기판(300)에 불순물을 이온 주입하여 비트라인용 불순물 영역(380)을 형성한다. 불순물은 일 실시예로서 인(Ph) 또는 비소(As)일 수 있다.
도 3i에 도시된 바와 같이, 필라의 일측 하부(302)를 일부 둘러싸는 1차게이트 전극(390)을 형성한다. 여기서, (b)는 A영역의 점선 높이(C-C')에서의 평면을 나타낸다.
현 단계에서는 아직 필라(P)의 일측(301,302)만이 형성된 초기 필라 단계이기 때문에, (b)에 도시된 바와 같이, 필라의 일측 하부(302) 둘레를 감싸는 형태로 1차게이트 전극(390)이 형성된다.
1차게이트 전극(390) 형성 과정을 보다 구체적으로 살펴보면, 먼저, 불순물 영역(380)이 형성된 결과물의 전체 구조상에 도전막을 증착하고, 제1하드마스크(310)의 상부가 노출될 때까지 평탄화 공정을 수행한다. 이어서, 제1갭영역(t1) 저면의 게이트 절연막(370)이 노출될때까지 에치백 공정을 수행함으로써 1차게이트전극(390)을 형성한다. 평탄화 공정을 수행한 후에 에치백 공정을 수행함으로써, 1차게이트전극(390)의 균일성(uniformity)을 향상시킬 수 있다.
도 3j에 도시된 바와 같이, 제1갭영역(t1)에 절연막(395)을 매립한다.
도 3k에 도시된 바와 같이, 절연막(395)이 매립된 결과물의 상부에 제2하드마스크(320')를 형성하고, 제2하드마스크(320')의 상부에 반사방지막(330')을 형성한다.
여기서, 제2하드마스크(320')는 비정질탄소막일 수 있고, 반사방지막(330')은 BARC(Bottom anti-relection coating) 또는 실리콘산화질화막(SiON)일 수 있다.
이어서, 반사방지막(330')의 상부에, 적어도 필라 예정영역(P') 상부를 덮는 제2마스크 패턴(341)을 형성한다. 여기서, 제2마스크 패턴은 포토리소그래피 공정 에 의해 형성되는 포토레지스트 패턴인 것이 바람직하다.
특히, 본 발명의 제1 실시예로서, 상기 필라 예정영역(P')을 덮는 아일랜드부(341b) 및 제1마스크 패턴(340)의 연결부(340a)와 중첩되지 않도록 제1방향으로 배열되는 필라 예정영역(P') 열들 사이의 반도체 기판(300)을 교대로 덮으면서 제1방향으로 배열되는 필라 예정영역(P')을 덮는 아일랜드부(341b)를 연결시키는 연결부(341a)를 포함하는 제2마스크 패턴(341)을 형성하는 것이 바람직하다.
이하, 설명의 편의를 위하여 제1방향으로 배열되는 필라 예정영역(P') 열들을 좌측에서부터 1열, 2열, 3열, 4열로 지칭하기로 한다. 또한, 필라 예정영역(P')의 폭은 w1으로 지칭하고, 필라 예정영역(P') 사이의 폭은 w2로 지칭하기로 한다. 또한, 연결부(341a)의 폭은 w5로 지칭하고, 아일랜드부(341b)의 폭은 w6로 지칭하기로 한다.
연결부(341a)의 형상을 좀 더 상세히 설명하면 다음과 같다. 예를 들어, 제1마스크 패턴(340)의 연결부(340a)가 2열과 3열 사이의 반도체 기판(300)을 덮도록 형성되는 경우, 제2마스크 패턴(341)의 연결부(341a)는 1열과 2열 사이의 반도체 기판(300) 및 3열과 4열 사이의 반도체 기판(300)을 덮도록 형성된다.
이때, 1열과 2열 사이의 반도체 기판(300)을 덮는 연결부(341a)에 의해 연결부(341a) 양측 즉, 1열과 2열의 필라 예정영역(P')이 연결된다. 또한, 3열과 4열 사이의 반도체 기판(300)을 덮는 연결부(341a)에 의해 연결부(341a) 양측 즉, 3열과 4열의 필라 예정영역(P')이 연결된다.
여기서, 연결부(341a)의 폭(w5)은 아래의 수학식 2에 도시된 바와 같이, 필 라 예정영역(P') 사이의 폭(w2) 이상의 값을 갖되, 필라 예정영역(P') 사이의 폭(w2)과 아일랜드부(341b)의 폭(w6)의 합에 비해서는 작은 값을 갖는다. 즉, 연결부(341a)의 폭(w5)은 아래 수학식 2를 만족시키게 된다.
w2 ≤ w5 ＜ w2 + 2w6
연결부(341a)의 폭(w5)이 w2보다 큰 값을 갖는 경우, 연결부(341a)는 자신의 양측의 제1방향으로 배열되는 필라 예정영역(P') 열들의 일부를 덮을 수 있다. 이 경우 자신의 양측에 배열되는 필라 예정영역(P') 열들을 대칭적으로 덮는 것이 더욱 바람직하다.
여기서, 아일랜드부(341b)의 폭(w6)은 필라 예정영역(P')의 폭(w1)과 동일한 값을 갖는다.
도 3l에 도시된 바와 같이, 제2마스크 패턴(341)을 식각 베리어로 반사방지막(330'), 제2하드마스크(320') 및 제1하드마스크(310')를 식각하여 반도체 기판(300)을 노출시킨다.
이때, SPM(Sulfuric acid-Peroxide Mixture) 또는 APM(Ammonium Hydroxide-Peroxide Mixture)을 사용하여, 식각 후 노출된 반도체 기판(300)의 표면을 세정할 수 있다. SPM을 통해 반사방지막(330'), 제2하드마스크(320') 및 제1하드마스크(310)를 식각하는 과정에서 발생한 유기물(organic) 또는 메탈 불순물(metal impurity)을 제거할 수 있으며, APM을 통해 식각 부산물(particle) 또는 유기 불순물(organic impurity)을 제거할 수 있다.
특히, SPM 및 APM에 포함된 H2O2에 의해 노출되는 반도체 기판(300)을 세정하는 과정에서, 반도체 기판(300)이 소정 깊이 더 식각됨으로써, 반사방지막(330'), 제2하드마스크(320') 및 제1하드마스크(310)의 식각 과정에서 손상된 부분을 제거할 수 있다.
이어서, 제2하드마스크(320') 및 제1하드마스크(310')를 식각 베리어로 반도체 기판(300)을 소정 깊이 식각하되, 필라(P) 형성을 위하여 식각되어야 하는 목표 깊이보다 작은 깊이로 식각하는 것이 바람직하다. 따라서, 반도체 기판(300)의 식각 깊이는 500 내지 2500Å인 것이 바람직하다.
그에 따라, 필라의 타측 상부(301')가 형성된다. 이 필라 타측 상부(301')의 열들 사이를 제2갭영역(t2)이라 한다. 이때, 제2마스크 패턴(341)의 연결부(341a) 하부는 식각되지 않고, 필라의 일측을 상호 연결시키며, 이를 이하 지지부(303')라 한다.
도 3m에 도시된 바와 같이, 제2갭영역(t2) 측벽에 스페이서(350',360')를 형성한다. 스페이서(350',360')는 산화막 스페이서(350') 및 질화막 스페이서(360')로 형성될 수 있으며, 경우에 따라서는 산화막 스페이서(350')로 형성될 수 있다. 이때, 스페이서(350',360')는 50 내지 150Å의 두께로 형성되는 것이 바람직하다.
스페이서(350',360') 형성 단계를 보다 구체적으로 살펴보면, 먼저 필라의 타측 상부(301')가 형성된 결과물의 전면에 스페이서용 절연막을 형성한다. 이어서, 스페이서용 절연막을 스페이서 식각함으로써 필라의 타측 상부(301')를 둘러싸 는 스페이서(350',360')를 형성한다. 이때, 제2갭영역(t2) 저면의 반도체 기판(300)이 노출된다.
도 3n에 도시된 바와 같이, 제1하드마스크(310) 및 스페이서(350',360')를 식각 베리어로 하여 반도체 기판(300)을 더 깊이 식각함으로써, 필라의 타측 상부(301') 아래에 연장되는 필라의 타측 하부(302')를 형성한다. 이로써, 최종 필라(P)가 완성되며, 이때, 반도체 기판(300)의 식각 깊이는 500 내지 2500Å인 것이 바람직하다.
도 3o에 도시된 바와 같이, 드러나는 반도체 기판(300)을 2차 등방성 식각하여 최종 필라의 타측 하부(302')를 소정 폭 리세스한다. 이때, 최종 필라의 타측 하부(302')는 50 내지 250Å 식각됨이 바람직하다.
이때, 제1방향으로 배열되는 필라 예정영역(P')의 일측(301,302)은 지지부(303')에 의해 상호 연결되어 있으므로 등방성 식각에도 불구하고 안정된 구조를 갖는다. 즉, 등방성 식각 과정에서 필라(P)의 기울어짐 및 붕괴 현상이 발생하지 않는다.
도 3p에 도시된 바와 같이, 제2갭영역(t2) 저면의 반도체 기판(300)에 불순물을 이온 주입하여 비트라인용 불순물 영역(380')을 형성한다. 불순물은 일 실시예로서 인(Ph) 또는 비소(As)일 수 있다.
도 3q에 도시된 바와 같이, 필라의 타측 하부(302')를 일부 둘러싸는 2차게이트 전극(390')을 형성한다. 이로써, 필라 하부를 둘러싸는 서라운딩 게이트 전극이 형성된다.
여기서, (b)는 A영역의 점선 높이(D-D')에서의 평면을 나타낸다. 도시된 바와 같이, 1차게이트 전극(390)의 하부에는 게이트 절연막(370)이 개재되어 있는 반면, 2차게이트 전극(390')의 하부에는 게이트 절연막이 개재되어있지 않다. 따라서, 필라(P)의 일측(점선의 좌측)만이 채널 영역으로서 역할을 수행하게 된다.
2차게이트 전극(390') 형성 과정을 보다 구체적으로 살펴보면, 먼저, 불순물영역(380')이 형성된 결과물의 전체 구조상에 도전막을 증착하고, 제1하드마스크(310)의 상부가 노출될 때까지 평탄화 공정을 수행한다. 이어서, 필라 예정영역(P') 사이의 갭영역 저면이 노출될때까지 에치백 공정을 수행함으로써 2차게이트 전극(390')을 형성한다. 평탄화 공정을 수행한 후에 에치백 공정을 수행함으로써, 2차게이트전극(390')의 균일성(uniformity)을 향상시킬 수 있다.
도 3r에 도시된 바와 같이, 제1갭영역(t1)에 매립된 절연막(395)을 제거하고, 최종 필라(P)가 형성된 결과물의 전면에 식각정지막(398)을 형성한다.
이어서, 본 도면에는 도시되지 않았으나, 필라(P) 간의 반도체 기판(300)을 제2방향으로 소정 깊이로 식각하여 소자분리 트렌치(T)를 형성함으로써, 불순물 영역(380)을 상호분리하여 비트라인(301)을 형성한다. 이어서, 반도체 기판(300) 상에 필라(P)의 하부를 둘러싸는 게이트 전극(390,390')을 상호 연결시키는 워드라인(302)을 형성한다.
본 발명은 지지부(303,303')에 의해 필라 예정영역(P')을 상호 연결함으로써, 구조적으로 안정된 상태에서 필라(P)를 형성하는 방법을 제안한다. 따라서, 제 1마스크 패턴(340) 및 제2마스크 패턴(341)은 필라 예정영역(P')을 상호 연결하는 지지부(303,303')가 형성될 수 있는 한도 내에서 당업자에 의해 다양한 형태로 제작이 가능하며, 본 명세서에서 설명하는 제1마스크 패턴(340) 및 제2마스크 패턴(3410)은 일 실시예에 불과한 것으로 본 발명이 이에 한정되는 것은 아니다.
이하, 도 4 및 도 5에서는 마스크 패턴의 다양한 실시예를 도면을 참조하여 설명한다. 단, 필라(P) 형성의 구체적은 과정은 전술한 바와 동일하게 진행되므로, 여기서는 마스크 패턴의 형태를 중심으로 설명한다.
도 4는 본 발명의 제2 실시예에 따른 마스크 패턴을 이용한 반도체 소자 제조 공정을 설명하기 위한 도면이다. 여기서, (a)는 제1마스크 패턴(342)이 형성된 반도체 소자의 평면도를 나타내고, (b)는 제2마스크 패턴(343)이 형성된 반도체 소자의 평면도를 나타낸다.
(a)에 도시된 바와 같이, 제1마스크 패턴(342)은 필라 예정 영역(P')을 덮는 아일랜드부(342b) 및 제1방향(A-A')으로 배열되는 필라 예정영역(P') 열들을 덮으면서 제1방향으로 배열되는 필라 예정영역(P')을 덮는 아일랜드부(342b)를 연결시키는 연결부(342a)를 구비하되, 제1마스크 패턴(342)의 일 측면은 제1방향으로 배열되는 필라 예정영역(P') 사이의 반도체 기판(300) 일부를 노출시키도록 형성된다.
즉, 제1마스크패턴(342)는 연결부(342a)의 폭(w7)이 아일랜드부(342b)의 폭(w8)에 비하여 작은 값을 갖도록 형성되므로, 제1마스크패턴(342)의 일측에서 아 일랜드부(342b)가 일부 돌출되는 형상을 갖는다. 이때, 필라 예정영역(P') 폭(w1)의 1/2인 것이 바람직하다.
(b)에 도시된 바와 같이, 제2마스크 패턴(343)은 필라 예정영역(P')을 덮는 아일랜드부(343b) 및 제1방향으로 배열되는 필라 예정영역(P') 열들을 덮는 아일랜드부(343b)를 연결시키는 연결부(343a)를 구비하되, 제2마스크 패턴(343)의 타 측면은 제1방향으로 배열되는 필라 예정영역(P') 사이의 반도체 기판(300) 일부를 노출시키도록 형성된다.
즉, 제2마스크패턴(343)의 연결부(343a)는 상기 제1마스크패턴(342)에서 돌출된 부분을 연결시키는 위치에 형성되므로, 제1마스크 패턴(342)과 제2마스크 패턴(343)은 서로 다른 측면에 아일랜드부(342b,343b)에 의한 돌출부를 구비한다.
이때, 제1마스크 패턴(342)의 연결부(342a)의 폭(w7)과, 제2마스크 패턴(343)의 연결부(343a)의 폭(w9)의 합이 필라 예정영역(P')의 폭(w1)과 동일한 값을 갖도록 형성된다.
(c)는 제1마스크 패턴(342)을 식각 베리어로 하여 식각된 반도체 기판(300)을 나타내는 사시도이다.
도시된 바와 같이, 필라(P)의 일측만이 형성되고, 필라(P)의 타측은 식각되지 않은 반도체 기판(300)에 의해 상호 연결되어 구조적으로 안정된다. 따라서, 필라(P) 형성 단계 또는 필라(P) 하부 리세스 단계에서, 필라(P)가 기울어지거나 붕괴되는 등의 현상을 방지할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 마스크 패턴을 이용한 반도체 소자 제 조 공정을 설명하기 위한 도면이다. 여기서, (a)는 제1마스크 패턴(344)이 형성된 반도체 소자의 평면도를 나타내고, (b)는 제2마스크 패턴(345)이 형성된 반도체 소자의 평면도를 나타낸다.
(a)에 도시된 바와 같이, 제1마스크 패턴(344)은 필라 예정영역(P)'을 덮는 아일랜드부(344b) 및 제1방향(A-A')으로 배열되는 필라 예정영역(P') 열들을 덮으면서, 제1방향으로 배열되는 아일랜드부(344b)를 연결시키는 연결부(344a)를 구비한다. 이때, 제1마스크 패턴(344)의 폭은 필라 예정영역(P')의 폭(w1)과 동일한 값을 갖도록 형성된다.
(b)에 도시된 바와 같이, 제2마스크 패턴(345)은 필라 예정영역(P')을 덮는 아일랜드부(345b) 및 제2방향(B-B')으로 배열되는 필라 예정영역(P') 열들을 덮으면서, 제2방향으로 배열되는 필라 예정영역(P')을 덮는 아일랜드부를 연결시키는 연결부(345a)를 구비한다. 이때, 제2마스크 패턴(345)의 폭은 필라 예정영역(P')의 폭(w1)과 동일한 값을 갖도록 형성된다.
(c)는 제1마스크 패턴(344)을 식각 베리어로 하여 식각된 반도체 기판(300)을 나타내는 사시도이다.
도시된 바와 같이, 필라(P)의 일측만이 형성되고, 필라(P)의 타측은 식각되지 않은 반도체 기판(300)에 의해 상호 연결되어 구조적으로 안정된다. 따라서, 필라(P) 형성 단계 또는 필라(P) 하부 리세스 단계에서, 필라(P)가 기울어지거나 붕괴되는 등의 현상을 방지할 수 있다.
(d)는 제1마스크 패턴(344) 및 제2마스크 패탄(345)을 이용하여 형성된 최종 필라(P)의 하부 평면도이다.
도시된 바와 같이, 필라(P) 하부의 제2면 및 제4면에 형성된 1차 게이트 전극(390)의 하부에는 게이트 절연막(370)이 개재되지만, 필라(P) 하부의 제1면 및 제3면에 형성된 2차 게이트 전극(390')의 하부에는 게이트 절연막이 개재되어 있지 않다. 즉, 필라(P)의 일부 영역만이 채널로서의 역할을 수행하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 수직 채널 트랜지스터를 포함하는 반도체 소자의 사시도.
도 2는 종래기술에 따른 필라의 기울어짐 현상을 나타내는 사진.
도 3a는 본 발명의 일 실시예에 따른 수직 채널 트랜지스터의 필라 형성 공정을 설명하기 위한 평면도.
도 3b 내지 도 3r은 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터의 필라 형성 공정을 설명하기 위한 단면도.
도 4는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터의 필라 형성 공정을 설명하기 위한 도면.
도 5는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터의 필라 형성 공정을 설명하기 위한 도면.

Claims (26)

  1. 소정 물질층을 선택적으로 식각하여 2차원적으로 배열되는 복수개의 필라를 형성하는 방법에 있어서,
    상기 물질층의 상부에 필라 예정영역을 덮는 아일랜드부 및 상기 아일랜드부를 연결시키면서 일방향으로 연장되는 연결부를 갖는 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴을 식각 베리어로 상기 물질층을 1차 식각하여, 상기 연결부 하부의 물질 층에 의하여 상호 연결되면서 상기 연결부 하부의 물질층을 제외한 측면 일부가 드러나는 초기 필라를 형성하는 단계;
    상기 1차 식각된 영역에 절연막을 매립하는 단계;
    상기 절연막을 포함하는 상기 물질층 상부에 적어도 상기 필라 예정영역을 덮는 제2마스크 패턴을 형성하는 단계; 및
    상기 제2마스크 패턴을 식각 베리어로 상기 연결부 하부의 물질층을 2차 식각하여 최종 필라를 형성하는 단계
    를 포함하는 반도체 소자의 필라 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1마스크 패턴의 연결부는,
    제1방향으로 배열되는 필라 예정영역 열들 사이의 물질층을 교대로 덮으면서 상기 제1방향으로 배열되는 필라 예정영역을 덮는 아일랜드부를 연결시키고,
    상기 제2마스크 패턴은,
    상기 필라 예정영역을 덮는 아일랜드부 및 상기 제1마스크 패턴의 연결부와 중첩되지 않도록 상기 제1방향으로 배열되는 필라 예정영역 열들 사이의 물질층을 교대로 덮으면서 상기 제1방향으로 배열되는 필라 예정영역을 덮는 아일랜드부를 연결시키는 연결부를 포함하는
    반도체 소자의 필라 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭은,
    상기 필라 예정영역 열들 사이의 폭 이상의 값을 갖도록 형성되는
    반도체 소자의 필라 형성 방법.
  4. 제 3 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭은,
    상기 필라 예정영역 열들 사이의 폭과 상기 아일랜드부를 구성하는 필라 예정영역의 폭의 합보다는 작은 값을 갖도록 형성되는
    반도체 소자의 필라 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1마스크 패턴의 연결부는,
    제1방향으로 배열되는 필라 예정영역 열들을 덮는 아일랜드부를 연결시키되, 상기 제1마스크 패턴의 일 측면은 상기 제1방향으로 배열되는 필라 예정영역 사이의 물질층 일부를 노출시키고,
    상기 제2마스크 패턴은,
    상기 필라 예정영역을 덮는 아일랜드부 및 상기 제1방향으로 배열되는 필라 예정영역 열들을 덮는 아일랜드부를 연결시키는 연결부를 포함하되, 상기 제2마스크 패턴의 타 측면은 상기 제1방향으로 배열되는 필라 예정영역 사이의 물질층 일부를 노출시키는
    반도체 소자의 필라 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭은,
    상기 필라 예정영역 폭보다 작은 값을 갖는
    반도체 소자의 필라 형성 방법.
  7. 제 6 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭의 합은
    상기 필라 예정영역의 폭과 동일한 값을 갖는
    반도체 소자의 필라 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1마스크 패턴은,
    제1방향으로 배열되는 필라 예정영역 열들을 덮고,
    상기 제2마스크 패턴은,
    상기 제1방향과 교차하는 제2방향으로 배열되는 필라 예정영역 열들을 덮는
    반도체 소자의 필라 형성 방법.
  9. 제 8 항에 있어서.
    상기 제1마스크 패턴 및 제2마스크 패턴의 폭은,
    상기 필라 예정영역의 폭과 동일한 값을 갖는
    반도체 소자의 필라 형성 방법.
  10. 반도체 기판을 선택적으로 식각하여 2차원적으로 배열되는 복수개의 필라를 형성하는 반도체 소자의 수직 채널 트랜지스터 형성 방법에 있어서,
    상기 반도체 기판의 상부에, 필라 예정영역을 덮는 아일랜드부 및 상기 아일랜드부를 연결시키면서 일방향으로 연장되는 연결부를 갖는 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴을 식각 베리어로 상기 반도체 기판을 1차 식각하여, 상기 연결부 하부의 반도체 기판에 의하여 상호 연결되면서 상기 연결부 하부의 반도체 기판을 제외한 측면 일부가 드러나는 초기 필라를 형성하는 단계;
    상기 1차 식각된 영역에 절연막을 매립하는 단계;
    상기 절연막을 포함하는 상기 반도체 기판의 상부에 적어도 상기 필라 예정영역을 덮는 제2마스크 패턴을 형성하는 단계; 및
    상기 제2마스크 패턴을 식각 베리어로 상기 연결부 하부의 반도체 기판을 2차 식각하여 최종 필라를 형성하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  11. 제 10 항에 있어서,
    상기 제1마스크 패턴의 연결부는,
    제1방향으로 배열되는 필라 예정영역 열들 사이의 반도체 기판을 교대로 덮 으면서, 상기 제1방향으로 배열되는 필라 예정영역을 덮는 아일랜드부를 연결시키고,
    상기 제2마스크 패턴은,
    상기 필라 예정영역을 덮는 아일랜드부 및 상기 제1마스크 패턴의 연결부와 중첩되지 않도록 상기 제1방향으로 배열되는 필라 예정영역 열들 사이의 반도체 기판을 교대로 덮으면서 상기 제1방향으로 배열되는 필라 예정영역을 덮는 아일랜드부를 연결시키는 연결부를 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭은,
    상기 필라 예정영역 열들 사이의 폭 이상의 값을 갖도록 형성되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  13. 제 12 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭은,
    상기 필라 예정영역 열들 사이의 폭과 상기 아일랜드부를 구성하는 필라 예정영역의 폭의 합보다는 작은 값을 갖도록 형성되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  14. 제 10 항에 있어서,
    상기 제1마스크 패턴의 연결부는,
    제1방향으로 배열되는 필라 예정영역 열들을 덮는 아일랜드부를 연결시키되, 상기 제1마스크 패턴의 일 측면은 상기 제1방향으로 배열되는 필라 예정영역 사이의 반도체 기판 일부를 노출시키고,
    상기 제2마스크 패턴은,
    상기 필라 예정영역을 덮는 아일랜드부 및 상기 제1방향으로 배열되는 필라 예정영역 열들을 덮는 아일랜드부를 연결시키는 연결부를 포함하되, 상기 제2마스크 패턴의 타 측면은 상기 제1방향으로 배열되는 필라 예정영역 사이의 반도체 기판 일부를 노출시키는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  15. 제 14 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭은,
    상기 필라 예정영역 폭보다 작은 값을 갖는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  16. 제 15 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴의 연결부의 폭의 합은
    상기 필라 예정영역의 폭과 동일한 값을 갖는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  17. 제 10 항에 있어서,
    상기 제1마스크 패턴은,
    제1방향으로 배열되는 필라 예정영역 열들을 덮고,
    상기 제2마스크 패턴은,
    상기 제1방향과 교차하는 제2방향으로 배열되는 필라 예정영역 열들을 덮는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  18. 제 17 항에 있어서.
    상기 제1마스크 패턴 및 제2마스크 패턴의 폭은,
    상기 필라 예정영역의 폭과 동일한 값을 갖는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  19. 제 10 항에 있어서,
    상기 초기 필라 형성 단계 후에,
    상기 초기 필라의 드러난 측면 일부를 1차 등방성 식각하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  20. 제 19 항에 있어서,
    상기 1차 등방성 식각을 수행하는 단계 후에,
    상기 1차 등방성 식각에 의해 소정 폭 리세스된 초기 필라의 하부에 게이트 절연막을 형성하는 단계;
    상기 1차 등방성 식각에 의해 드러난 상기 초기 필라 사이의 반도체 기판 내에 불순물 영역을 형성하는 단계; 및
    상기 초기 필라의 하부를 둘러싸는 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  21. 제 20 항에 있어서,
    상기 최종 필라를 형성하는 단계 후에,
    상기 최종 필라의 드러난 측면 일부를 2차 등방성 식각하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  22. 제 21 항에 있어서,
    상기 2차 등방성 식각을 수행하는 단계 후에,
    상기 2차 등방성 식각에 의해 드러난 상기 최종 필라 사이의 반도체 기판 내에 불순물 영역을 형성하는 단계; 및
    상기 최종 필라의 하부를 둘러싸는 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  23. 제 10 항에 있어서,
    상기 제1마스크 패턴 및 제2마스크 패턴은,
    포토레지스트 패턴인
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  24. 제 23 항에 있어서,
    상기 제1 또는 제2마스크 패턴을 형성하기 이전에,
    상기 반도체 기판의 상부에 하드마스크 층 및 반사방지막을 형성하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  25. 제 24 항에 있어서,
    상기 반도체 기판을 1차 또는 2차 식각하는 단계는,
    상기 제1 또는 제2마스크 패턴을 식각 베리어로 상기 반사방지막 및 하드마스크를 식각하여 상기 반도체 기판의 상부를 노출시키는 단계; 및
    상기 노출된 반도체 기판의 표면을 세정하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  26. 제 25 항에 있어서,
    상기 노출된 반도체 기판의 표면을 세정하는 단계는,
    SPM 또는 APM을 이용하여 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
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