CN106158616A - 三维半导体集成电路器件及其制造方法 - Google Patents

三维半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN106158616A
CN106158616A CN201510208365.8A CN201510208365A CN106158616A CN 106158616 A CN106158616 A CN 106158616A CN 201510208365 A CN201510208365 A CN 201510208365A CN 106158616 A CN106158616 A CN 106158616A
Authority
CN
China
Prior art keywords
active pillar
layer
insulating film
interlayer insulating
space
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510208365.8A
Other languages
English (en)
Other versions
CN106158616B (zh
Inventor
金镇河
崔康植
蔡洙振
李泳昊
金俊官
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106158616A publication Critical patent/CN106158616A/zh
Application granted granted Critical
Publication of CN106158616B publication Critical patent/CN106158616B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H01L21/28531—Making of side-wall contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

提供一种三维半导体集成电路器件及其制造方法。有源柱被形成在半导体衬底上，并且层间绝缘层被形成，使得有源柱被掩埋在层间绝缘层中。层间绝缘层被刻蚀以形成孔，使得有源柱和有源柱的外围区域被暴露。对透过孔而被暴露的有源柱的外围区域执行刻蚀工艺特定深度，而具有该深度的空间被提供在有源柱与层间绝缘层之间。硅材料层被形成为被掩埋在具有该深度的空间中，并且欧姆接触层被形成在硅材料层和有源柱上。

Description

三维半导体集成电路器件及其制造方法
相关申请的交叉引用
本发明要求在2014年8月8日向韩国知识产权局提出的、申请号为10-2014-0102518的韩国申请的优先权，在此通过引用将其整体并入此文，如同在此全文陈述。
技术领域
多种实施例涉及一种三维(3D,three dimensional)半导体集成电路器件及其制造方法，尤其涉及一种具有环绕接触结构的半导体集成电路器件及其制造方法。
背景技术
存储器件通常被提供作为计算机或其它电子设备中的内部半导体集成电路器件。存储器件的典型例子包括随机存取存储器(RAM,random access memory)、只读存储器(ROM,read only memory)、随机动态存取存储器(DRAM,dynamic RAM)、同步随机动态存取存储器(SDRAM,synchronous DRAM)、闪存存储器(flash memory)、和可变电阻式存储器件。可变电阻式存储器件包括可编程导电存储器件、电阻式随机存取存储器(ReRAM,resistive RAM)、和相变随机存取存储器(PCRAM,phase-change RAM)。
非易失性存储器件可以用于广泛的电子应用中，以提供高集成密度、高可靠性、和低功率消耗。
可变电阻式存储器件可以包括多个排行成矩阵形式的存储器单元。所述存储器单元可以包括存取器件(诸如二极管)、场效晶体管(FET,field effect transistor)、或双极型结晶体管(BJT,bipolar junction transistor)。存取器件可以耦接至沿阵列的行延伸的字线。在存储器单元中的存储元件可以耦接至沿阵列的列延伸的位线。以这种方式，存储器单元的存取器件可以选择耦接至栅极的字线，并且存储器单元可以通过激活存储器单元的行行解码器而被存取。
目前，具有三维垂直沟道结构的晶体管被用作存储器单元的存取器件，以增大集成密度。如所公知的，具有三维垂直沟道结构的晶体管可以包括柱状有源区域、被形成在有源区域的外周之上的栅极、被形成在有源区域的上部的漏极、和被形成在有源区域的下部或被形成在与有源区域的下部接触的半导体衬底中的源极。加热电极、可变电阻层、和位线依序被形成，以被电耦接至晶体管的漏极，并且因此电阻式存储器单元被完成。
为了在漏极与加热电极之间获得欧姆接触，硅化物层被形成在漏极和加热电极之间。目前，继续致力于改善可变电阻式存储器件中的工作电流，以及因此用于提高漏极与硅化物层之间、或下电极与硅化物层之间的接触特性的技术已被建议。
发明内容
根据一实施例，提供一种制造半导体集成电路器件的方法。有源柱被形成在半导体衬底上，并且层间绝缘层被形成使得有源柱被掩埋在层间绝缘层中。层间绝缘层被刻蚀以形成孔，使得有源柱和有源柱的周边区域被暴露。对被孔暴露的有源柱的外围区域执行刻蚀工艺至一定深度，并且具有该深度的空间被提供在有源柱与层间绝缘层之间。硅材料层被形成以被掩埋在具有该深度的空间中，并且在欧姆接触层被形成硅材料层和有源柱上。
根据一实施例，提供一种制造半导体集成电路器件的方法。有源柱被环绕在外周上且被制备在半导体衬底上，并且，层间绝缘层被形成以掩埋在所述有源柱之间，其中所述有源柱中的每一个包括栅极绝缘层和栅电极。层间绝缘层被刻蚀以形成孔，使得有源柱的顶部和栅极绝缘层被暴露。被暴露的栅极绝缘层是被刻蚀特定深度，以在层间绝缘层与有源柱之间形成空间，并且硅材料被形成在该空间中。欧姆接触层被形成在硅材料和有源柱上，并且下电极和可变电阻材料层依序被形成在欧姆接触层上。
根据一实施例，提供一种半导体集成电路器件。该半导体集成电路器件可以包括有源柱，有源柱的栅电极被覆盖在外周上，漏极区域以被形成在栅电极之上的部分中，源极区域被形成在栅电极之下的部分中，栅极绝缘层被设置在有源柱与栅电极之间，接触延伸区域被设置在有源柱和栅极绝缘层的漏极区域的外周，以及欧姆接触层被形成在接触延伸区域上。
接触延伸区域可以以圆筒形式被形成在有源柱的外周上。替代地，接触延伸区域可以以帽形形式被形成，以覆盖有源柱的外周和有源柱的顶端。
这些和其它特征、方面、和实施例在底下标题为“实施方式”的部分中说明。
附图说明
本发明的上述及其他发明目的、特征、以及其他优点将通过后面的实施方式并配合附图而更清楚地被理解，其中：
图1至图8是例示制造根据一实施例的半导体集成电路器件的方法的剖面图；
图9至图12是例示制造根据一实施例的半导体集成电路器件的方法的剖面图；以及
图13是例示图12中在选择性外延生长(SEG,selective epitaxial growth)层与硅化物层之间的接触部分的放大剖面图。
具体实施方式
在下文中，多个示例性实施例将更加详细地参照附图来说明。在下文中的多个实施例参照多个剖面图来说明，所述剖面图为所述示例性实施例(和中间结构)的示意图。由于在制造技术和/或公差上的差异，图的形状的改变是可能的。因此，示例性实施例不应被解释为仅限于被例示区域中的特殊形状。在附图中，层和区域的长度和尺寸为了清晰可以被夸大。在附图中相同的附图标记表示相同的元件。还应当理解，当一个层被称为“在”另一层或衬底“上”时，该层能直接在另一层或衬底上，或可以存在中间层。
这并不意味着所述实施例被限制于附图。虽然一些实施例被展示和说明，应当了解的是，可以对所述实施例进行改变结果仍落入本发明的精神和面积内。
请参照图1，通过常规方法，柱(pillar)110a可以被形成在半导体衬底100的预定区域。柱110a可以通过刻蚀半导体衬底100而被形成。替代地，柱110a可以通过在半导体衬底100上沉积半导体层(图未示)且刻蚀该半导体层的预定部分而被形成。柱110a可以对应晶体管的有源区域。在柱110a形成之后，沟道和漏极可以被形成在柱110a。栅极绝缘层115被形成在柱110a的侧壁和在所述柱110a之间的半导体衬底100的表面上。栅极绝缘层115可以通过使其中形成了柱110a的半导体衬底100的表面氧化而被形成。导电材料层(图未示)可以被形成在其中形成了栅极绝缘层115的半导体衬底100上，然后被各向异性刻蚀。因此，环绕栅极120可以形成在柱110a的侧壁上。环绕栅极120可以被形成在低于柱110a的水平的水平。该环绕栅极120可以被刻蚀以与相邻环绕栅120隔离。第一高浓度杂质可以被注入至隔离区域的下部，以形成初步源极区域125。在形成环绕栅极120的工艺中，被设置在柱110a的顶端的栅极绝缘层115可以被移除，如图1所示。第二高浓度的杂质130可以被注入柱110a暴露的上部，用以形成结区。层间绝缘层135可以被形成以绝缘所述柱110a。层间绝缘层135可以延伸至高于支柱110a的上表面的水平的水平，使得所述柱110a可以充分被掩埋在层间绝缘层135中，并且下电极区域或可变电阻区域被定义在柱110a中的每一个之上。层间绝缘层135可以例如为氮化硅层。
请参照图2，层间绝缘层135被刻蚀以形成孔(hole)H，使得柱110a的上表面和柱110a的上侧壁透过该孔H而被暴露。例如，孔H可以被形成以暴露被形成在柱110a的外周的栅极绝缘层115。因此，孔H的宽度a2可以设定为大于柱110a的宽度a1与栅极绝缘层115的厚度(或宽度)的总和。然后，透过孔H而被暴露的栅极绝缘层115被刻蚀特定厚度，以形成柱110a与层间绝缘层135之间的空间，使得柱110a的上侧壁被暴露。
请参照图3，硅材料140可以充分填补孔H和通过移除在层间绝缘层135与柱110a之间的栅极绝缘层115而产生的空间。硅材料140可以为未掺杂的多晶硅层，并且可以通过低温化学气相沉积(CVD,chemical vapor deposition)方法被形成，以容易地填补该空间。
请参照图4，一种化学机械研磨(CMP,chemical mechanical polishing)工艺可以在硅材料140上执行，使得层间绝缘层135被暴露。然后，硅材料140可以进一步被回蚀，以被剩余在孔H的底部。硅材料140可以被提供在柱110a的上部上，并在层间绝缘层135和柱110a之间延伸，以空间。在这样的结构之下，硅材料140可以为帽形形状，如图4所示。在另一实施例中，硅材料140可以被回蚀，直到柱110a被暴露。在这样的结构之下，硅材料140可以填补层间绝缘层135和柱110a之间的空间中，并且可以为圆筒形状，如图5所示。在图4和图5中，附图标记140a和140b表示回蚀的硅材料。在硅材料140的回蚀工艺中，层间绝缘层135的表面也可以被回蚀特定厚度。然后，杂质可以被注入至所述硅材料140a或140b，使得所述硅材料140a或140b可以具有与柱110a的上部实质相同的浓度。所述硅材料140a或140b被设置在柱110a的上表面或外周上，并用作接触延伸区域。
请参照图6，金属层145可以被沉积在所述硅材料140a或140b的上表面和柱110a上，以填补孔H。例如，金属层145可以包括钛层与氮化钛层的叠层。图6例示被形成在其中形成了硅材料140a(如图4所例示的)的半导体衬底上的金属层145。然而，在另一实施例中，金属层145可以被形成在其中形成了硅材料140b(如图5所例示的)的半导体衬底上。
请参照图7，热处理工艺可以被执行，使得金属层145和硅材料140a(或者金属层145、柱110a、和硅材料140b)相互反应。因此，与金属层145接触的硅材料140a或140b的表面和柱110a的表面与金属层145反应，以在柱110a和所述硅材料140a或140b上形成硅化物层150，其中硅化物层150充当欧姆接触层。硅化物层150可以具有与孔H的宽度a2实质相同的宽度。通过控制热处理工艺，硅化物层150可以沿柱110a的侧表面延伸，并且因此硅化物层150与柱110a的接触面积可以进一步延伸。进一步，通过控制热处理反应，所述硅材料140a或140b可以完全或部分地变成硅化物层。然后，通过常规方法，未反应的金属层145可以被移除。因此，硅化物层的与下电极和稍后要形成的漏极区域接触的硅化物面积可以实质被增大，并且硅化物层与下电极和漏极区域的接触面积可以被增大。
在所述硅材料140a或140b的热处理工艺中，被注入柱110a的上部的杂质和被注入柱110a之下的初步源极区域125的杂质可以被激活，并且共源极区域S可以被形成在柱110a之下且漏极区域D可以被形成在柱110a的上部中。
请参照图8，通过常规方法，下电极155被形成在孔H中，以接触硅化物层150，而且可变电阻材料层160被形成在下电极155上。在另一实施例中，下电极155和可变电阻材料层160可以被掩埋在孔H之中。可变电阻材料层160可以包括各种材料，诸如：用于ReRAM的PCMO(PR1-xCaxMnO3)层、用于PCRAM的硫属化物层、用于MRAM的磁性层、用于自旋转移矩磁阻随机存取存储器(STTMRAM,spin-transfer torquemagnetoresistive RAM)的磁化反转器件层、或用于聚合物随机存取存储器(PoRAM,polymer RAM)的聚合物层。
根据本实施例，由于硅化物层150的作为欧姆接触层的面积延伸通过被提供在柱110a的外周上的接触延伸区域，在下电极155与硅化物层150之间的接触面积与在硅化物层150和漏极D之间的接触面积可以增大，而接触电阻可以减小。因此，可变电阻式存储设备的开关器件的导通电流特性可以改善。
在另一实施例中，硅材料140可以用选择性外延生长(SEG,selective epitaxial growth)层142替换，如图9所示。具体而言，暴露柱110a的顶端和上侧壁的孔H被形成之后，选择性外延生长层142可以生长。如所周知，选择性外延生长层142具有单晶结构，并且可以使用硅材料作为晶种而生长。在一实施例中，选择性外延生长层142利用柱110a的暴露的顶端和上侧壁作为晶种来生长至特定厚度。选择性外延生长层142可以在柱110a与层间绝缘层135之间延伸至大于或小于硅化物层(将稍后被形成)的目标厚度的10～20％的厚度。选择性外延生长层142可以包括掺杂的选择性外延生长层。也就是说，生长工艺和杂质注入的工艺可以以通过形成含有杂质的选择性外延生长层142而被同时执行。当掺杂的选择性外延生长层142通过上述说明的工艺被形成时，选择性外延生长层142可以具有如下杂质浓度分布：从选择性外延生长层142的顶端朝向半导体衬底100，杂质浓度逐渐减小。因此，硅化物层可以容易地被形成，并且结区可以容易地在后续工艺中被定义。所述实施例不限于形成掺杂的选择性外延生长层的这种方法。在另一实施例中，例如，掺杂的选择性外延生长层可以通过形成未掺杂的选择性外延生长层、且通过分离的杂质注入工艺注入杂质来被形成。
请参照图10，金属层145被形成在选择性外延生长层142上。
请参照图11，金属层145通过热处理工艺与选择性外延生长层142反应，以形成硅化物层150。由于选择性外延生长层142的宽度a2实质大于柱110a的宽度a1，被形成在选择性外延生长层142上的硅化物层150的宽度可以为选择性外延生长层142的宽度a2，其大于柱110a的宽度a1。因此，在稍后被形成的下电极与硅化物层150之间的接触面积增大。在形成硅化物层150的热处理工艺中，被注入在柱110a的上部的杂质和被注入在柱110a之下的杂质可以被激活。未反应的金属层145可以被移除。加热电极155和可变电阻式图案160可以依序被形成在硅化物层150上。结果，共源极区域S可以被形成在柱110a之下且漏极区域D可以被形成在柱110a的上部。
请参照图12，在选择性外延生长层142如图11所示被形成之后，可以在氢气(H2)的气氛中对对选择性外延生长层142的表面进一步执行热处理工艺。当热处理工艺在氢气(H2)的气氛中执行时，选择性外延生长层142内的杂质可以被激活，然后向上移动至选择性外延生长层142的表面。因此，选择性外延生长层142a结束于波纹表面拓扑结构。由于选择性外延生长层142a的波纹表面，选择性外延生长层142a的表面面积显著增大。为了取代氢热处理工艺，能够引起波状表面拓扑结构的任何工艺都可以采用。
请参照图13，金属层被沉积在具有波纹表面拓扑结构的选择性外延生长层142a上，且经受热处理以形成如上所述的硅化物层150。因此，在选择性外延生长层142a与硅化物层150之间的接触面积可以由于选择性外延生长层142a的波纹表面拓扑结构而增大，并且因此选择性外延生长层142a与硅化物层150之间的接触电阻可以降低。在一实施例中，选择性外延生长层142a的拓扑结构被转移至硅化物层150，并且因此硅化物层150也可以具有波纹表面拓扑结构。因此，在硅化物层150与稍后被形成的下电极之间的接触面积可以增大。
上述实施例是说明性的而不是限制性的。各种修改都是可能的。实施例并不限于半导体器件的任何特殊类型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体集成电路器件的制造方法，包括：
在半导体衬底中形成有源柱；
在所述半导体衬底之上形成层间绝缘层；
通过刻蚀所述层间绝缘层形成孔，使得所述有源柱的上表面透过所述孔被暴露；
形成空间，所述空间自所述孔向下延伸至所述有源柱的上侧壁与所述层间绝缘层之间；
在所述空间中形成硅材料层；以及
在所述硅材料层并在所述有源柱中形成欧姆接触层。
技术方案2.如技术方案1所述的方法，其中形成所述硅材料层包括：
形成多晶硅层，所述多晶硅层填补所述空间并在所述有源柱的上表面之上延伸。
技术方案3.如技术方案2所述的方法，其中形成所述多晶硅层包括：
对所述多晶硅层执行化学机械抛光，以暴露所述层间绝缘层的上表面，其中所述层间绝缘层的上表面被定位于高于所述有源柱的上表面的水平；以及
额外回蚀所述多晶硅层，使得所述多晶硅层的上表面被定位于在所述层间绝缘层的上表面与所述有源柱的上表面之间的水平。
技术方案4.如技术方案2所述的方法，其中所述多晶硅层包括未掺杂的多晶硅层。
技术方案5.如技术方案1所述的方法，还包括：
在形成所述硅材料层的步骤与形成所述欧姆接触层的步骤之间，将杂质注入至所述硅材料层。
技术方案6.如技术方案2所述的方法，其中所述多晶硅层通过低温化学气相沉积CVD方法被形成。
技术方案7.如技术方案1所述的方法，其中形成所述硅材料层包括利用所述有源柱的上表面和上侧壁表面作为晶种来生长选择性外延生长SEG层，使得所述选择性外延生长层延伸至所述空间中和所述孔中。
技术方案8.如技术方案7所述的方法，其中所述选择性外延生长层包括杂质。
技术方案9.如技术方案7所述的方法，还包括：
在生长所述选择性外延生长层之后，对所述选择性外延生长层执行表面处理工艺，以形成波纹表面。
技术方案10.如技术方案9所述的方法，其中所述选择性外延生长层的表面处理工艺包括氢热处理工艺。
技术方案11.如技术方案1所述的方法，还包括：在形成所述有源柱的步骤与形成所述层间绝缘层的步骤之间，
形成栅极绝缘层，所述栅极绝缘层环绕所述有源柱的下侧壁。
在所述栅极绝缘层之上形成栅电极；
将杂质注入至所述有源柱之间的所述半导体衬底之中；以及
将杂质注入至所述有源柱的上部。
技术方案12.如技术方案11所述的方法，其中形成所述欧姆接触层包括：
在所述硅材料层之上形成金属层；
对所述金属层执行热处理工艺，以在所述硅材料层与所述金属层之间的界面处形成硅化物层；以及
移除所述金属层，
其中，通过所述热处理工艺，被注入至所述有源柱之间的所述半导体衬底之中的杂质被激活，以形成源极区域；以及
其中，通过所述热处理工艺，被注入在所述有源柱的上部中的杂质被激活，以形成漏极区域。
技术方案13.如技术方案11所述的方法，其中所述孔暴露所述有源柱和所述栅极绝缘层。
技术方案14.如技术方案1所述的方法，还包括：
提供下电极，所述下电极被形成在所述欧姆接触层之上，并耦接至所述欧姆接触层；以及
提供可变电阻材料层，所述可变电阻材料层被形成在所述下电极之上，并耦接至所述下电极。
技术方案15.一种半导体集成电路器件的制造方法，包括：
在半导体衬底中提供有源柱；
在所述有源柱中的每一个有源柱的下侧壁之上，提供栅极绝缘层与栅电极的堆叠；
提供层间绝缘层，所述层间绝缘层在所述有源柱之上延伸，以填补所述有源柱之间的第一空间；
通过刻蚀所述层间绝缘层形成孔，使得所述孔暴露所述有源柱中的每一个有源柱的上表面；
刻蚀暴露的栅极绝缘层给定深度，以形成第二空间，所述第二空间自所述孔延伸至所述层间绝缘层与所述有源柱中的每一个有源柱的上侧壁之间；
在所述空间中形成硅材料层；
在所述硅材料层并在所述有源柱中形成欧姆接触层；以及
在所述欧姆接触层之上依序形成下电极和可变电阻材料层。
技术方案16.如技术方案15所述的方法，其中形成所述硅材料层包括：
形成多晶硅层，所述多晶硅层填补所述第二空间，并在所述有源柱的上表面之上延伸；
对所述多晶硅层执行化学机械抛光，以暴露所述层间绝缘层的上表面；以及
回蚀所述多晶硅层，使得所述多晶硅层的上表面被定位于在所述层间绝缘层的上表面与所述有源柱的上表面之间的水平。
技术方案17.如技术方案16所述的方法，其中所述多晶硅层包括未掺杂的多晶硅层，以及
其中所述多晶硅层通过低温化学气相沉积CVD方法被形成。
技术方案18.如技术方案17所述的方法，还包括：在形成所述硅材料层的步骤与形成所述欧姆接触层的步骤之间，将杂质注入至所述硅材料层。
技术方案19.如技术方案15所述的方法，其中形成所述硅材料层包括：利用所述有源柱的上表面和上侧壁作为晶种来生长选择性外延生长SEG层，使得所述选择性外延生长层延伸至所述空间和所述孔中。
技术方案20.如技术方案19所述的方法，其中所述选择性外延生长层包括杂质。
技术方案21.如技术方案19所述的方法，还包括：在生长所述选择性外延生长层之后，对所述选择性外延生长层执行表面处理工艺，以形成波纹表面。
技术方案22.如技术方案21所述的方法，其中所述选择性外延生长层的表面处理工艺包括氢热处理工艺。
技术方案23.如技术方案15所述的方法，还包括：在形成所述有源柱的步骤与形成所述层间绝缘层的步骤之间，
将杂质注入至有源柱与邻近的有源柱之间的所述半导体衬底之中；以及
将杂质注入至所述有源柱的上部。
技术方案24.如技术方案15所述的方法，其中形成所述欧姆接触层包括：
在所述硅材料层之上形成金属层；
对所述金属层执行热处理工艺，以形成硅化物层；以及
移除所述金属层，
其中，通过所述热处理工艺，被注入至所述有源柱之间的所述半导体衬底之中的杂质被激活，以形成源极区域；以及
其中，通过所述热处理工艺，被注入至所述有源柱的上部的杂质被激活，以形成漏极区域。
技术方案25.一种半导体集成电路器件，包括：
有源柱，所述有源柱自衬底向上延伸；
栅电极，所述栅电极被提供在所述有源柱的下侧壁之上；
漏极区域，所述漏极区域被形成在所述有源柱的上部中；
源极区域，所述源极区域被形成在有源柱的底部与邻近的有源柱的底部之间的所述衬底之中；
栅极绝缘层，所述栅极绝缘层被定位在所述有源柱于所述栅电极之间；
接触延伸区域，所述接触延伸区域自所述栅极绝缘层至在所述有源柱的上侧壁之上延伸；以及
欧姆接触层，所述欧姆接触层被形成在所述接触延伸区域中。
技术方案26.如技术方案25所述的半导体集成电路器件，其中所述接触延伸区域环绕所述有源柱。
技术方案27.如技术方案26所述的半导体集成电路器件，其中所述欧姆接触层与所述有源柱电性接触。
技术方案28.如技术方案25所述的半导体集成电路器件，其中所述接触延伸区域为帽形形状，覆盖所述有源柱的上侧壁和所述有源柱的上表面。
技术方案29.如技术方案25所述的半导体集成电路器件，其中所述接触延伸区域包括多晶硅层。
技术方案30.如技术方案25所述的半导体集成电路器件，其中所述接触延伸区域包括选择性外延生长SEG层。

Claims (10)

1.一种半导体集成电路器件的制造方法，包括：
在半导体衬底中形成有源柱；
在所述半导体衬底之上形成层间绝缘层；
通过刻蚀所述层间绝缘层形成孔，使得所述有源柱的上表面透过所述孔被暴露；
形成空间，所述空间自所述孔向下延伸至所述有源柱的上侧壁与所述层间绝缘层之间；
在所述空间中形成硅材料层；以及
在所述硅材料层并在所述有源柱中形成欧姆接触层。
2.如权利要求1所述的方法，其中形成所述硅材料层包括：
形成多晶硅层，所述多晶硅层填补所述空间并在所述有源柱的上表面之上延伸。
3.如权利要求2所述的方法，其中形成所述多晶硅层包括：
对所述多晶硅层执行化学机械抛光，以暴露所述层间绝缘层的上表面，其中所述层间绝缘层的上表面被定位于高于所述有源柱的上表面的水平；以及
额外回蚀所述多晶硅层，使得所述多晶硅层的上表面被定位于在所述层间绝缘层的上表面与所述有源柱的上表面之间的水平。
4.如权利要求2所述的方法，其中所述多晶硅层包括未掺杂的多晶硅层。
5.如权利要求1所述的方法，还包括：
在形成所述硅材料层的步骤与形成所述欧姆接触层的步骤之间，将杂质注入至所述硅材料层。
6.如权利要求2所述的方法，其中所述多晶硅层通过低温化学气相沉积CVD方法被形成。
7.如权利要求1所述的方法，其中形成所述硅材料层包括利用所述有源柱的上表面和上侧壁表面作为晶种来生长选择性外延生长SEG层，使得所述选择性外延生长层延伸至所述空间中和所述孔中。
8.如权利要求7所述的方法，其中所述选择性外延生长层包括杂质。
9.一种半导体集成电路器件的制造方法，包括：
在半导体衬底中提供有源柱；
在所述有源柱中的每一个有源柱的下侧壁之上，提供栅极绝缘层与栅电极的堆叠；
提供层间绝缘层，所述层间绝缘层在所述有源柱之上延伸，以填补所述有源柱之间的第一空间；
通过刻蚀所述层间绝缘层形成孔，使得所述孔暴露所述有源柱中的每一个有源柱的上表面；
刻蚀暴露的栅极绝缘层给定深度，以形成第二空间，所述第二空间自所述孔延伸至所述层间绝缘层与所述有源柱中的每一个有源柱的上侧壁之间；
在所述空间中形成硅材料层；
在所述硅材料层并在所述有源柱中形成欧姆接触层；以及
在所述欧姆接触层之上依序形成下电极和可变电阻材料层。
10.一种半导体集成电路器件，包括：
有源柱，所述有源柱自衬底向上延伸；
栅电极，所述栅电极被提供在所述有源柱的下侧壁之上；
漏极区域，所述漏极区域被形成在所述有源柱的上部中；
源极区域，所述源极区域被形成在有源柱的底部与邻近的有源柱的底部之间的所述衬底之中；
栅极绝缘层，所述栅极绝缘层被定位在所述有源柱于所述栅电极之间；
接触延伸区域，所述接触延伸区域自所述栅极绝缘层至在所述有源柱的上侧壁之上延伸；以及
欧姆接触层，所述欧姆接触层被形成在所述接触延伸区域中。
CN201510208365.8A 2014-08-08 2015-04-28 三维半导体集成电路器件及其制造方法 Active CN106158616B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0102518 2014-08-08
KR1020140102518A KR20160018221A (ko) 2014-08-08 2014-08-08 3차원 반도체 집적 회로 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN106158616A true CN106158616A (zh) 2016-11-23
CN106158616B CN106158616B (zh) 2020-01-03

Family

ID=55267954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510208365.8A Active CN106158616B (zh) 2014-08-08 2015-04-28 三维半导体集成电路器件及其制造方法

Country Status (4)

Country Link
US (2) US9543401B2 (zh)
KR (1) KR20160018221A (zh)
CN (1) CN106158616B (zh)
TW (1) TWI634645B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658304A (zh) * 2017-08-22 2018-02-02 长江存储科技有限责任公司 防止seg损坏的3d nand制备方法及获得的3d nand闪存
CN109273528A (zh) * 2017-07-18 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
WO2023000800A1 (zh) * 2021-07-20 2023-01-26 长鑫存储技术有限公司 半导体结构及其制备方法
WO2024099447A1 (zh) * 2022-11-11 2024-05-16 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917196B1 (en) 2016-10-14 2018-03-13 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
KR102465533B1 (ko) 2017-11-21 2022-11-11 삼성전자주식회사 수직 채널을 가지는 반도체 소자
KR20200051301A (ko) 2018-11-05 2020-05-13 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치 및 그 제조방법
KR102662190B1 (ko) 2018-12-17 2024-05-02 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치의 제조방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020009882A1 (en) * 2000-06-27 2002-01-24 Shin Dong Suk Method of manufacturing a contact plug in a semiconductor device
CN1976059A (zh) * 2005-11-30 2007-06-06 国际商业机器公司 鳍片型场效应晶体管结构以及用于制造这种结构的方法
KR100734313B1 (ko) * 2006-02-09 2007-07-02 삼성전자주식회사 수직 채널을 갖는 반도체 소자 및 그 제조방법
US20100001327A1 (en) * 2008-07-07 2010-01-07 Samsung Electronics Co., Ltd. Semiconductor device
CN101933137A (zh) * 2008-01-29 2010-12-29 日本优尼山帝斯电子株式会社 半导体存储器件
CN102956480A (zh) * 2011-08-31 2013-03-06 上海华虹Nec电子有限公司 有赝埋层的锗硅hbt降低集电极电阻的制造方法及器件
CN103390645A (zh) * 2012-05-08 2013-11-13 上海韦尔半导体股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
CN103839985A (zh) * 2012-11-26 2014-06-04 上海华虹宏力半导体制造有限公司 锗硅hbt工艺中的横向寄生pnp器件及制造方法
CN103871882A (zh) * 2012-12-17 2014-06-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930011111A (ko) 1991-11-08 1993-06-23 정몽헌 티타늄 실리사이드를 이용한 콘택제조방법
JP4246929B2 (ja) * 2001-06-29 2009-04-02 株式会社東芝 半導体記憶装置およびその製造方法
US20070023864A1 (en) * 2005-07-28 2007-02-01 International Business Machines Corporation Methods of fabricating bipolar transistor for improved isolation, passivation and critical dimension control
US8076736B2 (en) * 2007-02-14 2011-12-13 Panasonic Corporation Semiconductor device and method for manufacturing the same
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
JP2009231445A (ja) * 2008-03-21 2009-10-08 Toshiba Corp 半導体記憶装置
KR20100059297A (ko) * 2008-11-26 2010-06-04 주식회사 동부하이텍 반도체 소자의 제조 방법
KR101566922B1 (ko) 2009-02-16 2015-11-09 삼성전자주식회사 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법
KR20110080666A (ko) * 2010-01-06 2011-07-13 삼성전자주식회사 반도체 콘택 구조 및 형성 방법
US8456888B2 (en) * 2010-10-07 2013-06-04 Hynix Semiconductor Inc. Semiconductor memory device including variable resistance elements and manufacturing method thereof
KR20120110448A (ko) * 2011-03-29 2012-10-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20130092930A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020009882A1 (en) * 2000-06-27 2002-01-24 Shin Dong Suk Method of manufacturing a contact plug in a semiconductor device
CN1976059A (zh) * 2005-11-30 2007-06-06 国际商业机器公司 鳍片型场效应晶体管结构以及用于制造这种结构的方法
KR100734313B1 (ko) * 2006-02-09 2007-07-02 삼성전자주식회사 수직 채널을 갖는 반도체 소자 및 그 제조방법
CN101933137A (zh) * 2008-01-29 2010-12-29 日本优尼山帝斯电子株式会社 半导体存储器件
US20100001327A1 (en) * 2008-07-07 2010-01-07 Samsung Electronics Co., Ltd. Semiconductor device
CN102956480A (zh) * 2011-08-31 2013-03-06 上海华虹Nec电子有限公司 有赝埋层的锗硅hbt降低集电极电阻的制造方法及器件
CN103390645A (zh) * 2012-05-08 2013-11-13 上海韦尔半导体股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
CN103839985A (zh) * 2012-11-26 2014-06-04 上海华虹宏力半导体制造有限公司 锗硅hbt工艺中的横向寄生pnp器件及制造方法
CN103871882A (zh) * 2012-12-17 2014-06-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273528A (zh) * 2017-07-18 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109273528B (zh) * 2017-07-18 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN107658304A (zh) * 2017-08-22 2018-02-02 长江存储科技有限责任公司 防止seg损坏的3d nand制备方法及获得的3d nand闪存
CN107658304B (zh) * 2017-08-22 2019-01-01 长江存储科技有限责任公司 防止seg损坏的3d nand制备方法及获得的3d nand闪存
WO2023000800A1 (zh) * 2021-07-20 2023-01-26 长鑫存储技术有限公司 半导体结构及其制备方法
WO2024099447A1 (zh) * 2022-11-11 2024-05-16 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
US20160042960A1 (en) 2016-02-11
US20170084740A1 (en) 2017-03-23
TW201606944A (zh) 2016-02-16
TWI634645B (zh) 2018-09-01
KR20160018221A (ko) 2016-02-17
US9935194B2 (en) 2018-04-03
CN106158616B (zh) 2020-01-03
US9543401B2 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
CN106158616A (zh) 三维半导体集成电路器件及其制造方法
US9640586B2 (en) Semiconductor diodes, and variable resistance memory devices
KR102653527B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102067946B1 (ko) 강유전체 재료를 함유하는 리세스된 트랜지스터들
US10388867B2 (en) Variable resistance memory devices
CN105261628B (zh) 具有垂直沟道的半导体集成电路器件及其制造方法
US9230968B2 (en) Methods of forming memory arrays and semiconductor constructions
US9490299B2 (en) Variable resistance memory device
US20080280440A1 (en) Method for forming a pn diode and method of manufacturing phase change memory device using the same
US20120220087A1 (en) Variable resistance memory devices and methods of manufacturing the same
KR20090088007A (ko) 상변화 기억 소자 및 그의 제조방법
CN102479921B (zh) 相变存储器制造方法
KR20110011777A (ko) 쇼트키 다이오드를 갖는 상변화 메모리 소자 및 그 제조방법
WO2023240972A1 (zh) 存储器及其制备方法、电子设备
US10643906B2 (en) Methods of forming a transistor and methods of forming an array of memory cells
KR20090003713A (ko) 피엔 다이오드를 이용한 상변환 기억 소자 및 그의제조방법
KR20090026674A (ko) 수직형 피엔 다이오드의 형성방법
KR101085520B1 (ko) 메모리 소자 및 그 제조방법
KR20120012095A (ko) 상변화 메모리 장치 및 그 제조 방법
KR20090026679A (ko) 상변화 기억 소자의 제조방법
KR20090042580A (ko) 상변화 기억 소자 및 그 제조방법
KR20100092117A (ko) 상변화 기억 소자의 제조방법
KR20090088008A (ko) 상변화 기억 소자의 제조방법
KR20090088006A (ko) 상변화 기억 소자의 제조방법
KR20090014012A (ko) 피엔 다이오드를 이용한 메모리 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant