CN114664838A - 垂直型非易失性存储器件 - Google Patents

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Abstract

一种垂直型非易失性存储器件，具有对垂直沟道层的不对准的敏感性增强的多叠层结构。所述非易失性存储器件包括：(i)主芯片区，所述主芯片区包括单元区和被布置为具有台阶结构的延伸区，所述单元区和所述延伸区以多叠层结构形成，以及(ii)外芯片区，所述外芯片区围绕所述主芯片区并在其中包括台阶键。所述主芯片区包括位于衬底上的第一层和位于所述第一层上的第二层。在所述第一层中布置有下垂直沟道层。所述台阶键包括对准垂直沟道层，并且所述对准垂直沟道层的顶表面低于所述下垂直沟道层的顶表面。

Description

垂直型非易失性存储器件
相关申请的交叉引用
本申请要求于2020年12月22日提交的韩国专利申请No.10-2020-0181182的优先权，该专利申请的公开内容通过引用并入本文。
技术领域
本发明构思涉及非易失性存储器件，更具体地，涉及具有支持更高存储单元集成度的垂直型沟道结构的非易失性存储器件。
背景技术
近年来，使用非易失性存储元件的设备和系统的数目一直在增加。例如，MP3播放器、数码相机、移动电话、摄录机、闪存卡和固态硬盘(SSD)使用更高容量的非易失性存储器作为存储设备。因为在非易失性存储器当中，闪存具有集体电擦除单元数据的功能，所以闪存代替硬盘被广泛用作存储设备。随着最近存储容量增加的趋势，需要一种有效使用闪存的存储空间的方法。因此，已经提出了具有垂直晶体管结构而非平面晶体管结构的非易失性存储器件(即，三维(3D)垂直型非易失性存储器件)。
发明内容
本发明构思提供了一种具有多叠层结构的垂直型非易失性存储器件，在所述多叠层结构中垂直沟道层的不对准被最小化，从而可以提高垂直型非易失性存储器件的可靠性。
根据本发明构思的一个方面，提供了一种具有主芯片区的垂直型非易失性存储器件，所述主芯片区包括单元区和在第一方向上从所述单元区延伸并被布置为具有台阶结构的延伸区。所述单元区和所述延伸区以多叠层结构形成。还提供了外芯片区，所述外芯片区围绕所述主芯片区并在其中包括台阶键。所述主芯片区包括布置在衬底上的第一层和堆叠在所述第一层上的第二层。在所述第一层上布置有连接至所述衬底的下垂直沟道层，并且所述台阶键包括与所述下垂直沟道层相对应的对准垂直沟道层，并且所述对准垂直沟道层的顶表面低于所述下垂直沟道层的顶表面。
根据本发明构思的另一方面，提供了一种垂直型非易失性存储器件，包括：衬底；单元区，在所述单元区中多个单元布置在所述衬底上；延伸区，所述延伸区在第一方向上从所述单元区延伸，并被布置为在所述衬底上具有台阶结构；以及外区，所述外区在所述衬底上在所述第一方向上与所述延伸区相邻并在垂直于所述第一方向的第二方向上与所述单元区相邻，并且在所述外区中布置有用于垂直沟道层的对准的台阶键。所述单元区和所述延伸区中的每一者包括位于所述衬底上的第一层和位于所述第一层上的第二层。所述垂直沟道层包括布置在所述第一层上的第一垂直沟道层和布置在所述第二层上(并且与所述第二层垂直地对准)的第二垂直沟道层。所述台阶键包括与所述第一垂直沟道层相对应的对准垂直沟道层。所述对准垂直沟道层的顶表面低于所述第一垂直沟道层的顶表面。
根据本发明构思的另一方面，提供了一种垂直型非易失性存储器件，包括：主芯片区，所述主芯片区包括单元区和从所述单元区在第一方向上延伸并被布置为具有台阶结构的延伸区。所述单元区和所述延伸区以多叠层结构形成。并且，提供有外芯片区，所述外芯片区围绕所述主芯片。且包括用于垂直沟道层的对准的台阶键的第一部分。所述主芯片区包括布置在衬底上的第一层和位于所述第一层上的第二层。所述垂直沟道层包括布置在所述第一层上的第一垂直沟道层和布置在所述第二层上的第二垂直沟道层。所述台阶键的所述第一部分包括与所述第一垂直沟道层相对应的对准垂直沟道层。所述对准垂直沟道层的顶表面低于所述第一垂直沟道层的顶表面。
根据本发明构思的另一方面，提供了一种非易失性存储器件，包括：衬底，所述衬底上具有主芯片区。所述主芯片区包括第一存储单元层和堆叠在所述第一存储单元层上的第二存储单元层。所述第一存储单元层包括第一垂直沟道层、第一层间绝缘层和第一栅电极层。所述第二存储单元层包括与所述第一垂直沟道层垂直地对准的第二垂直沟道层、第二层间绝缘层和第二栅电极层。外芯片区也设置在所述衬底上。该外芯片区至少部分地围绕所述主芯片区，并且包括其中的台阶键。所述台阶键包括与所述第一垂直沟道层同时形成的对准垂直沟道层。所述对准垂直沟道层具有相对于所述第一垂直沟道层的顶表面凹陷的顶表面。电绝缘层还设置在所述第二存储单元层上。此外，模制结构设置在所述对准垂直沟道层上。所述模制结构具有波状外形(contoured)上表面，所述波状外形上表面：(i)与所述电绝缘层的上表面相接，并且(ii)充分地复制至少部分地由所述对准垂直沟道层的所述凹陷顶表面引起的所述外芯片区的波状外形上表面。基于所述外芯片区的所述波状外形上表面的这种复制，所述模制结构的所述波状外形上表面能够在通过所述电绝缘层、所述第二层间绝缘层和所述第二栅电极层蚀刻沟道层孔时支持所述第二垂直沟道层与所述第一垂直沟道层的光刻对准。
根据本发明构思的又一方面，提供了一种非易失性存储器件，包括：衬底，所述衬底上具有主芯片区。所述主芯片区包括第一存储单元层和堆叠在所述第一存储单元层上的第二存储单元层。所述第一存储单元层包括第一垂直沟道层、第一层间绝缘层和第一栅电极层。所述第二存储单元层包括与所述第一垂直沟道层垂直地对准的第二垂直沟道层、第二层间绝缘层和第二栅电极层。外芯片区设置在所述衬底上，并且该外芯片区至少部分地围绕所述主芯片区。该外芯片区中包括第一光刻对准键(alignment key)，所述第一光刻对准键包括对准垂直沟道层，并且所述对准垂直沟道层具有相对于所述第一垂直沟道层的顶表面凹陷的顶表面。模制结构设置在所述对准垂直沟道层上。所述模制结构上具有波状外形上表面，所述波状外形上表面充分地复制所述第一光刻对准键的上表面轮廓，使得所述波状外形上表面在所述第二垂直沟道层的形成期间用作为第二光刻对准键。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据示例实施例的垂直型非易失性存储器件的存储单元阵列的等效电路图；
图2A至图2C是根据示例实施例的具有多叠层结构的垂直型非易失性存储器件的俯视图和横截面视图；
图3A至图3C分别是图2A的垂直型非易失性存储器件在锯切/切割之前的俯视图；
图4A和图4B是用于描述图2A的垂直型非易失性存储器件的优点的概念图；
图5A和图5B是用于描述图2A的垂直型非易失性存储器件中的台阶键深度的效果的曲线图和照片；
图6A至图6C是根据示例实施例的具有多叠层结构的垂直型非易失性存储器件的俯视图和横截面视图；
图7A至图7E是示出制造图2A至图2C的垂直型非易失性存储器件的方法的横截面视图；
图8是示意性地示出根据示例实施例的包括垂直型非易失性存储器件的电子系统的概念图；以及
图9是根据示例实施例的包括垂直型非易失性存储器件的电子系统封装件的透视图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的实施例。在附图中，相同的附图标记用于相同的组件，并且将省略其冗余描述。
图1是根据示例实施例的垂直型非易失性存储器件的存储单元阵列的等效电路图。参考图1，根据本实施例的垂直型非易失性存储器件10可以包括公共源极线CSL、多条位线BL0至BLm以及多个NAND型单元串CSTR。位线BL0至BLm可以二维地布置，并且多个单元串CSTR可以并联地连接至位线BL0至BLm中的每一者。多个单元串CSTR可以共同地连接至公共源极线CSL。
每个单元串CSTR可以包括串选择晶体管SSt1和SSt2、存储单元晶体管MCT和接地选择晶体管GST。每个存储单元晶体管MCT可以包括数据存储元件。详细地，第一串选择晶体管SSt1和第二串选择晶体管SSt2可以彼此串联地连接，并且第二串选择晶体管SSt2可以连接至相应的位线，并且接地选择晶体管GST可以连接至公共源极线CSL。此外，第一串选择晶体管SSt1和第二串选择晶体管SSt2的栅电极可以连接至串选择线SSL1和SSL2，并且接地选择晶体管GST的栅电极可以连接至接地选择线GSL。
存储单元晶体管MCT可以串联地连接在第一串选择晶体管SSt1与接地选择晶体管GST之间。根据实施例，在每个单元串CSTR中可以布置有一个串选择晶体管。如图1所示，每个单元串CSTR可以包括连接在第一串选择晶体管SSt1与存储单元晶体管MCT之间的第一虚设单元晶体管DMC1，以及连接在接地选择晶体管GST与存储单元晶体管MCT之间的第二虚设单元晶体管DMC2。然而，根据一些实施例，可以省略第一虚设单元晶体管DMC1和第二虚设单元晶体管DMC2中的至少一者。
因为一个单元串CSTR包括与公共源极线CSL具有不同距离的多个存储单元晶体管MCT，所以多层字线WL0至WLn可以布置在公共源极线CSL与位线BL0至BLm之间。此外，布置在距公共源极线CSL基本相同距离处的存储单元晶体管MCT的栅电极可以共同地连接至字线WL0至WLn当中的一条字线，以处于等电位状态。
根据本实施例的垂直型非易失性存储器件10可以通过多叠层工艺形成。也就是说，根据本实施例的垂直型非易失性存储器件10可以具有多叠层结构。这里，多叠层工艺可以指如下工艺：在该工艺中，随着垂直型非易失性存储器件10的层数增加，垂直方向上的高度增加，并且逐渐更难形成无中断地一直贯穿到衬底的沟道孔。因此，模制结构被分成两个或更多个，并且在每个模制结构中形成沟道孔。
此外，根据本实施例的垂直型非易失性存储器件10可以包括主芯片区(参见图2A的MCA)和外芯片区(参见图2A的OCA)，并且台阶键(step key)(参见图2A和图2B的110)可以存在于外芯片区OCA中。有利的是，当在上模制结构中形成用于第二“上”垂直沟道层(参见图2B的121-2)的相应沟道孔时，台阶键110可以用于促进用于第二“上”垂直沟道层(参见图2B的121-2)的相应沟道孔与下模制结构的用于第一“下”垂直沟道层(参见图2B的121-1)的相应沟道孔的对准。在根据本实施例的垂直型非易失性存储器件10中，台阶键110可以包括与第一垂直沟道层121-1相对应的对准垂直沟道层(参见图2B的111)，并且对准垂直沟道层111的顶表面可以比第一垂直沟道层121-1的顶表面低第一深度(参见图2C的D1)。对准垂直沟道层111、第一垂直沟道层121-1和第二垂直沟道层121-2可以由相应的半导体层(例如，多晶硅)形成。例如，对准垂直沟道层111和第一垂直沟道层121-1可以包括相同的材料，例如，可以包括多晶硅。
在根据本实施例的垂直型非易失性存储器件10中，台阶键110的对准垂直沟道层111形成为低于第一垂直沟道层121-1，使得与台阶键110的形状相对应的曲线可以保持在布置在台阶键110上的模制结构(参见图2B的MS)的顶表面上，而不会受到平坦化工艺的很大影响。因此，通过使用台阶键110和模制结构MS的顶表面上的曲线来引导光刻对准，用于第二垂直沟道层121-2的沟道孔可以与第一垂直沟道层121-1精确对准。这样，可以有效地防止垂直沟道层的不对准(mis-alignment)，并且可以实现具有可靠性的垂直型非易失性存储器件。在图3A至图3C的描述中将更详细地描述台阶键110和使用台阶键110的垂直沟道层121-1和121-2的对准。
图2A至图2C是根据实施例的具有多叠层结构的垂直型非易失性存储器件的俯视图和横截面视图，其中图2B是沿着图2A的部分I-I'截取的横截面视图，并且图2C是图2B的垂直沟道层的一部分和台阶键的一部分的放大横截面视图。将参考图1一起描述图2A至图2C。
参考图2A至图2C，根据本实施例的具有多叠层结构的垂直型非易失性存储器件100(在下文中，被称为“存储器件”)可以包括位于上衬底105上的主芯片区MCA和外芯片区OCA。主芯片区MCA可以包括单元区CA、延伸区EA、周边区PA和外周边区OPA。
上衬底105可以具有在第一方向(x方向)和第二方向(y方向)上延伸的顶表面FS。例如，上衬底105可以由多晶硅形成。上衬底105的材料不限于多晶硅。例如，上衬底105可以由IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料形成。在外周边区OPA的至少一部分中可以不存在上衬底105。
单元区CA可以是其中布置了构成图1中描述的单元串的串选择晶体管SSt1和SSt2、存储单元晶体管MCT和接地选择晶体管GST的区域。多条位线BL0至BLm可以布置在单元区CA的上部，并且杂质区和公共源极线CSL可以布置在单元区CA的下部。如图2B所示，单元区CA可以包括第一层1st-FL和第二层2nd-FL。第一层1st-FL可以包括第一垂直沟道层121-1、第一层间绝缘层123-1和第一栅电极层125-1。第一垂直沟道层121-1可以在第三方向(z方向)上从上衬底105延伸，并且第一层间绝缘层123-1和第一栅电极层125-1可以在围绕第一垂直沟道层121-1的同时交替地堆叠。此外，第二层2nd-FL可以包括第二垂直沟道层121-2、第二层间绝缘层123-2和第二栅电极层125-2，第二垂直沟道层121-2可以在第三方向(z方向)上从第一垂直沟道层121-1延伸，并且第二层间绝缘层123-2和第二栅电极层125-2可以在围绕第二垂直沟道层121-2的同时交替地堆叠。栅电极层125-1和125-2可以对应于图1的串选择晶体管SSt1和SSt2、存储单元晶体管MCT和接地选择晶体管GST的栅电极。
第一垂直沟道层121-1和第二垂直沟道层121-2中的每一者可以包括半导体层、数据存储层和掩埋绝缘层。半导体层可以连接至上衬底105。根据实施例，从上衬底105生长的柱状外延层可以形成在半导体层与上衬底105之间。半导体层的内部可以填充有掩埋绝缘层。根据实施例，可以省略掩埋绝缘层，并且可以仅布置半导体层。数据存储层可以在第三方向(z方向)上延伸，并且可以围绕半导体层的侧壁。因此，数据存储层可以布置在栅电极层125-1和125-2与半导体层之间以及层间绝缘层123-1和123-2与半导体层之间。数据存储层可以包括一个薄层或多个薄层。在根据本实施例的存储器件100中，作为用于NAND闪存器件的数据存储层的数据存储层可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。例如，根据本实施例的存储器件100可以是NAND闪存器件。半导体层可以穿透到数据存储层中，并且可以电连接至上衬底105。
延伸区EA可以是其中布置了通过在第一方向(x方向)上延伸单元区CA的栅电极层125-1和125-2而形成的电极焊盘的区域。在延伸区EA中，电极焊盘可以连接至垂直接触。从图2B能够看出，电极焊盘可以形成在延伸区EA中的台阶结构中。延伸区EA还可以包括第一层1st-FL和第二层2nd-FL。第一层1st-FL可以包括第一垂直沟道层121-1、第一层间绝缘层123-1和焊盘电极，并且第二层2nd-FL可以包括第二垂直沟道层121-2、第二层间绝缘层123-2和焊盘电极。
作为参考，布置在延伸区EA中的垂直沟道层121-1和121-2可以是在电学上不起作用的虚设沟道层，并且可以用于在替换工艺中将模制结构支撑到栅电极层125-1和125-2中。根据实施例，可以省略延伸区EA中的垂直沟道层121-1和121-2。在延伸区EA中，只有垂直沟道层121-1和121-2的至少一部分可以被层间绝缘层123-1和123-2以及焊盘电极包围，并且其其余部分可以被绝缘结构130-1和130-2包围。绝缘结构130-1和130-2可以包括与第一层1st-FL相对应的第一绝缘结构130-1和与第二层2nd-FL相对应的第二绝缘结构130-2。然而，因为第一绝缘结构130-1和第二绝缘结构130-2由相同的材料形成，所以它们可能基本上彼此区分不开。通过图2B能够看出，在延伸区EA中，一些第二垂直沟道层121-2可以仅被第二绝缘结构130-2包围。
分隔区可以布置在单元区CA和延伸区EA中。分隔区可以在第一方向(x方向)上延伸，并且可以以一定间隔在第二方向(y方向)上布置。通过分隔区，单元区CA和延伸区EA可以在第二方向(y方向)上以块为单位彼此分开。此外，可以通过使用分隔区来执行进入栅电极层125-1和125-2的替换工艺。分隔区也被称为字线切割区。
平坦绝缘层119可以覆盖单元区CA和延伸区EA的第二层2nd-FL的顶表面。平坦绝缘层119可以具有基本平坦的顶表面。此外，平坦绝缘层119可以构成延伸区EA中的第二绝缘结构130-2的一部分。平坦绝缘层119可以包括一个绝缘层或多个绝缘层。位线电极焊盘、子位线和位线可以顺序地布置在第二层2nd-FL上，并且连接至垂直沟道层121-1和121-2。位线电极焊盘、子位线和位线可以经由在第三方向(z方向)上延伸的接触插塞彼此连接。在图2B中，为了方便起见，可以省略平坦绝缘层119上方的位线电极焊盘、子位线和位线，以及其间的绝缘层和接触插塞，并且仅示出平坦绝缘层119。
外周边区OPA可以在第一方向(x方向)上与延伸区EA相邻地布置。延伸区EA可以布置在每个单元区CA中，如图2A中的虚线所示。另一方面，外周边区OPA可以与延伸区EA之一相邻地布置。例如，通路可以布置在外周边区OPA中。此外，与单元区CA和/或延伸区EA的布线连接的中间布线可以布置在外周边区OPA中。单元区CA和/或延伸区EA中的布线可以经由外周边区OPA的通路和中间布线连接至上衬底105下方的外围电路103。将在图6A至图6C的描述中更详细地描述外周边区OPA的结构。
如图2B所示，外围电路103可以布置在上衬底105下方。换句话说，根据本实施例的存储器件100可以具有单元区CA堆叠在外围电路103的上部的结构，例如，外围上单元(COP)结构。外围电路103可以形成在下衬底101上。下衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。在根据本实施例的存储器件100中，例如，下衬底101可以基于单晶硅晶片形成。掺杂有n型杂质的n阱区和掺杂有p型杂质的p阱区可以形成在下衬底101中，并且有源区可以由n阱区和p阱区中的器件隔离层限定。
外围电路103可以包括高压和/或低压晶体管以及诸如电阻器或电容器的无源元件。此外，外围电路103可以包括连接至晶体管和无源元件的布线。下层间绝缘层104可以布置在下衬底101上，以覆盖晶体管、无源元件和布线。如上所述，单元区CA和/或延伸区EA中的布线可以经由外周边区OPA中的通路连接至外围电路103的布线。根据实施例，通路可以布置在单元区CA和/或与单元区CA相邻的延伸区EA或周边区PA的一部分中。
如上所述，上衬底105可以由多晶硅形成。例如，可以在下层间绝缘层104的上部中形成用于衬底的沟槽区，并且可以通过用多晶硅填充沟槽区来形成上衬底105。这样，当上衬底105由多晶硅形成时，外围电路103和下层间绝缘层104可以形成在下衬底101上，并且上衬底105可以形成在下层间绝缘层104的上部。随后，可以在上衬底105上形成单元区CA和延伸区EA，并且可以在外周边区OPA中形成通路，从而实现具有COP结构的存储器件。
外芯片区OCA可以具有围绕主芯片区MCA的结构。例如，当主芯片区MCA具有矩形形状时，外芯片区OCA可以具有围绕主芯片区MCA的矩形环形形状。外芯片区OCA可以对应于当根据本实施例的存储器件100通过锯切从晶片状态分离时在锯切之后晶片的划线道S/L保留的部分。
外芯片区OCA可以包括台阶键110和键外区115。台阶键110可以包括对准垂直沟道层111和凹陷部分113。当形成主芯片区MCA的第一垂直沟道层121-1时，可以一起形成对准垂直沟道层111。然而，对准垂直沟道层111的高度可以不同于第一垂直沟道层121-1的高度。也就是说，如图2C所示，对准垂直沟道层111的顶表面Fck可以比第一垂直沟道层121-1的顶表面Fc1低第一深度D1。例如，第一深度D1可以是
Figure BDA0003308614080000101
至
Figure BDA0003308614080000102
第一深度D1不限于上述值。将在图5A和图5B的描述中更详细地描述第一深度D1。
第一垂直沟道层121-1和对准垂直沟道层111可以在形状和尺寸上不同。例如，第一垂直沟道层121-1具有直径约几百纳米的圆柱形形状，而对准垂直沟道层111可以具有宽度约几微米的矩形柱状形状。作为参考，在图2C中，主芯片区MAC和外芯片区OCA以不同的比例示出。第一垂直沟道层121-1和第二垂直沟道层121-2可以具有直径向下减小的逐渐变小的形状。因此，在第一垂直沟道层121-1和第二垂直沟道层121-2相接的部分处，第一垂直沟道层121-1的顶表面Fc1可以比第二垂直沟道层121-2的底表面宽。因此，第一垂直沟道层121-1的顶表面Fc1的一部分可以被暴露。将在图3A至图3C的描述中更详细地描述对准垂直沟道层111的形状和尺寸。
在台阶键110中，凹陷部分113可以形成在对准垂直沟道层111之间，并且凹陷部分113的底表面Frb可以比对准垂直沟道层111的顶表面Fck低第一台阶S1。第一台阶S1可以具有约几百纳米到几微米(μm)的高度。第一台阶S1的高度不限于上述值。台阶键110外部的键外区115的顶表面Fok可以高于对准垂直沟道层111的顶表面Fck，并且还可以具有与第一垂直沟道层121-1的顶表面Fc1基本相同的高度。因此，对准垂直沟道层111的顶表面Fck可以比键外区115的顶表面Fok低第一深度D1。
虽然未示出，但是除了台阶键110之外，各种类型的键可以布置在外芯片区OCA中。例如，对准键、测试元件组(TEG)、覆盖键、后端位置(BEOS)、氧化物位置(OS)、光学CD(OCD)等可以布置在外芯片区OCA中。这里，对准键可以指通常在光刻工艺中使用的对准键，并且TEG可以是用于测试半导体器件的制造工艺和所完成的半导体器件的特性的图案，并且覆盖键可以是用于测量在先前工艺中形成的层与在当前工艺中形成的层之间的对准状态的图案。此外，BEOS可以是用于在化学机械抛光(CMP)工艺之后测量最上层的厚度的图案，并且OS可以是类似于BEOS的用于测量最外层的厚度的图案，并且在某些情况下，BEOS可以代替OS。OCD可以是通过光学方法测量CD或内侧的厚度的图案。形成在外芯片区OCA中的键不限于上述键。
模制结构MS可以布置在台阶键110上。模制结构MS可以包括交替地堆叠的多个层间绝缘层117和牺牲层118。例如，层间绝缘层117可以由诸如氧化硅的氧化物层形成，并且牺牲层118可以由诸如氮化硅的氮化物层形成。层间绝缘层117和牺牲层118的材料不限于上述材料。
模制结构MS可以在第一方向(x方向)上从台阶键110延伸至键外区115中，并且可以在键外区115中具有台阶结构。因为台阶键110的对准垂直沟道层111的顶表面Fck和凹陷部分113的底表面Frb低于键外区115的顶表面Fok，所以在模制结构MS中，键外区115上方的层间绝缘层117和牺牲层118可以高于台阶键110上方的层间绝缘层117和牺牲层118。
模制结构MS的最上牺牲层(参见图7D的118s)可以形成得比另一层的牺牲层118厚。根据实施例，最上牺牲层可以形成为与另一层的牺牲层118基本相同的厚度。最上牺牲层可以在CMP工艺中用作蚀刻停止层。因此，最上牺牲层可以被称为蚀刻停止层。因为图2B对应于最上牺牲层在平坦化工艺之后被去除的状态，所以最上牺牲层没有被示出。此外，尽管在图2B中未示出，但是与主芯片区MCA中的平坦绝缘层119上的绝缘层相对应的绝缘层可以布置在外芯片区OCA中的平坦绝缘层119上。
作为参考，使用台阶键110的垂直沟道层121-1和121-2的对准可以通过使用光学测量设备测量形成在台阶键110上的模制结构MS的顶表面并且通过检测由模制结构MS的顶表面上的曲线引起的反射光的强度和/或相位差以便检查下对准垂直沟道层111的位置来执行。然而，在对模制结构MS进行平坦化的CMP工艺中，当研磨(ground)并去除与蚀刻停止层相对应的最上牺牲层时，模制结构MS的顶表面上的曲线可能无法精确地保持，并且在使用光学测量设备的测量中可能出现错误。因此，在垂直沟道层121-1和121-2的对准中可能出现错误，例如不对准错误(mis-alignment error)。然而，在根据本实施例的存储器件100中，台阶键110的对准垂直沟道层111可以低于键外区115，使得在模制结构MS的后续平坦化工艺中，可以基本保持/保留与台阶键110相对应的最上牺牲层，并且可以保持模制结构MS的顶表面上的曲线。因此，可以防止垂直沟道层121-1和121-2的不对准，从而可以大大提高存储器件100的可靠性。
图3A至图3C分别是图2A的存储器件在锯切之前的俯视图。图3B是图3A的部分A的放大视图，并且图3C是图3A的台阶键的放大视图。将简要描述或省略在图1至图2C的描述中已经描述的内容。参考图3A至图3C，根据本实施例的存储器件100可以与通过锯切从晶片状态分离的一个半导体芯片相对应。图3A示出了锯切之前的存储器件100，并且完整形式的外芯片区OCAa可以存在于主芯片区MCA之外。外芯片区OCAa可以位于主芯片区MCA之间。换句话说，外芯片区OCAa可以对应于晶片的划线道S/L。因此，主芯片区MCA可以在第一方向(x方向)和第二方向(y方向)上相邻地布置，外芯片区OCA位于其间。外芯片区OCAa在第一方向(x方向)上的宽度可以是第一宽度W1，并且第一宽度W1可以是例如约70μm。外芯片区OCAa的第一宽度W1不限于70μm。
台阶键110a可以布置在外芯片区OCAa中。当仅两个相邻主芯片区MCA之间的部分被称为一个外芯片区OCAa时，两个台阶键110a可以被布置在一个外芯片区OCAa中。布置在一个外芯片区OCAa中的台阶键110a的数目不限于两个。
台阶键110a可以具有正方形或矩形形状，如图3B所示。当台阶键110a具有正方形形状时，台阶键110a在第一方向(x方向)上的宽度可以是第二宽度W2，并且第二宽度W2可以是约35μm。台阶键110a的第二宽度W2不限于35μm。在从晶片分离半导体芯片的锯切工艺中，锯切宽度可以具有第三宽度W3，并且第三宽度W3可以例如为约20μm。台阶键110a的第二宽度W2和锯切宽度的第三宽度W3不限于上述值。作为参考，当通过外芯片区OCAa的正中心部分执行锯切并且第一宽度W1、第二宽度W2和第三宽度W3具有上述值时，在锯切之后的存储器件100中，外芯片区(参见图2A的OCA)可以具有约25μm的宽度，并且台阶键(参见图2A的110)可以具有约7至8μm的宽度。
如图3C所示，台阶键110a可以包括对准垂直沟道层111a和凹陷部分113a。对准垂直沟道层111a可以具有在一个方向上伸长的矩形形状。具体地，对准垂直沟道层111a的短边可以具有第四宽度W4，第四宽度W4可以是例如约1μm，对准垂直沟道层111a的长边可以具有第五宽度W5，第五宽度W5可以是例如约4μm。第四宽度W4和第五宽度W5不限于上述值。如上所述，垂直沟道层121-1和121-2可以具有几百纳米的直径，例如，100至200nm的直径。因此，垂直沟道层121-1和121-2的直径可以比对准垂直沟道层111a的短边的第四宽度W4小几倍。此外，在锯切之后的存储器件100中，台阶键110a以约7μm至8μm的宽度保留在外芯片区OCAa中，因此至少一个对准垂直沟道层111a可以被完全包括在台阶键110a中。例如，在图3C中，当在第二方向(y方向)上执行锯切时，左、下对准垂直沟道层111a和右、上对准垂直沟道层111a中的至少一者可以在锯切之后被完全保持。
图4A和图4B是用于描述图2A的存储器件的优点的概念图，图4A示出了平坦化工艺之前的外芯片区OCA的台阶键，并且图4B是图4A的垂直沟道层的一部分和台阶键的一部分的放大视图。将参考图2A至图2C描述图4A和图4B，并且将简要描述或省略在图2A至图2C的描述中已经描述的内容。
参考图4A和图4B，在图4A中，主芯片区MCA可以在第一方向(x方向)上布置在外芯片区OCA的两侧，并且主芯片区MCA的单元区CA和延伸区EA中的第一模制结构1st-MS和第二模制结构2nd-Msa被示意性地示出。第一模制结构1st-MS类似于图2B的第一层1st-FL，但是可以包括第一牺牲层(参见图7A的127-1)而非第一栅电极层125-1。此外，类似于台阶键110b上方的模制结构MSa，第二模制结构2nd-MSa可以处于没有形成沟道孔的模制结构的状态，并且可以包括第二牺牲层(参见图7B的127-2)而非第二栅电极层125-2。
从图4B能够看出，台阶键110b可以包括对准垂直沟道层111b和凹陷部分113b，其中对准垂直沟道层111b的顶表面F’ck可以具有与第一垂直沟道层121-1的顶表面Fc1基本相同的高度。换句话说，台阶键110b中的对准垂直沟道层111b可以形成为具有与键外区115基本相同的厚度。在台阶键110b中，可以在对准垂直沟道层111b与凹陷部分113b之间保持第一台阶S1。第一台阶S1可以与图2C中的第一台阶S1基本相同。
通常，在使用CMP的平坦化工艺中，可能出现盘形现象(dishing phenomenon)，即作为单一材料层的绝缘结构130的一部分比具有多个层间绝缘层117和牺牲层118交替地堆叠的结构的模制结构的一部分被蚀刻得更多。随着与模制结构MS的距离增加，盘形现象可能会更严重地发生。在图4A中，由盘形现象蚀刻的部分由点状盘形线DL表示，为了便于理解，该线被稍微夸大了。
当台阶键110b的对准垂直沟道层111b具有与键外区115基本相同的高度时，在使用CMP的平坦化工艺中，与台阶键110b相对应的模制结构MSa的最上牺牲层可能不起蚀刻停止层的作用，并且可能通过盘形现象而被研磨并被去除。这样，与台阶键110b相对应的模制结构MSa的顶表面部分可能不代表台阶键110b的形状，因此可能导致光学测量设备中的垂直沟道层的测量错误和不对准。
另一方面，在根据本实施例的存储器件100中，在台阶键110上形成模制结构MS之前，台阶键110的对准垂直沟道层111可以形成为低于键外区115，使得尽管在使用CMP的平坦化工艺中存在盘形现象，但是可以保持与台阶键110相对应的模制结构MS的最上牺牲层。这样，可以表示台阶键110的形状的曲线可以保持在与台阶键110相对应的模制结构MS的顶表面部分上。因此，可以通过光学测量设备精确地测量台阶键110的位置，从而可以有效地防止垂直沟道层的不对准，并且可以实现具有可靠性的存储器件。
图5A和图5B是用于描述图2A的存储器件中的台阶键深度的效果的曲线图和照片。图5A示出了根据台阶键深度KD的研磨不良GB和图案化不良PB，并且图5B是示出了在晶片的中心部分C、对应于晶片中8英寸直径的部分8-In和晶片的边缘部分E中根据台阶键深度KD的台阶键的研磨状态的照片。将参考图2A至图2C一起描述图5A和图5B，并且将简要描述或省略在图2A至图2C的描述中已经描述的内容。
参考图5A，从曲线图中能够看出，当台阶键深度KD具有例如基于
Figure BDA0003308614080000141
的约
Figure BDA0003308614080000142
的范围时，台阶键110的研磨可以令人满意地增强。这里，台阶键深度KD可以对应于上述图2C的第一深度D1。
更详细地，通过左实线能够看出，当台阶键深度KD减小到等于或小于
Figure BDA0003308614080000151
时，台阶键110的研磨状态可能会恶化。这里，研磨状态可以表示台阶键的研磨或多或少，研磨越多，研磨状态可能越差。台阶键的研磨可以指的是台阶键110上方的模制结构MS的顶表面的研磨，而非图2B中台阶键110的直接研磨。
通过右虚线能够看出，当台阶键深度KD增加到等于或大于
Figure BDA0003308614080000152
时，图案化状态可能恶化。这里，作为沟道孔的图案化的状态的图案化状态可能意味着，当台阶键深度KD增加到等于或大于
Figure BDA0003308614080000153
时，沟道孔的图案化变得困难。
参考图5B，当台阶键深度KD为0时，台阶键110的研磨状态在晶片的所有位置都可能是不好的。此外，当台阶键深度KD为
Figure BDA0003308614080000154
和
Figure BDA0003308614080000155
时，在晶片的中心部分C和对应于晶片中8英寸直径的部分8-In中，台阶键110的研磨状态稍好，但是在晶片的边缘部分E中，台阶键110的研磨状态可能仍然不好。当台阶键深度KD为
Figure BDA0003308614080000156
时，台阶键110在晶片所有位置的研磨状态可能良好。然而，如在图5A的描述中提到的，当台阶键深度KD增加时，沟道孔的图案化可能变得困难。作为参考，图5B的照片是由光学测量设备测量的照片，并且没有示出台阶键110实际上被研磨，而是示出了根据台阶键110上方的模制结构MS的顶表面的一部分的研磨状态来检测台阶键110的形状。
这样，考虑到沟道孔的研磨状态和图案化状态，可以适当地选择台阶键深度KD。例如，基于图5A的曲线图，可以基于
Figure BDA0003308614080000157
在
Figure BDA0003308614080000158
内选择台阶键深度KD。
图6A至图6C是根据示例实施例的存储器件的俯视图和横截面视图，并且图6B和图6C仅示出了主芯片区。将简要描述或省略在图2A至图5B的描述中已经描述的内容。
参考图6A和图6B，根据本实施例的存储器件100a与图2A的存储器件100的不同之处可以在于，在主芯片区MCA的外周边区OPA中还包括虚设模制结构DMS。详细地，在根据本实施例的存储器件100a中，虚设模制结构DMS可以形成在与第二层2nd-FL相对应的外周边区OPA中。虚设模制结构DMS可以包括交替地堆叠的多个虚设层间绝缘层123d和虚设牺牲层127d。此外，虚设模制结构DMS可以包括位于两个边缘部分处的台阶结构。
当虚设模制结构DMS布置在外周边区OPA中时，布置在单元区CA和/或延伸区EA与外芯片区OCA之间的单个材料层的绝缘结构130的一部分可以相对窄，并且外芯片区OCA中的台阶键110上方的模制结构MS可以与虚设模制结构DMS相邻，从而可以减少使用CMP的平坦化工艺中的盘形现象。此外，在根据本实施例的存储器件100a中，台阶键110的对准垂直沟道层111可以形成为低于键外区115。因此，在根据本实施例的存储器件100a中，可以进一步防止对最上牺牲层和与台阶键110相对应的模制结构MS的顶表面的曲线的研磨。
参考图6A和图6C，根据本实施例的存储器件100b与图6B的存储器件100a的不同之处可以在于，两层虚设模制结构DMS-1和DMS-2被包括在主芯片区MCA的外周边区OPA中。具体地，在根据本实施例的存储器件100b中，第一虚设模制结构DMS-1和第二虚设模制结构DMS-2可以形成在与第一层1st-FL和第二层2nd-FL相对应的外周边区OPA中。第一虚设模制结构DMS-1和第二虚设模制结构DMS-2中的每一者可以包括交替地堆叠的多个虚设层间绝缘层123d-1和123d-2以及虚设牺牲层127d-1和127d-2。此外，第一虚设模制结构DMS-1和第二虚设模制结构DMS-2中的每一者可以包括位于两个边缘部分处的台阶结构。
甚至在根据本实施例的存储器件100b中，通过虚设模制结构DMS-1和DMS-2，可以降低使用CMP的平坦化工艺中的盘形现象。此外，在根据本实施例的存储器件100b中，台阶键110的对准垂直沟道层111可以形成为低于键外区115。因此，在根据本实施例的存储器件100b中，可以进一步防止对最上牺牲层和与台阶键110相对应的模制结构MS的顶表面的曲线的研磨。
实施例不限于图6B的存储器件100a和图6C的存储器件100b的虚设模制结构DMS、DMS-1和DMS-2的形状，并且各种形状的虚设模制结构可以布置在外周区OPA中。例如，两个间隔开的下虚设模制结构可以布置在对应于第一层1st-FL的外周边区OPA中，并且一个上虚设模制结构可以布置在对应于第二层2nd-FL的外周边区OPA中，并且可以布置在两个下虚设模制结构之间的对应位置处。此外，相反，一个下虚设模制结构可以布置在对应于第一层1st-FL的外周边区OPA中，并且两个上虚设模制结构可以布置在对应于第二层2nd-FL的外周边区OPA中，并且下虚设模制结构可以布置在两个上虚设模制结构之间的对应位置处。此外，虚设模制结构可以布置为各种形状。此外，如上所述，通路可以布置在外周边区OPA中。然而，为了方便起见，在图6B和图6C中，可以省略通路，并且可以不显示通路。
图7A至图7E是示出制造图2A的存储器件的方法的横截面视图。将参考图2A至图2C一起描述图7A至图7E，并且将简要描述或省略在图2A至图6C的描述中已经描述的内容。
参考图7A，根据本实施例的制造存储器件100的方法可以包括在下衬底101上形成外围电路103和下层间绝缘层104，并且平坦化下层间绝缘层104。随后，可以在下层间绝缘层104的上部中形成用于衬底的沟槽，并且可以通过用多晶硅填充沟槽部分来形成上衬底105。随后，在可以在上衬底105上交替地堆叠第一层间绝缘层123-1和第一牺牲层127-1并且在延伸区EA中形成台阶结构之后，可以形成并平坦化用于覆盖上衬底105上的整个所得结构的绝缘层，从而形成第一绝缘结构130-1。此外，可以在主芯片区MCA中形成沟道孔，并且可以通过用半导体层、数据存储层和掩埋绝缘层填充沟道孔来形成第一垂直沟道层121-1，从而完成第一模制结构1st-MS。第一模制结构1st-MS与图2B的存储器件中的第一层1st-FL的不同之处可以在于第一模制结构1st-MS包括第一牺牲层127-1而非第一栅电极层125-1。
当形成第一垂直沟道层121-1时，可以在外芯片区OCA中形成预对准垂直沟道层111b。预对准垂直沟道层111b可以在形状和尺寸上不同于第一垂直沟道层121-1。然而，预对准垂直沟道层111b和第一垂直沟道层121-1的顶表面可以具有基本相同的高度。
参考图7B，可以在第一模制结构1st-MS和第一绝缘结构130-1上形成PR图案140。PR图案140可以覆盖整个主芯片区MCA，并且还可以覆盖外芯片区OCA中除了将要形成台阶键110的区域之外的区域(即键外区115)。随后，通过使用PR图案140作为掩模，可以湿法蚀刻WE第一绝缘结构130-1的上部，从而形成包括预凹陷部分113b和预对准垂直沟道层111b的预台阶键110b。当湿法蚀刻WE第一绝缘结构130-1的上部时，可以通过使用相对于第一绝缘结构130-1具有高蚀刻选择性的蚀刻剂(即，具有高蚀刻速度的蚀刻剂)，仅蚀刻第一绝缘结构130-1。
如图7B所示，在预台阶键110b中，预凹陷部分113b的底表面和预对准垂直沟道层111b的顶表面可以具有第一台阶S1。预台阶键110b可以具有与图4B的台阶键110b基本相同的结构。
参考图7C，随后，可以通过使用PR图案140作为掩模来干法蚀刻DE预台阶键110b，从而形成包括对准垂直沟道层111和凹陷部分113的台阶键110。可以通过干法蚀刻DE将预台阶键110b降低第一深度D1，从而可以形成台阶键110。也就是说，预凹陷部分113b可以降低第一深度D1并且可以是凹陷部分113，并且预对准垂直沟道层111b可以降低第一深度D1并且可以是对准垂直沟道层111。因此，在台阶键110中，凹陷部分113的底表面和对准垂直沟道层111的顶表面可以具有第一台阶S1。台阶键110可以具有与图2B的台阶键110基本相同的结构。
参考图7D，随后，在通过灰化和剥离工艺去除PR图案140，在上衬底105上的整个所得结构上交替地堆叠绝缘层材料和牺牲层材料并且在延伸区EA和外芯片区OCA的边缘部分处形成台阶结构之后，可以通过CMP形成并平坦化用于覆盖上结构105上的整个所得结构的绝缘层。通过平坦化工艺，可以在主芯片区中形成初始第二模制结构2nd-MSa。
在平坦化工艺中，可以蚀刻外芯片区OCA中最上牺牲层118s的一部分。也就是说，与键外区115相对应的部分的最上牺牲层118a的全部或一部分可以被蚀刻。此外，如图7D所示，最上牺牲层118s中与台阶键110的对准垂直沟道层111相对应的至少一部分可以被保持，并且与凹陷部分113相对应的最上牺牲层118s可以被完全保持。此外，根据实施例，与台阶键110的对准垂直沟道层111相对应的最上牺牲层118也可以被完全保持。这可能是由形成为比键外区115低第一深度D1的台阶键110的对准垂直沟道层111引起的。
参考图7E，在去除主芯片区MCA上的最上牺牲层118s并形成沟道孔之后，可以通过用半导体层、数据存储层和掩埋绝缘层填充沟道孔来形成第二垂直沟道层121-2，从而完成第二模制结构2nd-MS。第二模制结构2nd-MS与图2B的存储器件中的第二层2nd-FL的不同之处可以在于第二模制结构2nd-MS包括第二牺牲层127-2而非第二栅电极层125-2。随后，可以形成分隔区，并且可以通过使用分隔区的替换工艺形成栅电极层125-1和125-2，从而形成图2B的第一层1st-FL和第二层2nd-FL。
图8是示意性地示出根据示例实施例的包括存储设备的电子系统的概念图。将简要描述或省略在图1至图6C的描述中已经描述的内容。参考图8，根据本实施例的包括存储器件100的电子系统1000(在下文中，被简称为“电子系统”)可以包括存储器件100和电连接至存储器件100的控制器200。电子系统1000可以是包括一个或多个存储器件100的存储设备或者包括该存储设备的电子设备。例如，电子系统1000可以是包括一个或多个存储器件100的固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。存储器件100可以是垂直型非易失性存储器件，例如，NAND闪存器件。此外，存储器件100可以是图2A至图2C和图6A至图6C的存储器件100、100a和100b。
存储器件100可以包括第一结构100-1和位于第一结构100-1上的第二结构100-2。根据实施例，第一结构100-1可以布置为与第二结构100-2相邻。第一结构100-1可以包括诸如译码器电路150、页面缓冲器160和逻辑电路的外围电路。如图1所示，第二结构100-2可以包括公共源极线CSL、多条位线BL0至BLm和多个单元串CSTR。此外，多个单元串CSTR中的每一者可以包括串选择晶体管SSt1和SSt2、存储单元晶体管MCT和接地选择晶体管GST。串选择晶体管SSt1和SSt2的栅电极可以连接至串选择线SSL1和SSL2，并且接地选择晶体管GST的栅电极可以连接至接地选择线GSL。此外，存储单元晶体管MCT的栅电极可以连接至字线WL0至WLn。
公共源极线CSL、串选择线SSL1和SSL2、字线WL0至WLm以及接地选择线GSL可以经由在第一结构100-1内延伸至第二结构100-2的第一连接布线182电连接至译码器电路150。位线BL0至BLm可以经由在第一结构100-1内延伸至第二结构100-2的第二连接布线184电连接至页面缓冲器160。
在第一结构100-1中，译码器电路150和页面缓冲器160可以对多个存储单元晶体管MCT当中的至少一个选择存储单元晶体管执行控制操作。译码器电路150和页面缓冲器160可以被逻辑电路170控制。存储器件100可以经由电连接至逻辑电路170的输入/输出焊盘190与控制器200通信。输入/输出焊盘190可以经由在第一结构100-1内延伸至第二结构100-2的输入/输出连接布线186电连接至逻辑电路170。
控制器200可以包括处理器210、NAND控制器220和主机接口(I/F)230。根据实施例，电子系统1000可以包括多个存储器件100。在这种情况下，控制器200可以控制多个存储器件100。处理器210可以控制电子系统1000的整体操作。处理器210可以根据特定固件而运行，并且可以通过控制NAND控制器220来访问存储器件100。NAND控制器220可以包括处理与存储器件100的通信的NAND接口221。通过NAND接口221，可以传输用于控制存储器件100的控制命令、要被记录在存储器件100的存储单元晶体管MCT中的数据以及要从存储器件100的存储单元晶体管MCT读取的数据。主机接口230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口230从外部主机接收到控制命令时，处理器210可以响应于控制命令来控制存储器件100。
图9是根据示例实施例的包括存储器件的电子系统封装件的透视图。将简要描述或省略在图1至图6C和图8的描述中已经描述的内容。参考图9，包括根据本实施例的存储器件100的电子系统封装件2000(在下文中，被简称为“电子系统封装件”)可以包括主板2001、半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可以经由形成在主板2001上的布线图案2005连接至控制器2002。
主板2001可以包括连接器2006，连接器2006包括与外部主机结合的多个鳍片(fin)。在连接器2006中，多个鳍片的数目和布置可以根据电子系统封装件2000与外部主机之间的通信接口而变化。根据实施例，电子系统封装件2000可以通过诸如USB、高速的外围组件互连(PCI-Express)、串行高级技术附件(SATA)和通用闪存(UFS)的M-Phy之类的接口中的任一者与外部主机通信。此外，根据实施例，电子系统封装件2000可以通过从外部主机经由连接器2006供应的电力来运行。电子系统封装件2000还可以包括将从外部主机提供的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以在半导体封装件2003中记录数据，或者可以从半导体封装件2003读取数据，并且可以增强和控制电子系统封装件2000的运行速度。DRAM 2004可以是缓冲存储器，用于减轻作为数据存储空间的半导体封装件2003与外部主机之间的速度差。包括在电子系统封装件2000中的DRAM2004可以作为一种高速缓冲存储器运行，并且可以在半导体封装件2003的控制操作中临时存储数据。当电子系统封装件2000包括DRAM 2004时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b可以包括半导体封装件，每个半导体封装件包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、位于每个半导体芯片2200的底表面上的粘合层2300、用于电连接半导体芯片2200和封装基板2100的引线2400、以及用于覆盖封装基板2100上的半导体芯片2200和引线2400的模制层2500。
封装基板2100可以是包括基板焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。每个半导体芯片2200可以是图2A至图2C和图6A至图6C的存储器件100、100a和100b。
根据实施例，引线2400可以是用于将输入/输出焊盘2210电连接至基板焊盘2130的接合引线。此外，根据实施例，半导体芯片2200可以经由贯通电极而非接合引线的引线2400电连接至封装基板2100。根据实施例，控制器2002和半导体芯片2200可以被包括在一个封装件中。根据实施例，控制器2002和半导体芯片2200可以安装在不同于主板2001的单独的内置(interposer)基板上，并且控制器2002和半导体芯片2200可以经由内置基板的引线彼此连接，并且还可以连接至主板。
虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。

Claims (20)

1.一种非易失性存储器件，包括：
衬底，所述衬底上具有主芯片区，所述主芯片区包括第一存储单元层和堆叠在所述第一存储单元层上的第二存储单元层，所述第一存储单元层包括第一垂直沟道层、第一层间绝缘层和第一栅电极层，并且所述第二存储单元层包括与所述第一垂直沟道层垂直地对准的第二垂直沟道层、第二层间绝缘层和第二栅电极层；
外芯片区，所述外芯片区位于所述衬底上、至少部分地围绕所述主芯片区并且包括位于其中的台阶键，所述台阶键包括与所述第一垂直沟道层同时形成的对准垂直沟道层，所述对准垂直沟道层具有相对于所述第一垂直沟道层的顶表面凹陷的顶表面；
电绝缘层，所述电绝缘层位于所述第二存储单元层上；以及
模制结构，所述模制结构位于所述外芯片区上并且具有波状外形上表面，所述波状外形上表面与所述电绝缘层的上表面相接，并且充分地复制至少部分地由所述对准垂直沟道层的凹陷顶表面引起的所述外芯片区的波状外形上表面，使得当穿过所述电绝缘层、所述第二层间绝缘层和所述第二栅电极层蚀刻沟道层孔时，所述模制结构的波状外形上表面能够用于支持所述第二垂直沟道层与所述第一垂直沟道层的光刻对准。
2.根据权利要求1所述的非易失性存储器件，其中，所述台阶键还包括电绝缘凹陷部分，所述电绝缘凹陷部分邻接所述对准垂直沟道层，其中，所述电绝缘凹陷部分的顶表面相对于所述对准垂直沟道层的顶表面凹陷，并且其中所述外芯片区的所述波状外形上表面至少部分地由所述对准垂直沟道层的凹陷顶表面和所述电绝缘凹陷部分的凹陷顶表面的组合引起。
3.根据权利要求2所述的非易失性存储器件，其中，所述对准垂直沟道层和所述第一垂直沟道层包括相同的材料。
4.根据权利要求2所述的非易失性存储器件，其中，所述模制结构包括多个层间绝缘层和多个牺牲层的交替布置。
5.根据权利要求4所述的非易失性存储器件，其中，所述对准垂直沟道层和所述第一垂直沟道层包括多晶硅。
6.一种非易失性存储器件，包括：
衬底，所述衬底上具有主芯片区，所述主芯片区包括第一存储单元层和堆叠在所述第一存储单元层上的第二存储单元层，所述第一存储单元层包括第一垂直沟道层、第一层间绝缘层和第一栅电极层，并且所述第二存储单元层包括与所述第一垂直沟道层垂直地对准的第二垂直沟道层、第二层间绝缘层和第二栅电极层；
外芯片区，所述外芯片区位于所述衬底上、至少部分地围绕所述主芯片区并且包括位于其中的第一光刻对准键，所述第一光刻对准键包括对准垂直沟道层，并且所述对准垂直沟道层具有相对于所述第一垂直沟道层的顶表面凹陷的顶表面；以及
模制结构，所述模制结构位于所述外芯片区上，所述模制结构具有波状外形上表面，所述波状外形上表面充分地复制所述第一光刻对准键的上表面轮廓，使得所述波状外形上表面在所述第二垂直沟道层的形成期间用作为第二光刻对准键。
7.根据权利要求6所述的非易失性存储器件，其中，所述模制结构包括多个层间绝缘层和多个牺牲层的交替布置。
8.根据权利要求6所述的非易失性存储器件，其中，所述对准垂直沟道层和所述第一垂直沟道层包括相同的材料。
9.根据权利要求8所述的非易失性存储器件，其中，所述对准垂直沟道层和所述第一垂直沟道层包括多晶硅。
10.根据权利要求7所述的非易失性存储器件，其中，所述多个层间绝缘层和所述多个牺牲层的所述交替布置堆叠在所述外芯片区上。
11.一种垂直型非易失性存储器件，包括：
主芯片区，所述主芯片区包括单元区和沿第一方向从所述单元区延伸并被布置为具有台阶结构的延伸区，其中，所述单元区和所述延伸区以多叠层结构形成；以及
外芯片区，所述外芯片区围绕所述主芯片区，并且在所述外芯片区中布置有台阶键，其中
所述主芯片区包括布置在衬底上的第一层和位于所述第一层上的第二层，在所述第一层中布置有连接至所述衬底的下垂直沟道层，并且
所述台阶键包括与所述下垂直沟道层相对应的对准垂直沟道层，并且所述对准垂直沟道层的顶表面低于所述下垂直沟道层的顶表面。
12.根据权利要求11所述的垂直型非易失性存储器件，其中，所述台阶键还包括凹陷部分，所述凹陷部分是除了所述对准垂直沟道层之外的部分，并且
所述对准垂直沟道层的顶表面比所述凹陷部分的底表面高第一台阶。
13.根据权利要求11所述的垂直型非易失性存储器件，所述垂直型非易失性存储器件还包括在所述第一方向上位于所述延伸区与所述外芯片区之间的外周边区，其中
所述外周边区由绝缘结构和模制结构中的至少一者形成。
14.根据权利要求11所述的垂直型非易失性存储器件，其中，所述垂直型非易失性存储器件具有通过锯切从晶片分离的芯片形状，
所述外芯片区是在锯切后保留的所述晶片的划线道的一部分，
所述台阶键具有在所述划线道中形成的第一台阶键通过锯切而保留的形状。
15.根据权利要求11所述的垂直型非易失性存储器件，其中，所述主芯片区还包括布置在所述衬底下方的外围电路层。
16.一种垂直型非易失性存储器件，包括：
衬底；
单元区，在所述单元区中多个单元布置在所述衬底上；
延伸区，所述延伸区在所述衬底上沿第一方向从所述单元区延伸，并被布置为具有台阶结构；以及
外区，所述外区在所述衬底上在所述第一方向上与所述延伸区相邻，并在垂直于所述第一方向的第二方向上与所述单元区相邻，并且在所述外区中布置有用于垂直沟道层的对准的台阶键，其中
所述单元区和所述延伸区中的每一者包括位于所述衬底上的第一层和位于所述第一层上的第二层，
所述垂直沟道层包括布置在所述第一层中的第一垂直沟道层和布置在所述第二层中的第二垂直沟道层，并且
所述台阶键包括与所述第一垂直沟道层相对应的对准垂直沟道层，并且所述对准垂直沟道层的顶表面低于所述第一垂直沟道层的顶表面。
17.根据权利要求16所述的垂直型非易失性存储器件，其中，所述台阶键还包括凹陷部分，所述凹陷部分是除了所述对准垂直沟道层之外的部分，并且
所述外区包括与所述第一层相对应的所述台阶键和键外区以及与所述第二层相对应并且覆盖所述台阶键和所述键外区的模制结构，
所述模制结构包括交替地堆叠的多个牺牲层和多个层间绝缘层，并且
所述键外区的顶表面具有与所述第一垂直沟道层的顶表面基本相同的高度。
18.根据权利要求16所述的垂直型非易失性存储器件，其中，所述外区是在锯切后保留的晶片的划线道的一部分，
所述台阶键具有在所述划线道中形成的具有矩形形状的第一台阶键通过锯切而保留的形状，并且
多个对准垂直沟道层以一定的布置规则布置在所述矩形内。
19.一种垂直型非易失性存储器件，包括：
主芯片区，所述主芯片区包括单元区和沿第一方向从所述单元区延伸并被布置为具有台阶结构的延伸区，其中，所述单元区和所述延伸区以多叠层结构形成；以及
外芯片区，所述外芯片区围绕所述主芯片区，并且在所述外芯片区中保留了用于所述主芯片区中的垂直沟道层的对准的台阶键的第一部分，其中
所述主芯片区包括布置在衬底上的第一层和位于所述第一层上的第二层，
所述垂直沟道层包括布置在所述第一层中的第一垂直沟道层和布置在所述第二层中的第二垂直沟道层，并且
所述第一部分包括与所述第一垂直沟道层相对应的对准垂直沟道层，并且所述对准垂直沟道层的顶表面低于所述第一垂直沟道层的顶表面。
20.根据权利要求19所述的垂直型非易失性存储器件，其中，所述外芯片区包括与所述第一层相对应的所述第一部分和键外区，以及与所述第二层相对应并覆盖所述第一部分和所述键外区的模制结构，
所述第一部分还包括凹陷部分，所述凹陷部分是除了所述对准垂直沟道层之外的部分，
所述键外区的顶表面具有与所述第一垂直沟道层的顶表面基本相同的高度，
所述对准垂直沟道层的顶表面比所述凹陷部分的底表面高第一台阶，并且
在所述模制结构的顶表面上形成有与所述第一台阶相对应的曲线。
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