KR20050065968A - 반도체 메모리장치의 제조방법 및 그에 따른 구조 - Google Patents
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Abstract
본 발명은 콘택 저항을 줄일 수 있는 식각 차단막과 저항소자를 동시에 형성하는 반도체 메모리 장치의 제조방법 및 그에 따른 구조에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 제조방법은, 적어도 하나의 트랜지스터들이 각각 형성된 셀 어레이 영역, 코어영역 및 페리영역을 가지며 비트라인에 연결될 도전성 패드 등 하부구조가 형성된 반도체 기판에 절연막을 형성하는 단계; 및 상기 절연막상의 코어 영역에는, 후속공정에서 상부에 형성되는 제1도전성 라인의 일부와 중첩되고, 상기 제1도전성라인과 하부의 트랜지스터를 연결하는 콘택과는 이격되도록 제1랜딩패드를 형성함과 동시에, 상기 페리영역에는 후속공정에서 상부에 형성되는 제2도전성 라인과 콘택을 통하여 연결되는 제2랜딩패드를 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 콘택 저항을 줄일 수 있으며, 미스 얼라인에 의한 페일을 방지 또는 최소화할 수 있고 공정이 단순화된다.
Description
본 발명은 반도체 메모리 장치의 제조방법 및 그에 따른 구조에 관한 것으로, 더욱 구체적으로는, 저항소자 형성과 동시에 콘택저항을 줄임과 동시에 식각차단막 역할을 하는 랜딩패드를 형성함에 의하여 공정단순화를 도모하고 메탈 콘택의 페일(fail)을 최소화하고 콘택저항을 줄일 수 있는 반도체소자의 제조방법 및 그에 따른 구조에 관한 것이다.
램(RAM) 소자들을 가지는 장치 즉, 디램(DRAM) 장치는 메모리 셀 어레이 영역 (memory cell array area)과 코어 및 주변 영역 (core and peripheral area)으로 분리된다.
상기 메모리 셀 어레이 영역에는, 복수 개의 워드 라인들 (a plurality of word lines), 복수 개의 비트 라인들 (a plurality of bit lines), 그리고 상기 라인들이 교차되는 영역에 배열되는 복수 개의 메모리 셀들 (memory cells) 즉, 메모리 소자들로 구성된다. 이러한 메모리 셀은 워드라인과 비트라인을 선택함으로써 구동시킬 수 있다.
상기 코어 및 주변 영역은 상기 메모리 셀 어레이 영역의 주변에 형성되어 메모리 셀을 구동 및 제어하기 위한 회로 영역으로 구성된다. 상기 코어 및 주변 회로 영역에는 메모리 셀을 구동시키기 위한 트랜지스터, 다이오드 및 저항 소자 등의 여러 소자들이 형성되는데, 주로 도전층이나 트랜지스터를 저항 소자로 사용하고 있다. 종래에 폴리실리콘 게이트를 사용하였을 때에는 상기 폴리실리콘 게이트를 금속 콘택이나 비트라인 콘택을 이용해 저항 소자로 사용하였으나, 게이트의 저항을 낮추기 위하여 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드 게이트를 사용하기 시작한 후부터는 게이트의 단위 면 저항이 낮아 이를 저항 소자로 사용하기에 부적합하게 되었다. 따라서, 현재는 폴리 실리콘으로 저항소자를 형성하기에 이르렀다.
종래의 폴리 실리콘으로 형성되는 저항소자는 셀 영역의 커패시터를 형성하는 과정에서 플레이트 노드(plate node) 또는 스토리지 노드(storage node)를 형성할 때 함께 형성하는 것이 일반적이었다. 즉, 상기 저항 소자는 커패시터를 이루는 노드를 형성할 때 스토리지 노드를 이루는 물질층, 예컨데, 폴리 실리콘층이 셀 영역 뿐만 아니라 페리 영역까지 연장되게 증착된 후 패터닝(patterning)되어 형성되어 왔다.
상기와 같은 스토리지 노드 형성시 저항소자를 형성하는 방법이, 곽동화(kwak, Dong-Hwa)외 1인을 발명자로 하고 삼성전자(주)(Samsung Electrionics Co., Ltd.)를 특허 출원인으로 하는 미국 특허 공개 번호 제20030127705호가 제목 '저항체를 포함하는 반도체 소자 및 그 제조방법(Semiconductor memory device having resistor and method for fabricating the same)' 하에 개시되어 있다.
한편으로, 일반적인 반도체 장치는 집적회로의 표면적을 보다 효율적으로 이용하기 위하여 다층 배선구조를 가진다. 이러한 다층 배선에서, 액티브 소자 및 배선을 적층 관계로 형성되고, 이러한 각각의 층은 콘택 플러그(contact plug) 또는 스터드(stud)와 같은 층간 연결통로에 의하여 연결된다. 이 과정에서 콘택 플러그의 정렬을 보조하고 콘택저항을 줄이기 위해 상기 스터드 또는 콘택 플러그의 상부에 랜딩패드(landing pads)가 형성되었다. 이러한 랜딩패드는 회로 또는 배선보다 표면적 면에서 일반적으로 크게 형성된다.
상기와 같은 랜딩패드를 사용하여 정렬을 보조하고 콘택 저항을 줄일 수 있는 방법이 박병준(Byung-jun Park)을 발명자로 하고 삼성전자(주)(Samsung Electrionics Co., Ltd.)를 특허 출원인으로 하는 대한민국 등록 특허 제 10-0385960호가 제목 '자기정렬된 금속 콘택 플러그를 구비하는 반도체 소자 제조방법 및 그 제조방법(Intergrated circuits having self-aligned metal contact structure and method of fabricating the same)' 하에 개시되어 있으며, 이를 우선권으로 하여 미국에 출원되어 공개된 미국 특허 공개번호 제20030015732호에도 개시되어 있다.
고 집적화 되는 추세에서는 패턴과 패턴사이의 거리가 좁아지게 되어 인접 도전 패턴과의 쇼트(short)가 발생되기 쉽다. 특히, 센스 앰프(sense amplifier)가 형성되는 코어영역에서는 비트라인이 국부배선으로 이용되기도 하는데, 이 영역에서는 회로층들이 매우 밀접하게 배열되므로 패턴과의 거리를 확보하기 어렵고 콘택이 형성되더라도 콘택 저항도 증가하게 된다.
도 1은 코어 영역에서 상기한 자기 정렬 금속 배선을 하기 위한 콘택홀이 형성된 모습 단면도로 나타낸 것이고, 도 2는 상기 콘택홀이 형성된 모습을 평면도로 나타낸 것이다.
도 1 및 도 2에 도시된 바와 같이, 소자분리막(2)이 형성된 반도체 기판(10)에 게이트 캡핑막(3c)에 둘러싸인 게이트 산화막(3a) 및 게이트전극(3b)이 제1절연막(4)상에 형성되고, 제1절연막(4) 상에 형성된 제2절연막(10)의 상부에 셀어레이 영역의 비트라인에 대응되는 배선(14a) 및 비트라인에 대응되는 배선 캡핑막(14b)이 형성된다. 상기 비트라인에 대응되는 배선(14a) 들은 하부에 형성된 트랜지스터들에 콘택 또는 스터드(,13)를 통해서 연결된다.
상기 비트라인에 대응되는 배선(14a) 상부에 제3절연막(16)이 형성되고 상부 배선과 연결하기 위한 콘택홀(18)이 형성된다. 상기 콘택홀(18)은 미스 얼라인(mis-align)이 발생된 경우로써, 상기 비트라인에 대응되는 배선(14a)의 하부까지 콘택홀(18)이 형성되어 하부구조의 손상을 가져온다. 이는 디자인 룰이 작아짐에 따라 코어 영역에서의 오버 랩 마진(overlap margin)이 없어지므로 발생되는 것으로써, 페일(fail)을 유발하는 원인이 된다. 이러한 미스 얼라인이 발생되는 경우 뿐만 아니라 콘택 저항을 늘리기 위하여 콘택홀의 사이즈를 크게 형성하는 경우에도 하부구조의 손상이 발생되어 페일이 유발된다. 이에 대한 해결책으로는 코어 영역의 디자인 룰을 늘려서 해결할 수 있지만, 그렇게 하면 칩 사이즈가 커져서 하나의 웨이퍼에서 제조되는 칩의 수가 감소하게 되고 제조 원가가 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복 할 수 있는 반도체 메모리 장치의 제조방법 및 그에 따른 구조를 제공하는 데 있다.
본 발명의 다른 목적은 상기 랜딩패드를 형성함에 의하여 코어 영역의 비트라인에 대응되는 배선에 상부에 형성되는 배선을 연결하기 위해 형성되는 콘택의 사이즈를 크게 형성하여 콘택 저항을 줄일 수 있는 반도체 메모리 장치 및 그에 따른 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 디자인 룰을 유지하면서 미스 얼라인이 발생하더라도 페일을 방지 또는 최소화 할 수 있는 반도체 메모리 장치의 제조방법 및 그에 따른 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 페리영역에 형성되는 저항소자의 형성과 동시에 페일을 방지할 수 있는 랜딩패드를 코어 영역에 형성함에 의하여 공정단순화를 도모할 수 있는 반도체 메모리 장치의 제조방법 및 그에 따른 구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리 장치의 제조 방법은, 적어도 하나의 트랜지스터들이 각각 형성된 셀 어레이 영역, 코어영역 및 페리영역을 가지며 비트라인에 연결될 도전성 패드 등 하부구조가 형성된 반도체 기판에 절연막을 형성하는 단계; 및 상기 절연막상의 코어 영역에는, 후속공정에서 상부에 형성되는 제1도전성 라인의 일부와 중첩되고, 상기 제1도전성라인과 하부의 트랜지스터를 연결하는 콘택과는 이격되도록 제1랜딩 패드를 형성함과 동시에, 상기 페리영역에는 후속공정에서 상부에 형성되는 제2도전성 라인과 콘택을 통하여 연결되는 제2랜딩패드를 형성하는 단계를 포함한다.
상기 제1랜딩패드의 폭은 상기 제1랜딩패드 상부에 형성되는 상기 제1도전성라인의 폭보다 더 크게 형성될 수 있으며, 상기 제1 랜딩 패드는, 상기 제1도전성라인의 상부에서 상기 제1도전성라인에 연결되는 콘택 형성을 위한 콘택홀 형성시 식각 차단막으로 사용될 수 있다. 또한, 상기 제2랜딩패드는 저항소자로 사용될 수 있다. 상기 제1 및 제2 랜딩패드는 폴리실리콘을 재질로 하여 형성될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리 장치의 제조 방법은, 셀 어레이 영역, 코어영역 및 페리영역이 정의되고, 상기 각각의 영역에 적어도 하나의 트랜지스터가 형성된 반도체 기판에 제1절연막을 형성하고, 셀 어레이 영역에 트랜지스터와 전기적으로 연결되는 도전성 패드를 형성하는 단계와; 상기 도전성 패드가 형성된 반도체 기판 전면에 제2절연막을 형성하고, 하부에 형성되어 있는 트랜지스터와 전체가 중첩되지 않도록 사진 및 식각 공정을 통하여, 코어 영역에 제1랜딩 패드를 형성함과 동시에 페리영역에 제2랜딩패드를 형성하는 단계; 및 상기 제1랜딩패드 및 제2 랜딩패드가 형성된 반도체 기판에 제3절연막을 형성하고, 상기 제3 및 제2 절연막을 뚫고 상기 셀어레이 영역의 도전성 패드와 전기적으로 연결되는 비트라인을 형성함과 동시에, 상기 제3, 제2 및 제1절연막을 뚫고 상기 코어 및 페리 영역의 트랜지스터에 전기적으로 연결되는 비트라인에 대응되는 층간 배선을 형성하는 단계를 포함한다.
상기 코어 영역에 형성되는 비트라인에 대응되는 배선의 일부는 상기 제1랜딩패드의 상부와 중첩되도록 형성될 수 있으며, 상기 페리 영역에 형성되는 적어도 하나의 비트라인에 대응되는 배선은 상기 제2랜딩패드와 전기적으로 연결될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리 장치의 제조 방법은, 셀 어레이 영역, 코어 영역 및 페리 영역이 정의된 반도체 기판에 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계와; 상기 트랜지스터가 형성되어 있는 반도체 기판 전면에 제1절연막을 형성하는 단계와; 상기 셀 어레이 영역에 상기 적어도 하나의 트랜지스터의 드레인 또는 소오스와 전기적으로 연결되는 비트라인용 도전성 패드를 형성하는 단계와; 상기 도전성 패드가 형성된 반도체 기판 전면에 제2절연막을 형성하고, 사진 및 식각 공정을 통하여 상기 페리영역에 폴리 실리콘을 재질로 하는 저항소자를 형성함과 동시에 코어영역에 상기 저항소자와 동질의 식각 차단막을 형성하는 단계와; 상기 저항소자 및 식각차단막이 형성된 반도체 기판 전면에 제3절연막을 형성하는 단계와; 상기 셀 어레이 영역에는 상기 제3 및 제2 절연막을 뚫고 상기 도전성 패드와 전기적으로 연결되는 비트라인을 형성함과 동시에 코어 영역에는 하부에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트라인에 대응하는 층간배선을 형성하고, 페리영역에는 상기 저항소자에 전기적으로 연결되는 층간배선을 형성하는 단계와; 상기 비트라인 및 층간 배선이 형성된 반도체 기판 전면에 제4절연막을 형성하는 단계; 및 상기 제4절연막이 형성된 셀 어레이 영역에는 커패시터를 형성하기 위한 개구부를 형성하고, 코어영역에는 상기 제1랜딩패드 상부에 형성된 비트라인에 전기적으로 연결되는 금속 콘택을 형성하기 위한 콘택홀을 형성하는 단계를 포함한다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리 장치의 구조는, 적어도 하나의 트랜지스터들이 각각 형성된 셀 어레이 영역, 코어영역 및 페리영역을 가지며 비트라인에 연결될 도전성 패드 등 하부구조가 형성된 반도체 기판과; 상기 코어 영역의 반도체 기판의 상부에 형성된 절연막 내부에 위치하며, 후속공정에서 상부에 형성되는 제1도전성 라인의 일부와 중첩되고, 상기 제1도전성라인과 하부의 트랜지스터를 연결하는 콘택과는 이격되는 제1랜딩 패드와; 상기 페리영역의 상기반도체 기판의 상부에 형성된 절연막 내부에 위치하며, 후속공정에서 상부에 형성되는 제2도전성 라인과 콘택을 통하여 연결되고 상기 제1랜딩패드와 같은 높이를 가지는 제2랜딩패드를 구비함을 특징으로 한다.
상기 제1도전성라인 및 제2도전성 라인은 셀어레이 영역의 비트라인에 대응되는 배선일 수 있으며, 상기 제1랜딩패드 및 제2랜딩패드는 도전성 물질이며, 제1랜딩패드는 식각차단막으로 이용되고, 제2랜딩패드는 저항소자로 이용된다.
상기한 바와 같은 방법적, 구조적 구성에 따르면, 미스 얼라인에 의한 페일을 방지 또는 최소화 할 수 있으며, 공정이 단순화된다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 3 내지 도 10을 참조로 설명되어질 것이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조를 순서대로 보인 공정 단면도이고 도 10은 도9의 평면도이다.
상기의 도 3내지 도 7에서의 셀 어레이 영역은, 좌측에는 워드라인 방향의 단면도를 나타낸 것이고 상기 셀 어레이 영역의 우측에는 비트라인 방향에서의 단면도를 나타낸 것이다.
도 3에 도시된 바와 같이, 셀어레이 영역, 코어 영역 및 페리영역으로 구분된 반도체 기판(100)의 소정영역에 소자분리막(102)이 형성되어 복수개의 활성영역들이 한정된다. 상기 활성영역들의 일부에 게이트 산화막(103a)이 형성된다. 상기 게이트 산화막(103a)이 형성된 결과물상에 게이트 전극(103b) 및 게이트 캡핑막(103c)이 형성된다. 상기 소자분리막(102) 및 게이트 캡핑막(103c)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온을 주입하여 고농도의 불순물 영역들이 형성되도록 한다. 여기서 상기 각 활성영역들 상에 형성된 불순물 영역들은 소오스 영역 및 드레인 영역을 나타낸다. 다음으로, 상기 게이트 및 소오스 및 드레인으로 형성되는 트랜지스터가 형성된 반도체 기판 전면에 제1절연막(104)이 형성된다.
셀 어레이 영역에는 상기 제1층간 절연막(13)에 사진 및 식각 공정을 통하여 상기 드레인 영역과 연결되는 비트라인 패드(105b)와 상기 소오스 영역을 연결하는 스토리지 노드 콘택 패드(105a)가 형성되도록 한다.
셀어레이 영역, 코어 영역 및 페리영역을 포함하는 반도체 기판 전면에 제2절연막(106)이 형성된다.
도 4에 도시된 바와 같이, 상기 제2절연막이 형성된 반도체 기판 전면에 도전막이 형성된다. 상기 도전막은 폴리 실리콘을 CVD 공정 등을 이용하여 형성될 수 있다. 상기 도전막을 사진 및 식각 공정을 이용하여 패터닝하여 상기 코어영역의 비트라인이 형성될 영역의 하부에 제1랜딩패드(108a)를 형성함과 동시에, 상기 페리 영역에는 제2랜딩패드(108b)를 형성한다.
상기 제1랜딩패드(108a)는 후속 공정에서 상기 코어 영역의 비트라인에 연결되는 상부 배선을 위한 콘택 형성시에 콘택사이즈를 크게 형성하여 하부 배선보다 크더라도 식각시에 하부구조의 손상을 방지하는 식각차단막으로써 역할을 담당하게 된다. 또한, 상기 제2랜딩패드(108b)는 페리 영역에서 저항 소자로써의 역할을 담당하게 된다.
도 5에 도시된 바와 같이, 상기 제1랜딩패드(108a) 및 제2랜딩패드(108b)가 형성된 반도체 기판 전면에 제3절연막(110)이 형성된다.
상기 제3절연막(110)은 플로우(flow) 가능한 물질을 사용하여 형성될 수도 있고, CVD 등의 증착 방법에 의하여 절연막을 증착한 후 CMP 공정등의 평탄화공정을 이용하여 평탄화 할 수도 있다.
도 6에 도시된 바와 같이, 상기 제3절연막(100)이 형성된 반도체 기판의 셀 어레이 영역에는 상부에 형성되는 비트라인과 비트라인 패드(105b)연결될 비트라인 콘택홀(112a)이 형성된다, 이와 동시에, 코어 영역에는 하부의 트랜지스터와 연결되는 콘택홀(112b,112c)이 형성된다. 또한, 상기의 콘택홀 들(112a,112b,112c)의 형성과 동시에 페리영역에는 저항 소자인 상기 제2랜딩패드(108b)와 연결되기 위한 콘택홀(112d)이 형성된다.
도 7에 도시된 바와 같이, 상기 콘택홀들(112a,112b,112c,112d)을 메우는 콘택(113a,113b,113c,113d)이 형성된다. 상기 콘택(113a,113b,113c,113d)이 형성된 반도체 기판의 셀어레이 영역에는 비트라인 콘택(113a)에 연결되는 비트라인(114a) 및 비트라인 캡핑막(114b)가 형성되고, 동시에 코어 영역에는 상기 콘택들(113b,113c)에 연결되는 제1도전성 라인인 비트라인에 대응되는 배선(114b, 114c,114d)이 형성된다. 또한 페리영역에는 상기 콘택(113d)과 연결되는 제2도전성 라인인 비트라인에 대응되는 배선(114e)이 형성된다.
상기 콘택들(113a,113b,113c,113d) 및 상기 비트라인(114a)이나 코어 및 페리 영역의 배선들(114b,114c,114d,114e)은 상술한 바와 같이, 콘택의 형성후 배선을 형성하는 것과 달리, 동일한 도전 물질의 증착 및 패터닝에 의해 한번의 공정으로 상기 콘택(113a,113b,113c,113d) 및 배선(114a,114b,114c,114d,114e)이 동시에 형성될 수 있다.
상기 비트라인(114a)이나 코어 및 페리 영역의 배선들(114b,114c,114d,114e)은 도전성 물질로 형성되며, 캡핑막(115)으로 둘러싸여 보호된다. 상기 캡핑막(115)은 질화막(SiN) 등으로 형성될 수 있다.
상기 도 8 내지 도 9는 코어 영역에서의 상기 비트라인에 대응되는 배선(114d)과 상부에 형성되는 배선(미도시)을 연결하는 콘택을 형성하기 위한 콘택홀(118a,118b,118c)이 형성된 것을 나타낸 단면도이다.
도 8에 도시된 바와 같이, 코어 영역에 있어서, 비트라인에 대응되는 배선(114b,114d,114d)이 형성된 반도체 기판에 제4절연막(116)이 두껍게 형성된다. 디램(DRAM)의 경우에는 상기 제4절연막(116)은 셀 어레이 영역에서의 커패시터 형성을 위한 콘택 형성을 위해 형성되는 데, 이때 코어 영역에도 동시에 상기 제4절연막(116)이 형성된다.
상기 코어 영역에서는 상기 비트라인에 대응되는 배선(114b,114d,114d)과 제4절연막 상부에 형성되는 배선을 전기적으로 연결하기 위한 콘택을 형성하기 위함이다.
상기 제4절연막(116) 상부에 사진 및 식각 공정을 통하여 상기 비트라인에 대응되는 배선(114c)를 노출시키는 콘택홀(118a)을 형성한다.
도 9는 도 8에서 형성된 콘택홀의 여러 형성상태를 보여주는 단면도를 나타낸 것이고 도10은 도9의 평면도를 나타낸 것이다.
도 9 및 도 10에 도시된 바와 같이, 좌측의 단면도는 미스 얼라인(mis-align)이 발생된 상태를 예로 든 것이고, 우측의 단면도는 콘택 사이즈가 상기 비트라인에 대응되는 배선(114c)보다 큰 경우에 있어서의 콘택홀(118c) 형성을 나타낸 단면도이다.
좌측의 단면도에 도시된 바와같이, 콘택홀(118b) 형성시 미스 얼라인이 발생한 경우라 하더라도, 식각 차단막인 제1랜딩 패드(108a)로 인하여 하부구조가 보호됨을 알 수 있다. 그리고, 우측의 단면도에 도시된 바와 같이, 콘택 홀(118c)의 사이즈가 상기 비트라인에 대응되는 배선(114c)의 폭보다 크다하더라도 식각으로 인해 발생될 수 있는 하부구조의 손상을 방지 또는 최소화 할 수 있다. 따라서, 콘택의 사이즈를 크게 형성할 수 있어 콘택 저항을 줄일 수 있는 장점이 있다.
상기한 저항소자 및 콘택저항을 줄이는 식각차단막을 가지는 반도체 메모리장치의 제조방법 및 그에 따른 구조는 디램 뿐만 아니라 기타 비휘발성 메모리장치의 제조에도 이용되거나 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 자명한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 기존의 디자인 룰을 유지하면서 제1랜딩 패드인 식각 차단막을 형성함에 의하여 코어 영역의 비트라인에 대응되는 배선에 상부에 형성되는 배선을 연결하기 위해 형성되는 콘택의 사이즈를 크게 형성할 수 있으므로 콘택 저항을 줄일 수 있는 효과가 있으며, 콘택의 사이즈가 작은 경우의 콘택홀 형성시 미스 얼라인이 발생하더라도 페일을 방지 또는 최소화 할 수 있다. 또한, 페리영역에 형성되는 저항소자와 동시에 식각 차단막을 형성함에 의하여 공정단순화를 도모할 수 있다.
도 1은 종래의 코어 영역에서의 미스얼라인 발생시의 콘택홀을 나타낸 단면도
도 2는 도1의 평면도
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 제조공정을 순서대로 나타낸 단면도
도 9는 본 발명의 코어 영역에서의 미스 얼라인 발생시의 콘택홀과 사이즈가 크게 형성된 콘택 홀을 도시한 단면도
도 10은 도9의 평면도
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 소자 분리막
104 : 제1절연막 105a,105b : 도전성 패드
106 : 제2절연막 108a : 제1랜딩패드
108b : 제2랜딩패드 110 : 제3절연막
Claims (20)
- 반도체 메모리 장치의 제조 방법에 있어서:적어도 하나의 트랜지스터들이 각각 형성된 셀 어레이 영역, 코어영역 및 페리영역을 가지며 비트라인에 연결될 도전성 패드 등 하부구조가 형성된 반도체 기판에 절연막을 형성하는 단계; 및상기 절연막상의 코어 영역에는, 후속공정에서 상부에 형성되는 제1도전성 라인의 일부와 중첩되고, 상기 제1도전성라인과 하부의 트랜지스터를 연결하는 콘택과는 이격되도록 제1랜딩 패드를 형성함과 동시에, 상기 페리영역에는 후속공정에서 상부에 형성되는 제2도전성 라인과 콘택을 통하여 연결되는 제2랜딩패드를 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제1항에 있어서,상기 제1랜딩패드의 폭은 상기 제1랜딩패드 상부에 형성되는 상기 제1도전성라인의 폭보다 더 크게 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제2항에 있어서,상기 제1 랜딩 패드는, 상기 제1도전성라인의 상부에서 상기 제1도전성라인에 연결되는 콘택 형성을 위한 콘택홀 형성시 식각 차단막으로 사용됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제3항에 있어서,상기 제2랜딩패드는 저항소자로 사용됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제4항에 있어서,상기 제1 및 제2 랜딩패드는 폴리실리콘을 재질로 함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 반도체 메모리 장치의 제조방법에 있어서:셀 어레이 영역, 코어영역 및 페리영역이 정의되고, 상기 각각의 영역에 적어도 하나의 트랜지스터가 형성된 반도체 기판에 제1절연막을 형성하고, 셀 어레이 영역에 트랜지스터와 전기적으로 연결되는 도전성 패드를 형성하는 단계;상기 도전성 패드가 형성된 반도체 기판 전면에 제2절연막을 형성하고, 하부에 형성되어 있는 트랜지스터와 전체가 중첩되지 않도록 사진 및 식각 공정을 통하여, 코어 영역에 제1랜딩 패드를 형성함과 동시에 페리영역에 제2랜딩패드를 형성하는 단계; 및상기 제1랜딩패드 및 제2 랜딩패드가 형성된 반도체 기판에 제3절연막을 형성하고, 상기 제3 및 제2 절연막을 뚫고 상기 셀어레이 영역의 도전성 패드와 전기적으로 연결되는 비트라인을 형성함과 동시에, 상기 제3, 제2 및 제1절연막을 뚫고 상기 코어 및 페리 영역의 트랜지스터에 전기적으로 연결되는 비트라인에 대응되는 층간 배선을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제6항에 있어서,상기 코어 영역에 형성되는 비트라인에 대응되는 배선의 일부는 상기 제1랜딩패드의 상부와 중첩되도록 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제7항에 있어서,상기 페리 영역에 형성되는 적어도 하나의 비트라인에 대응되는 배선은 상기 제2랜딩패드와 전기적으로 연결됨을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제8항에 있어서,상기 비트라인 및 층간 배선을 형성하는 단계 후에, 반도체 기판 전면에 제4절연막을 형성하는 단계; 및상기 제4절연막이 형성된 셀 어레이 영역에는 커패시터를 형성하기 위한 제1개구부를 형성하고, 코어영역에는 상기 제1랜딩패드 상부에 형성된 비트라인에 대응되는 배선과 상기 제4절연막의 상부에 형성되는 배선과 전기적으로 연결되는 콘택을 형성하기 위한 콘택홀을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제9항에 있어서,상기 제1랜딩패드의 폭은 상기 제1랜딩패드 상부에 형성되는 비트라인에 대응되는 배선의 폭보다 더 크게 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제9항에 있어서,상기 콘택홀은 상기 비트라인에 대응되는 배선의 폭보다 크고 상기 제1랜딩패드의 폭보다 작게 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제10항 또는 제11항에 있어서,상기 제1 랜딩 패드는 상기 콘택홀 형성시 식각 차단막으로 사용됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제12항에 있어서,상기 제2랜딩패드는 저항소자로 사용됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제13항에 있어서,상기 제1 및 제2 랜딩패드는 폴리실리콘을 재질로 함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 반도체 메모리 장치의 제조방법에 있어서:셀 어레이 영역, 코어 영역 및 페리 영역이 정의된 반도체 기판에 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계;상기 트랜지스터가 형성되어 있는 반도체 기판 전면에 제1절연막을 형성하는 단계;상기 셀 어레이 영역에 상기 적어도 하나의 트랜지스터의 드레인 또는 소오스와 전기적으로 연결되는 비트라인용 도전성 패드를 형성하는 단계;상기 도전성 패드가 형성된 반도체 기판 전면에 제2절연막을 형성하고, 사진 및 식각 공정을 통하여 상기 페리영역에 폴리 실리콘을 재질로 하는 저항소자를 형성함과 동시에 코어영역에 상기 저항소자와 동질의 식각 차단막을 형성하는 단계;상기 저항소자 및 식각차단막이 형성된 반도체 기판 전면에 제3절연막을 형성하는 단계;상기 셀 어레이 영역에는 상기 제3 및 제2 절연막을 뚫고 상기 도전성 패드와 전기적으로 연결되는 비트라인을 형성함과 동시에 코어 영역에는 하부에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트라인에 대응하는 층간배선을 형성하고, 페리영역에는 상기 저항소자에 전기적으로 연결되는 층간배선을 형성하는 단계;상기 비트라인 및 층간 배선이 형성된 반도체 기판 전면에 제4절연막을 형성하는 단계; 및상기 제4절연막이 형성된 셀 어레이 영역에는 커패시터를 형성하기 위한 개구부를 형성하고, 코어영역에는 상기 제1랜딩패드 상부에 형성된 비트라인에 전기적으로 연결되는 금속 콘택을 형성하기 위한 콘택홀을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자 제조방법.
- 반도체 메모리 장치의 구조에 있어서:적어도 하나의 트랜지스터들이 각각 형성된 셀 어레이 영역, 코어영역 및 페리영역을 가지며 비트라인에 연결될 도전성 패드 등 하부구조가 형성된 반도체 기판과;상기 코어 영역의 반도체 기판의 상부에 형성된 절연막 내부에 위치하며, 후속공정에서 상부에 형성되는 제1도전성 라인의 일부와 중첩되고, 상기 제1도전성라인과 하부의 트랜지스터를 연결하는 콘택과는 이격되는 제1랜딩 패드와;상기 페리영역의 상기반도체 기판의 상부에 형성된 절연막 내부에 위치하며, 후속공정에서 상부에 형성되는 제2도전성 라인과 콘택을 통하여 연결되고 상기 제1랜딩패드와 같은 높이를 가지는 제2랜딩패드를 구비함을 특징으로 하는 반도체 메모리 장치의 구조.
- 제16항에 있어서,상기 제1도전성라인 및 제2도전성 라인은 셀어레이 영역에 형성되는 비트라인에 대응되는 배선임을 특징으로 하는 반도체 메모리 장치의 구조.
- 제17항에 있어서,상기 제1랜딩패드 및 제2랜딩패드는 도전성 물질임을 특징으로 하는 반도체 메모리 장치의 구조.
- 제18항에 있어서,상기 제1랜딩패드는 식각차단막임을 특징으로 하는 반도체 메모리 장치의 구조.
- 제19항에 있어서,상기 제2랜딩패드는 저항소자임을 특징으로 하는 반도체 메모리 장치의 구조.
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