JP2013239520A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2013239520A JP2013239520A JP2012110554A JP2012110554A JP2013239520A JP 2013239520 A JP2013239520 A JP 2013239520A JP 2012110554 A JP2012110554 A JP 2012110554A JP 2012110554 A JP2012110554 A JP 2012110554A JP 2013239520 A JP2013239520 A JP 2013239520A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- metal structure
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 192
- 238000005530 etching Methods 0.000 claims abstract description 28
- 238000000059 patterning Methods 0.000 claims abstract description 25
- 230000005415 magnetization Effects 0.000 description 26
- 230000000694 effects Effects 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】パターニング後の金属膜のサイズを縮小する手法を提供する。
【解決手段】その方法は、(A)金属積層膜を形成する工程と、(B)金属積層膜に対して第1エッチングを行うことにより、テーパー状の側面を有する第1金属構造体を形成する工程と、(C)第1金属構造体を埋めるように絶縁膜を全面に形成する工程と、(D)第1金属構造体のテーパー状の側面が絶縁膜で覆われたまま第1金属構造体の上面が露出するように、絶縁膜の一部を除去する工程と、(E)第1金属構造体に対するエッチングレートが絶縁膜に対するエッチングレートよりも高い第2エッチングを行うことにより、第1金属構造体から第2金属構造体を形成する工程と、を含む。
【選択図】図2H
【解決手段】その方法は、(A)金属積層膜を形成する工程と、(B)金属積層膜に対して第1エッチングを行うことにより、テーパー状の側面を有する第1金属構造体を形成する工程と、(C)第1金属構造体を埋めるように絶縁膜を全面に形成する工程と、(D)第1金属構造体のテーパー状の側面が絶縁膜で覆われたまま第1金属構造体の上面が露出するように、絶縁膜の一部を除去する工程と、(E)第1金属構造体に対するエッチングレートが絶縁膜に対するエッチングレートよりも高い第2エッチングを行うことにより、第1金属構造体から第2金属構造体を形成する工程と、を含む。
【選択図】図2H
Description
本発明は、金属積層膜を備える半導体装置及びその製造方法に関する。
非磁性体膜が金属磁性体膜で挟まれた「磁気抵抗効果膜」が知られている。非磁性体膜がトンネルバリア膜である場合、その磁気抵抗効果膜は、「磁気トンネル接合(MTJ:Magnetic Tunnel Junction)」とも呼ばれる。磁気抵抗効果膜(MTJ)は、例えば、磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)中の記憶素子として利用される。
ここで、所望の形状の記憶素子を得るには、反応性イオンエッチング(RIE:Reactive Ion Etching)等のドライエッチングを実施して磁気抵抗効果膜のパターニングを行う必要がある。以下、図1A〜図1Dを参照して、特許文献1に記載されている磁気抵抗効果膜のパターニングを説明する。
図1Aに示されるように、下地絶縁膜110上に金属膜120が形成される。この金属膜120が、磁気抵抗効果膜であり、パターニングの対象である。その金属膜120上には金属ハードマスク130が形成される。つまり、金属膜120と金属ハードマスク130との積層により、金属積層膜が形成される。その金属積層膜上には更に、酸化膜ハードマスク140が形成される。尚、これら膜の積層方向は、Z方向である。Z方向に直交する面内方向は、X方向とY方向である。X方向とY方向は互いに直交している。
次に、図1Bに示されるように、フォトリソグラフィにより、所定のパターン形状を有するレジストマスクPRが酸化膜ハードマスク140上に形成される。図1Bに示される例では、そのレジストマスクPRのX方向のサイズは“A”である。
次に、レジストマスクPRをマスクとして用いることにより、酸化膜ハードマスク140に対してドライエッチングが実施される。その結果、図1Cに示されるように、酸化膜ハードマスク140のパターニングが行われ、酸化膜ハードマスク140からなるハードマスクHMが形成される。ここで、酸化膜ハードマスク140に対しては、強い異方性をもってドライエッチングを実施することが可能である。そのため、作成されるハードマスクHMのX方向のサイズは、レジストマスクPRのサイズAとほぼ同じである。
続いて、ハードマスクHMをマスクとして用いることにより、金属膜120と金属ハードマスク130との金属積層膜に対してドライエッチングが実施される。その結果、図1Dに示されるように、その金属積層膜のパターニングが行われる。
ここで、金属ハードマスク130及び金属膜120に対しては、強い異方性をもってドライエッチングを実施することは難しい。何故なら、エッチング対象物である金属の揮発性が小さいからである。ドライエッチングにおいて強い異方性が得られないため、図1Dに示されるように、パターニング後の金属積層膜の側面はテーパー状となる。結果として、パターニング後の金属積層膜のX方向のサイズw1は、レジストマスクPRのサイズAよりも大きくなってしまう。
尚、そのようなテーパー状の側面の形成は、非特許文献1でも報告されている。
R. Beach et al., "A Statistical Study ofMagnetic Tunnel Junctions for High-Density Spin Torque Transfer-MRAM(STT-MRAM)", Electron Devices Meeting, 2008, IEDM 2008, IEEEInternational.
パターニングの結果、金属膜の側面がテーパー状となってしまう。このことは、パターニング後の金属膜のサイズの増大を招く。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。
一実施の形態において、半導体装置の製造方法が提供される。その製造方法は、(A)金属積層膜を形成する工程と、(B)金属積層膜に対して第1エッチングを行うことにより、テーパー状の側面を有する第1金属構造体を形成する工程と、(C)第1金属構造体を埋めるように絶縁膜を全面に形成する工程と、(D)第1金属構造体のテーパー状の側面が絶縁膜で覆われたまま第1金属構造体の上面が露出するように、絶縁膜の一部を除去する工程と、(E)第1金属構造体に対するエッチングレートが絶縁膜に対するエッチングレートよりも高い第2エッチングを行うことにより、第1金属構造体から第2金属構造体を形成する工程と、を含む。
他の実施の形態において、半導体装置が提供される。その半導体装置は、長手方向が第1面内方向である金属構造体を備える。金属構造体は、第1金属膜と、第1金属膜上に形成された第2金属膜と、を備える。第1面内方向に直交する面における金属構造体の断面形状は、上に凸な三角形である。
金属膜のパターニングについて新たな手法が提供される。その新たな手法により、パターニング後の金属膜のサイズを縮小することが可能となる。
添付図面を参照して、実施の形態に係る半導体装置及びその製造方法を説明する。
1.基本プロセス
図2A〜図2Hは、本実施の形態に係る半導体装置の製造方法を示す断面図である。図2A〜図2Hを参照して、本実施の形態に係る金属膜パターニング方法の基本プロセスを説明する。
図2A〜図2Hは、本実施の形態に係る半導体装置の製造方法を示す断面図である。図2A〜図2Hを参照して、本実施の形態に係る金属膜パターニング方法の基本プロセスを説明する。
図2Aに示されるように、下地絶縁膜10上に金属膜20(第1金属膜)が形成される。その金属膜20上には金属ハードマスク30(第2金属膜)が形成される。つまり、金属膜20(第1金属膜)と金属ハードマスク30(第2金属膜)との積層により、金属積層膜が形成される。その金属積層膜上には更に、酸化膜ハードマスク40が形成される。尚、これら膜の積層方向は、Z方向である。Z方向に直交する面内方向は、X方向とY方向である。X方向とY方向は互いに直交している。
次に、図2Bに示されるように、フォトリソグラフィにより、所定のパターン形状を有するレジストマスクPRが酸化膜ハードマスク40上に形成される。図2Bに示される例では、そのレジストマスクPRのX方向のサイズは“A”である。
次に、レジストマスクPRをマスクとして用いることにより、酸化膜ハードマスク40に対してドライエッチングが実施される。その結果、図2Cに示されるように、酸化膜ハードマスク40のパターニングが行われ、酸化膜ハードマスク40からなるハードマスクHMが形成される。ここで、酸化膜ハードマスク40に対しては、強い異方性をもってドライエッチングを実施することが可能である。そのため、作成されるハードマスクHMのX方向のサイズは、レジストマスクPRのサイズAとほぼ同じである。
続いて、ハードマスクHMをマスクとして用いることにより、金属膜20と金属ハードマスク30との金属積層膜に対してドライエッチング(第1エッチング)が実施される。その結果、図2Dに示されるように、その金属積層膜のパターニングが行われ、金属積層膜から第1金属構造体MS1が形成される。ここで、金属ハードマスク30及び金属膜20に対しては、強い異方性をもってドライエッチングを実施することは難しい。何故なら、エッチング対象物である金属の揮発性が小さいからである。ドライエッチングにおいて強い異方性が得られないため、図2Dに示されるように、パターニングにより得られる第1金属構造体MS1の側面SSはテーパー状となる。
次に、図2Eに示されるように、第1金属構造体MS1を埋めるように絶縁膜50(第1絶縁膜)が全面に形成される。
続いて、図2Fに示されるように、CMP(Chemical Mechanical Polishing)が行われる。
次に、図2Gに示されるように、第1金属構造体MS1(金属ハードマスク30)の上面SUが露出するまで、絶縁膜50のエッチバックが行われる。ここで、第1金属構造体MS1のテーパー状の側面SSは、絶縁膜50で覆われたままであることに留意されたい。つまり、第1金属構造体MS1の側面SSが絶縁膜50で覆われたまま第1金属構造体MS1の上面SUが露出するように、絶縁膜50の一部が除去される。第1金属構造体MS1の側面SSがテーパー状であるため、その側面SSを覆う絶縁膜50の部分(ひさし部51)はひさし形状を有することになる。
続いて、第1金属構造体MS1に対してドライエッチング(第2エッチング)が実施される。ここで、エッチング条件は、選択比が高くなるように設定される。具体的には、第1金属構造体MS1に対するエッチングレートが絶縁膜50に対するエッチングレートよりも高くなるように、エッチング条件が設定される。そのようなエッチング条件は、例えば、Cl2などのエッチングガスを用いることで容易に実現可能である。
このような第2エッチングの結果、図2Hに示されるように、第1金属構造体MS1から、1対の第2金属構造体MS2が形成される。このとき、ひさし部51は、上記の第1エッチングで形成されたテーパー状の部分を今回の第2エッチングから保護するマスクとして機能する。そして、今回の第2エッチングにより、逆方向に傾斜する新たなテーパー状の側面が形成される。結果として、図2Hに示されるように、第2金属構造体MS2のXZ断面形状は、上に凸な三角形となる。このように、ひさし部51がマスクとして機能することにより、第1金属構造体MS1から第2金属構造体MS2が“自己整合的”に形成される。
図3は、本実施の形態による効果を説明するための概念図である。従来素子に相当する第1金属構造体MS1のX方向のサイズw1は、レジストマスクPRのサイズAよりも大きくなる。しかし、その第1金属構造体MS1から一対の第2金属構造体MS2が生成されるため、一個の第2金属構造体MS2のサイズw2は、明らかに、第1金属構造体MS1のサイズw1よりも小さくなる。すなわち、本実施の形態に係るパターニング方法によれば、パターニング後の金属膜のサイズを縮小することが可能となる。本実施の形態は、金属膜の側面のテーパー化を逆に利用して、形成パターンのサイズを縮小していると言える。
第2金属構造体MS2のサイズw2は、w2=2×h/tanθで与えられる。ここで、“h”は第2金属構造体MS2の高さであり、“θ”はテーパー角度である。高さhは、金属積層膜の膜厚とエッチング条件により決まる。テーパー角度θは、エッチング条件により決まる。つまり、第2金属構造体MS2のサイズw2は、金属積層膜の膜厚とエッチング条件により決まる。第1金属構造体MS1のサイズw1は、レジストマスクPRのサイズAに依存するが、第2金属構造体MS2のサイズw2は、レジストマスクPRのサイズAには依存しないことに留意されたい。典型的には、図3に示されるように、第2金属構造体MS2のサイズw2は、レジストマスクPRのサイズAよりも十分に小さくなる。また、隣り合う第2金属構造体MS2間のピッチpは、レジストマスクPRのサイズA程度となる。これにより、集積度が向上する。
2.記憶素子
次に、本実施の形態に係る金属膜パターニング方法を記憶素子の作成に応用する場合を考える。この場合、所望の形状の記憶素子を得るために、第2金属構造体MS2が更にパターニングされる。
次に、本実施の形態に係る金属膜パターニング方法を記憶素子の作成に応用する場合を考える。この場合、所望の形状の記憶素子を得るために、第2金属構造体MS2が更にパターニングされる。
図4Aに示されるように、第2金属構造体MS2は(従って、第1金属構造体MS1も)、Y方向(第1面内方向)に延在するように形成されている。つまり、第1金属構造体MS1及び第2金属構造体MS2の長手方向は、Y方向である。
第2金属構造体MS2を覆うように層間絶縁膜が形成され、CMPが行われた後、フォトリソグラフィ技術により、第2金属構造体MS2のパターニングが行われる。そのパターニングの結果、図4Bに示されるように、記憶素子に相当する第3金属構造体MS3が形成される。その第3金属構造体MS3は、記憶素子に応じた所望のパターンを有している。
図4Bに示される例では、複数の第3金属構造体MS3(記憶素子)がY方向に沿って一直線に並んでおり、それにより一本の記憶素子列が形成されている。そして、複数本の記憶素子列が、X方向に分布するように、互いに平行に配置されている。隣り合う第3金属構造体MS3同士は、素子分離されている。
図5Aは、1個の第3金属構造体MS3を概略的に示す斜視図である。図5Bは、図5Aで示された第3金属構造体MS3のXZ断面を示している。図5Cは、図5Aで示された第3金属構造体MS3のYZ断面を示している。第3金属構造体MS3の長手方向は、Y方向である。Y方向に直交するXZ面における断面形状は、上に凸な三角形である。一方、Y方向と平行なYZ面における断面形状は、台形である。このような立体形状の場合、通常の直方体形状の場合と比較して、寄生容量が低減される。
第3金属構造体MS3は、金属膜20(第1金属膜)と、金属膜20上に形成された金属ハードマスク30(第2金属膜)とを備えている。このうち、金属膜20が、データを記憶する主要部として機能する。一方、金属ハードマスク30は、上部電極として機能する。
例えば、第3金属構造体MS3は、磁気抵抗効果素子(MTJ素子)である。その場合、金属膜20は、磁気抵抗効果膜である。
図6Aは、本実施の形態における磁気抵抗効果素子の一例を示す斜視図である。図6Bは、図6Aで示された磁気抵抗効果素子のXZ断面を示している。磁気抵抗効果膜である金属膜20は、下部磁性膜21、非磁性膜22及び上部磁性膜23を備えている。非磁性膜22は、下部磁性膜21と上部磁性膜23との間に挟まれている。下部磁性膜21と上部磁性膜23のうち一方(例えば下部磁性膜21)が、磁化方向が反転可能なフリー層であり、他方(例えば上部磁性膜23)が、磁化方向が固定されたピン層である。非磁性膜22は、MgO膜等のトンネルバリア膜であってもよい。
磁壁移動型の磁気抵抗効果素子を作成することも可能である。例えば、図7に示されるように、第3金属構造体MS3の中央部分を覆うようなマスクMASKを用いることにより、第3金属構造体MS3のエッチングが行われる。このとき、マスクMASKで覆われていない上部磁性膜23及び非磁性膜22だけがエッチングにより除去され、下部磁性膜21はエッチングされない。これにより、図8A(斜視図)及び図8B(YZ断面図)で示されるような磁壁移動型の磁気抵抗効果素子が得られる。
具体的には、下部磁性膜21(フリー層)は、第1磁化固定領域21A、第2磁化固定領域21B、及び磁化自由領域21Cの3領域に区分される。磁化自由領域21Cは、マスクMASKで覆われていた領域に相当し、非磁性膜22を介して上部磁性膜23(ピン層)と対向している。第1磁化固定領域21A及び第2磁化固定領域21Bは、磁化自由領域21CのY方向の両側に位置している。つまり、第1磁化固定領域21A、磁化自由領域21C及び第2磁化固定領域21Bは、Y方向に沿って並んでおり、磁化自由領域21Cは、第1磁化固定領域21Aと第2磁化固定領域21Bとの間に挟まれている。また、第1磁化固定領域21A及び第2磁化固定領域21Bの磁化方向は、互いに逆向きに固定されている。一方、磁化自由領域21Cの磁化は反転可能である。そのような磁化自由領域21Cが非磁性膜22を介して上部磁性膜23(ピン層)に接続されることにより、磁気トンネル接合が形成される。
磁気抵抗効果素子に関しては、素子サイズが小さくなるほど駆動電流も小さくなることが知られている。本実施の形態によれば、磁気抵抗効果素子のサイズが顕著に縮小されるため、駆動電流が大きく低減される。また、記憶素子の集積度も増加する。
磁気抵抗効果素子以外の応用例としては、抵抗変化メモリ(ReRAM:Resistance Random Access Memory)の記憶素子が挙げられる。
3.上部配線
本実施の形態によれば、第3金属構造体MS3が上に凸な三角形状を有しているため、第3金属構造体MS3につながるビア構造を通常通り形成することは難しい。つまり、上部配線の形成について工夫の余地がある。
本実施の形態によれば、第3金属構造体MS3が上に凸な三角形状を有しているため、第3金属構造体MS3につながるビア構造を通常通り形成することは難しい。つまり、上部配線の形成について工夫の余地がある。
3−1.第1の例
図9A〜図9C及び図10を参照して、上部配線の形成方法の一例を説明する。
図9A〜図9C及び図10を参照して、上部配線の形成方法の一例を説明する。
上述の通り第3金属構造体MS3が形成された後、その第3金属構造体MS3を埋めるように絶縁膜60(第2絶縁膜)が全面に形成される。そして、CMPが行われると、図9Aに示されるような構造が得られる。
次に、図9Bに示されるように、金属ハードマスク30の一部分(三角形状の先端部分)が露出するまで、絶縁膜60のエッチバックが行われる。つまり、金属ハードマスク30の一部分だけが露出するように、絶縁膜60の一部が除去される。露出した金属ハードマスク30の部分は、以下、「突出部31」と参照される。突出部31は、第3金属構造体MS3の周囲に形成されている絶縁膜60から突出している。
次に、図9Cに示されるように、突出部31及び絶縁膜60を覆うように、配線材料膜(例えば、Al膜)がスパッタリングにより形成される。そして、その配線材料膜のパターニングを行うことにより、突出部31及び絶縁膜60上に上部配線70(例えば、Al配線)が形成される。典型的には、図10に示されるように、上部配線70は、第3金属構造体MS3の長手方向と直交するX方向に延在するように形成される。上部配線70は、金属ハードマスク30(上部電極)の突出部31(三角形状の先端部分)に直接接触していることに留意されたい。
3−2.第2の例
図11A〜図11D、図12A及び図12Bを参照して、上部配線の形成方法の他の例を説明する。
図11A〜図11D、図12A及び図12Bを参照して、上部配線の形成方法の他の例を説明する。
既出の図9Bで示された構造が得られた後、突出部31及び絶縁膜60を覆うように、電極材料膜(例えば、Ta膜)がスパッタリングにより形成される。そして、その電極材料膜のパターニングを行うことにより、図11A及び図12Aに示されるように電極80(例えば、Ta電極)が形成される。その電極80は、突出部31を覆うように、絶縁膜60及び突出部31上に形成されている。また、その電極80の上面は平面である。
次に、電極80を埋めるように層間絶縁膜81が全面に形成される。そして、CMPが行われると、図11Bに示されるような構造が得られる。
その後、通常のフォトリソグラフィ技術によって、図11C及び図12Aに示されるようにビア82(例えば、Cuビア)が形成される。そのビア82は、層間絶縁膜81を貫通して電極80の上面に到達するように形成される。
次に、図11Dに示されるように、ビア82及び層間絶縁膜81を覆うように、配線材料膜(例えば、Cu膜)がスパッタリングにより形成される。そして、その配線材料膜のパターニングを行うことにより、ビア82及び層間絶縁膜81上に上部配線83(例えば、Cu配線)が形成される。典型的には、図12Bに示されるように、上部配線83は、第3金属構造体MS3の長手方向と直交するX方向に延在するように形成される。
4.メモリ構成
図13は、本実施の形態に係る磁気抵抗効果素子の具体的な構成例を示している。上部配線としては、上記の第1の例で示されたものが用いられている。半導体基板90上に選択トランジスタTRが形成されている。選択トランジスタTRのソース/ドレインの一方は、コンタクト91を介してビット線93に接続されており、その他方は、コンタクト92を介して中間配線94に接続されている。その中間配線94上に、上述の第3金属構造体MS3(図6A、図6B参照)及び上部配線70が形成されている。
図13は、本実施の形態に係る磁気抵抗効果素子の具体的な構成例を示している。上部配線としては、上記の第1の例で示されたものが用いられている。半導体基板90上に選択トランジスタTRが形成されている。選択トランジスタTRのソース/ドレインの一方は、コンタクト91を介してビット線93に接続されており、その他方は、コンタクト92を介して中間配線94に接続されている。その中間配線94上に、上述の第3金属構造体MS3(図6A、図6B参照)及び上部配線70が形成されている。
図14は、本実施の形態に係る磁壁移動型の磁気抵抗効果素子の具体的な構成例を示している。上部配線としては、上記の第1の例で示されたものが用いられている。半導体基板90上に選択トランジスタTRA、TRBが形成されている。選択トランジスタTRAのソース/ドレインの一方は、コンタクト91Aを介してビット線93Aに接続されており、その他方は、コンタクト92Aを介して中間配線94Aに接続されている。選択トランジスタTRBのソース/ドレインの一方は、コンタクト91Bを介してビット線93Bに接続されており、その他方は、コンタクト92Bを介して中間配線94Bに接続されている。そして、中間配線94A、94B上に、上述の第3金属構造体MS3(図8A、図8B参照)及び上部配線70が形成されている。具体的には、中間配線94A及び中間配線94Bは、それぞれ、下部磁性膜21(フリー層)の第1磁化固定領域21A及び第2磁化固定領域21Bに接続されている。
図15は、本実施の形態に係る半導体装置100の一例を示すブロック図である。半導体装置100は、メモリセルアレイ101、ロウデコーダ102、カラムデコーダ103、ロジック回路104、105、106を備えている。メモリセルアレイ101は、アレイ状に配置された複数のメモリセルを備えている。各メモリセルは、図13や図14で示されたような構成を有している。
メモリセルアレイ101の周囲に配置されているロウデコーダ102、カラムデコーダ103、ロジック回路104、105、106は、まとめて「周辺ロジック回路」と参照される。周辺ロジック回路は、本実施の形態で提案された新規プロセスではなく、通常のプロセスで作成されてもよい。
例えば、メモリセルアレイ101と周辺ロジック回路の両方の領域において、図2Aで示されたような金属積層膜が形成される。次に、図2Bの段階では、周辺ロジック回路の領域を全体的にカバーしておく。その後、図4Aで示される状態になるまで、周辺ロジック回路の領域における金属積層膜は加工されない。続いて、図4Aから図4Bへ遷移する際のパターニングと同時に、周辺ロジック回路の領域においても金属積層膜のパターンニングが行われる。このようにして、周辺ロジック回路の領域ではレイアウト上の制約を受けずに自由に素子を形成することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
10 下地絶縁膜
20 金属膜(第1金属膜)
21 下部磁性膜
21A 第1磁化固定領域
21B 第2磁化固定領域
21C 磁化自由領域
22 非磁性膜
23 上部磁性膜
30 金属ハードマスク(第2金属膜)
31 突出部
40 酸化膜ハードマスク
50 絶縁膜
51 ひさし部
60 絶縁膜
70 上部配線
80 電極
81 層間絶縁膜
82 ビア
83 上部配線
90 半導体基板
91、91A、91B コンタクト
92、92A、92B コンタクト
93、93A、93B ビット線
94、94A、94B 中間配線
100 半導体装置
101 メモリセルアレイ
102 ロウデコーダ
103 カラムデコーダ
104、105,106 ロジック回路
110 下地絶縁膜
120 金属膜
130 金属ハードマスク
140 酸化膜ハードマスク
PR レジストマスク
HM ハードマスク
MS1 第1金属構造体
MS2 第2金属構造体
MS3 第3金属構造体
SU 上面
SS 側面
TR、TRA、TRB 選択トランジスタ
20 金属膜(第1金属膜)
21 下部磁性膜
21A 第1磁化固定領域
21B 第2磁化固定領域
21C 磁化自由領域
22 非磁性膜
23 上部磁性膜
30 金属ハードマスク(第2金属膜)
31 突出部
40 酸化膜ハードマスク
50 絶縁膜
51 ひさし部
60 絶縁膜
70 上部配線
80 電極
81 層間絶縁膜
82 ビア
83 上部配線
90 半導体基板
91、91A、91B コンタクト
92、92A、92B コンタクト
93、93A、93B ビット線
94、94A、94B 中間配線
100 半導体装置
101 メモリセルアレイ
102 ロウデコーダ
103 カラムデコーダ
104、105,106 ロジック回路
110 下地絶縁膜
120 金属膜
130 金属ハードマスク
140 酸化膜ハードマスク
PR レジストマスク
HM ハードマスク
MS1 第1金属構造体
MS2 第2金属構造体
MS3 第3金属構造体
SU 上面
SS 側面
TR、TRA、TRB 選択トランジスタ
Claims (9)
- 第1金属膜を形成する工程と、
前記第1金属膜上に第2金属膜を形成することにより、前記第1金属膜と前記第2金属膜の積層膜を形成する工程と、
所定のパターンを有するマスクを用いて前記積層膜に対して第1エッチングを行うことにより、テーパー状の側面を有する第1金属構造体を形成する工程と、
前記第1金属構造体を埋めるように第1絶縁膜を全面に形成する工程と、
前記第1金属構造体の前記テーパー状の側面が前記第1絶縁膜で覆われたまま前記第1金属構造体の上面が露出するように、前記第1絶縁膜の一部を除去する工程と、
前記第1金属構造体に対するエッチングレートが前記第1絶縁膜に対するエッチングレートよりも高い第2エッチングを行うことにより、前記第1金属構造体から第2金属構造体を形成する工程と
を含む
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
更に、
前記第2金属構造体をパターニングすることにより、所望のパターンを有する第3金属構造体を形成する工程
を含む
半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法であって、
更に、
前記第3金属構造体を埋めるように第2絶縁膜を全面に形成する工程と、
前記第3金属構造体のうち前記第2金属膜の一部だけが露出するように、前記第2絶縁膜の一部を除去する工程と、
前記露出した一部の第2金属膜及び前記第2絶縁膜上に配線を形成する工程と
を含む
半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法であって、
前記第1金属構造体、前記第2金属構造体及び前記第3金属構造体の長手方向は、第1面内方向であり、
前記配線の延在方向は、前記第1面内方向と直交する第2面内方向である
半導体装置の製造方法。 - 請求項1乃至4のいずれか一項に記載の半導体装置の製造方法であって、
前記第1金属膜は、磁気抵抗効果膜である
半導体装置の製造方法。 - 長手方向が第1面内方向である金属構造体を備え、
前記金属構造体は、
第1金属膜と、
前記第1金属膜上に形成された第2金属膜と
を備え、
前記第1面内方向に直交する面における前記金属構造体の断面形状は、上に凸な三角形である
半導体装置。 - 請求項6に記載の半導体装置であって、
更に、
前記第2金属膜の一部だけが突出するように、前記金属構造体の周囲に形成された絶縁膜と、
前記突出した一部の第2金属膜及び前記絶縁膜上に形成された配線と
を備える
半導体装置。 - 請求項7に記載の半導体装置であって、
前記配線の延在方向は、前記第1面内方向と直交する第2面内方向である
半導体装置。 - 請求項6乃至8のいずれか一項に記載の半導体装置であって、
前記第1金属膜は、磁気抵抗効果膜である
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012110554A JP2013239520A (ja) | 2012-05-14 | 2012-05-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012110554A JP2013239520A (ja) | 2012-05-14 | 2012-05-14 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013239520A true JP2013239520A (ja) | 2013-11-28 |
Family
ID=49764325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012110554A Pending JP2013239520A (ja) | 2012-05-14 | 2012-05-14 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013239520A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019138535A1 (ja) * | 2018-01-12 | 2019-07-18 | Tdk株式会社 | 磁壁移動型磁気記録素子及び磁気記録アレイ |
JP2020141132A (ja) * | 2019-02-22 | 2020-09-03 | Tdk株式会社 | 磁壁移動素子及び磁気記録アレイ |
-
2012
- 2012-05-14 JP JP2012110554A patent/JP2013239520A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019138535A1 (ja) * | 2018-01-12 | 2019-07-18 | Tdk株式会社 | 磁壁移動型磁気記録素子及び磁気記録アレイ |
JP2020141132A (ja) * | 2019-02-22 | 2020-09-03 | Tdk株式会社 | 磁壁移動素子及び磁気記録アレイ |
JP7400502B2 (ja) | 2019-02-22 | 2023-12-19 | Tdk株式会社 | 磁壁移動素子及び磁気記録アレイ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5740225B2 (ja) | 抵抗変化メモリの製造方法 | |
TWI567964B (zh) | 積體電路、磁阻式隨機存取記憶體(mram)元件及其製造方法 | |
US9525126B1 (en) | Magnetic tunnel junction and 3-D magnetic tunnel junction array | |
JP5502635B2 (ja) | 半導体記憶装置 | |
JP4583997B2 (ja) | 磁気メモリセルアレイおよびその製造方法 | |
JP5072012B2 (ja) | 半導体装置の製造方法 | |
CN105977376A (zh) | 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结 | |
US9647033B2 (en) | Methods of manufacturing magnetic memory device having a magnetic tunnel junction pattern | |
KR102451098B1 (ko) | 자기 메모리 장치 및 이의 제조 방법 | |
JP2010186869A (ja) | 磁気抵抗効果素子及びその製造方法 | |
JP2009177181A (ja) | 抵抗性メモリ素子及びその製造方法 | |
KR20180065071A (ko) | 반도체 소자 | |
US9412935B1 (en) | Method for fabricating magnetic tunnel junction and 3-D magnetic tunnel junction array | |
JP2011249590A (ja) | 磁気トンネル接合素子を用いた磁気ランダムアクセスメモリおよびその製造方法 | |
CN103579496A (zh) | 磁性器件及其制造方法 | |
US20220358980A1 (en) | Magnetoresistive memory device and manufacturing method thereof | |
JP5990130B2 (ja) | 半導体記憶装置 | |
US8546196B2 (en) | Non-volatile memory device and manufacturing method thereof | |
CN111508992A (zh) | 磁阻随机存取存储器装置及其制造方法 | |
JP2004274043A (ja) | 埋込型の磁気トンネル接合メモリセルおよびその作製/使用方法 | |
JP2009218318A (ja) | 半導体記憶装置及びその製造方法 | |
JP2013239520A (ja) | 半導体装置及びその製造方法 | |
CN111192955A (zh) | 磁存储器件 | |
US20040165427A1 (en) | Magnetic memories having magnetic tunnel junctions in recessed bit lines and/or digit lines and methods of fabricating the same | |
JP7569884B2 (ja) | 異なるタイプのメモリ装置の形成方法 |