JPH07263433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07263433A JPH07263433A JP5624694A JP5624694A JPH07263433A JP H07263433 A JPH07263433 A JP H07263433A JP 5624694 A JP5624694 A JP 5624694A JP 5624694 A JP5624694 A JP 5624694A JP H07263433 A JPH07263433 A JP H07263433A
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Abstract
(57)【要約】
【目的】 ゲ−ト酸化膜の薄膜化現象による歩留りの低
下を防止する。 【構成】 素子分離形成領域にロコス膜４を形成し、次
いで、シリコン基板１全面に形成されたシリコン膜５を
異方性エッチングしてロコス膜４の端部にポリシリコン
膜を残し、該シリコン膜を酸化して酸化膜６を形成し、
活性領域のシリコン基板をエッチングにより露出させた
後に、ゲ−ト酸化膜１０を形成することを含む半導体装
置の製造方法。 【効果】 ロコス膜の端部に残ったシリコン膜を酸化す
ることによって、薄膜化が予想される部分に予め酸化膜
を形成できることとなる。
下を防止する。 【構成】 素子分離形成領域にロコス膜４を形成し、次
いで、シリコン基板１全面に形成されたシリコン膜５を
異方性エッチングしてロコス膜４の端部にポリシリコン
膜を残し、該シリコン膜を酸化して酸化膜６を形成し、
活性領域のシリコン基板をエッチングにより露出させた
後に、ゲ−ト酸化膜１０を形成することを含む半導体装
置の製造方法。 【効果】 ロコス膜の端部に残ったシリコン膜を酸化す
ることによって、薄膜化が予想される部分に予め酸化膜
を形成できることとなる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。特に、素子分離領域と活性領域の境界にお
ける酸化膜の性能を向上させた半導体装置の製造方法に
関する。
法に関する。特に、素子分離領域と活性領域の境界にお
ける酸化膜の性能を向上させた半導体装置の製造方法に
関する。
【０００２】
【従来の技術】大容量の超ＬＳＩメモリ等の半導体装置
には、限られたチップ面積内で如何に集積度の高い集積
回路を形成するかが重要である。集積度の向上は、集積
回路を、構成する素子の微細化によるところが大きい。
このような集積回路を構成する個々の素子の微細化は、
チャネル幅、チャネル長をより微細化する必要があり、
それに伴ってゲ−ト酸化膜の薄膜化が必要となってい
る。
には、限られたチップ面積内で如何に集積度の高い集積
回路を形成するかが重要である。集積度の向上は、集積
回路を、構成する素子の微細化によるところが大きい。
このような集積回路を構成する個々の素子の微細化は、
チャネル幅、チャネル長をより微細化する必要があり、
それに伴ってゲ−ト酸化膜の薄膜化が必要となってい
る。
【０００３】図３は、従来技術によるゲ−ト電極形成の
工程を示す概略図である。この図では、まず、シリコン
基板２１に酸化膜２２、次いで窒化膜２３を積層し、フ
ォトリソグラフィ工程により所望の場所を開口し、その
部分のみエッチングにより窒化膜及び酸化膜を除去する
（図３（ａ））。次に熱酸化により、選択的に酸化膜２
４を成長させ、素子分離領域にロコス膜を形成した後
（図３（ｂ））、フッ酸処理により窒化膜上の酸化膜除
去を行い、熱リン酸により窒化膜の除去を行う（図３
（ｃ））。その後、活性領域の酸化膜を除去した後、ゲ
−ト酸化膜２５を熱酸化により形成し、ポリシリコンの
成膜の後、ゲ−ト電極２６を加工する（図３（ｄ））。
工程を示す概略図である。この図では、まず、シリコン
基板２１に酸化膜２２、次いで窒化膜２３を積層し、フ
ォトリソグラフィ工程により所望の場所を開口し、その
部分のみエッチングにより窒化膜及び酸化膜を除去する
（図３（ａ））。次に熱酸化により、選択的に酸化膜２
４を成長させ、素子分離領域にロコス膜を形成した後
（図３（ｂ））、フッ酸処理により窒化膜上の酸化膜除
去を行い、熱リン酸により窒化膜の除去を行う（図３
（ｃ））。その後、活性領域の酸化膜を除去した後、ゲ
−ト酸化膜２５を熱酸化により形成し、ポリシリコンの
成膜の後、ゲ−ト電極２６を加工する（図３（ｄ））。
【０００４】ところが、熱酸化を行ったゲ−ト酸化膜
は、素子分離領域の厚い酸化膜との境界部分２７におい
て、境界部分以外のゲ−ト酸化膜に比べ薄くなることが
知られている。これは、素子分離領域に厚い酸化膜を形
成する工程中のダメ−ジが、素子分離領域と活性領域の
境界部に加わりやすく、ゲ−ト酸化膜形成時に境界部で
酸素の拡散が阻止され酸化が十分に行われないからであ
る。このためゲ−ト酸化膜を薄膜化すればするほど、境
界部２７で絶縁膜であるゲ−ト酸化膜の耐圧不良が多発
することとなる。耐圧不良は更に、半導体装置の製造に
おいて歩留りの低下や、製品の信頼性を低下させること
にもつながる。
は、素子分離領域の厚い酸化膜との境界部分２７におい
て、境界部分以外のゲ−ト酸化膜に比べ薄くなることが
知られている。これは、素子分離領域に厚い酸化膜を形
成する工程中のダメ−ジが、素子分離領域と活性領域の
境界部に加わりやすく、ゲ−ト酸化膜形成時に境界部で
酸素の拡散が阻止され酸化が十分に行われないからであ
る。このためゲ−ト酸化膜を薄膜化すればするほど、境
界部２７で絶縁膜であるゲ−ト酸化膜の耐圧不良が多発
することとなる。耐圧不良は更に、半導体装置の製造に
おいて歩留りの低下や、製品の信頼性を低下させること
にもつながる。
【０００５】このような薄膜化現像の解決方法として、
特開平２−１２５６１７号公報に記載の方法がある。こ
の方法を図４を参照して説明する。まず、図４（ａ）の
ように、素子分離形成領域に厚い酸化膜３１を堆積させ
た後、拡散層領域３２を開口する。次に、全面を酸化
し、後に形成されるゲ−ト酸化膜より厚い酸化膜３３を
形成する（図４（ｂ））。この酸化により、厚い酸化膜
３１と拡散層領域３２との境界部には第１のくびれ３４
が形成される。
特開平２−１２５６１７号公報に記載の方法がある。こ
の方法を図４を参照して説明する。まず、図４（ａ）の
ように、素子分離形成領域に厚い酸化膜３１を堆積させ
た後、拡散層領域３２を開口する。次に、全面を酸化
し、後に形成されるゲ−ト酸化膜より厚い酸化膜３３を
形成する（図４（ｂ））。この酸化により、厚い酸化膜
３１と拡散層領域３２との境界部には第１のくびれ３４
が形成される。
【０００６】次に、高濃度イオンを左右斜めから注入す
る。図４（ｃ）中３５は右からのイオン注入ビ−ム、３
６は左からのイオン注入ビ−ムを示しているが、厚い酸
化膜３１側の酸化膜３３は、他の部分に比べて注入量が
少なくなる。これは、左からのイオン注入ビ−ム３６が
厚い酸化膜３１によって阻害され、イオン注入の影３７
が形成されるからである。
る。図４（ｃ）中３５は右からのイオン注入ビ−ム、３
６は左からのイオン注入ビ−ムを示しているが、厚い酸
化膜３１側の酸化膜３３は、他の部分に比べて注入量が
少なくなる。これは、左からのイオン注入ビ−ム３６が
厚い酸化膜３１によって阻害され、イオン注入の影３７
が形成されるからである。
【０００７】続いて、フッ酸を使用して全面にエッチバ
ックを行う。エッチングレ−トは、一般にイオン注入量
が多い程速いので、イオン注入の影３７は除去されずに
残ることとなる（図４（ｄ））。更に、酸化を行ってゲ
−ト酸化膜４０を形成することによりゲ−ト酸化膜の膜
厚の減少を改善することができるとしている（図４
（ｅ））。
ックを行う。エッチングレ−トは、一般にイオン注入量
が多い程速いので、イオン注入の影３７は除去されずに
残ることとなる（図４（ｄ））。更に、酸化を行ってゲ
−ト酸化膜４０を形成することによりゲ−ト酸化膜の膜
厚の減少を改善することができるとしている（図４
（ｅ））。
【０００８】また、別の方法として、特開平４−３２１
２２８号公報に記載の方法があげられる。この方法は、
素子分離領域のロコス膜を２段階に分けて形成すること
により、ゲ−ト酸化膜形成時に、ゲ−ト酸化膜の端部に
酸素が十分供給されるようにする技術である。
２２８号公報に記載の方法があげられる。この方法は、
素子分離領域のロコス膜を２段階に分けて形成すること
により、ゲ−ト酸化膜形成時に、ゲ−ト酸化膜の端部に
酸素が十分供給されるようにする技術である。
【０００９】
【発明が解決しようとする課題】特開平２−１２５６１
７号に記載の方法では、拡散層領域と素子分離領域を形
成する厚い酸化膜との境界部に、ゲ−ト酸化膜より厚い
酸化膜領域を形成することにより、ゲ−ト酸化膜のくび
れを改善している。しかしながら、その後の工程で第２
のくびれ３８が生じ、くびれの根本的解決はできていな
い。また、イオン注入時に図４（ｃ）の遷移領域３７を
形成するためには、ある程度の急峻な段差が必要とな
り、後のゲ−ト電極の加工時のリソグラフィ工程で、十
分なフォ−カスマ−ジンが必要となり、トランジスタの
微細化の要請に反することとなる。
７号に記載の方法では、拡散層領域と素子分離領域を形
成する厚い酸化膜との境界部に、ゲ−ト酸化膜より厚い
酸化膜領域を形成することにより、ゲ−ト酸化膜のくび
れを改善している。しかしながら、その後の工程で第２
のくびれ３８が生じ、くびれの根本的解決はできていな
い。また、イオン注入時に図４（ｃ）の遷移領域３７を
形成するためには、ある程度の急峻な段差が必要とな
り、後のゲ−ト電極の加工時のリソグラフィ工程で、十
分なフォ−カスマ−ジンが必要となり、トランジスタの
微細化の要請に反することとなる。
【００１０】更に、上記方法では大きい角度の斜めイオ
ン注入を必要とし、装置的に高度な技術となる。また、
通常のロコス法による素子分離法では厚い酸化膜３１は
その境界部がなだらかとなるので、イオン注入角度を大
きくする必要があるこの方法を適用するには更に大きい
角度が要求されるため、従来のロコス法などによる素子
分離法との併用は難しい。
ン注入を必要とし、装置的に高度な技術となる。また、
通常のロコス法による素子分離法では厚い酸化膜３１は
その境界部がなだらかとなるので、イオン注入角度を大
きくする必要があるこの方法を適用するには更に大きい
角度が要求されるため、従来のロコス法などによる素子
分離法との併用は難しい。
【００１１】特開平４−３２１２２８号に記載の方法で
は、技術的難しさはないものの、工程数が非常に増える
ため量産に向かない。以上の点を鑑み、この発明の発明
者らは、素子分離領域と活性領域の境界部でのゲ−ト酸
化膜の薄膜化による特性劣化を招くことなく、ゲ−ト酸
化膜をより薄膜化する簡便な技術を見出しこの発明をな
すことに至った。
は、技術的難しさはないものの、工程数が非常に増える
ため量産に向かない。以上の点を鑑み、この発明の発明
者らは、素子分離領域と活性領域の境界部でのゲ−ト酸
化膜の薄膜化による特性劣化を招くことなく、ゲ−ト酸
化膜をより薄膜化する簡便な技術を見出しこの発明をな
すことに至った。
【００１２】
【課題を解決するための手段】かくして、この発明によ
れば、シリコン基板上に、酸化膜及び窒化膜をこの順で
形成する工程と、素子分離形成領域の窒化膜を除去する
工程と、酸化処理により素子分離形成領域にロコス膜を
形成する工程と、残存する窒化膜を除去した後に前記基
板上にシリコン膜を形成する工程と、該シリコン膜に対
して異方性エッチングを行ってロコス膜の端部にのみシ
リコン膜を残存させる工程、次いで残存するシリコン膜
を酸化する工程を含むことを特徴とする半導体装置の製
造方法が提供される。
れば、シリコン基板上に、酸化膜及び窒化膜をこの順で
形成する工程と、素子分離形成領域の窒化膜を除去する
工程と、酸化処理により素子分離形成領域にロコス膜を
形成する工程と、残存する窒化膜を除去した後に前記基
板上にシリコン膜を形成する工程と、該シリコン膜に対
して異方性エッチングを行ってロコス膜の端部にのみシ
リコン膜を残存させる工程、次いで残存するシリコン膜
を酸化する工程を含むことを特徴とする半導体装置の製
造方法が提供される。
【００１３】更に、この発明によれば、シリコン基板上
に、酸化膜、シリコン膜及び窒化膜をこの順で形成する
工程と、素子分離形成領域の窒化膜を除去する工程と、
酸化処理により素子分離形成領域にロコス膜を形成する
工程と、前記窒化膜を除去した後に異方性エッチングを
行ってロコス膜の端部にのみシリコン膜を残存させる工
程、次いで残存するシリコン膜を酸化する工程を含むこ
とを特徴とする半導体装置の製造方法が提供される。
に、酸化膜、シリコン膜及び窒化膜をこの順で形成する
工程と、素子分離形成領域の窒化膜を除去する工程と、
酸化処理により素子分離形成領域にロコス膜を形成する
工程と、前記窒化膜を除去した後に異方性エッチングを
行ってロコス膜の端部にのみシリコン膜を残存させる工
程、次いで残存するシリコン膜を酸化する工程を含むこ
とを特徴とする半導体装置の製造方法が提供される。
【００１４】この発明は、ロコス膜の端部にシリコン膜
を残し、そのシリコン膜を酸化することによって、薄膜
化が予想される端部に予め酸化膜を形成することを特徴
とするものである。また、この発明は、揮発性又は不揮
発性のＣＭＯＳ，ＰＭＯＳ，ＮＭＯＳ等のＭＯＳＦＥＴ
のような酸化膜の薄膜化が要請される半導体装置のゲー
ト酸化膜の製造に好適に使用することができる。
を残し、そのシリコン膜を酸化することによって、薄膜
化が予想される端部に予め酸化膜を形成することを特徴
とするものである。また、この発明は、揮発性又は不揮
発性のＣＭＯＳ，ＰＭＯＳ，ＮＭＯＳ等のＭＯＳＦＥＴ
のような酸化膜の薄膜化が要請される半導体装置のゲー
ト酸化膜の製造に好適に使用することができる。
【００１５】以下、この発明の第１の半導体装置の製造
方法を説明する。まず、シリコン基板としては、特に限
定されず、単結晶、多結晶、アモルファス等の各種シリ
コン基板を使用することができる。このような、シリコ
ン基板に酸化膜と窒化膜が順次形成される。これらの形
成方法は、常法を利用することができる。酸化膜は、例
えば酸化雰囲気（Ｏ2 、Ｈ 2 Ｏ等）下で、８００〜１０
００℃における熱酸化で形成できる。その膜厚は、25〜
200 Åが好ましい。また窒化膜は、例えば原料ガスとし
てＳｉＨ2 Ｃｌ2 −ＮＨ3 等を原料ガスとして、７００
〜８５０℃、圧力１３〜４０Ｐａで形成できる。
方法を説明する。まず、シリコン基板としては、特に限
定されず、単結晶、多結晶、アモルファス等の各種シリ
コン基板を使用することができる。このような、シリコ
ン基板に酸化膜と窒化膜が順次形成される。これらの形
成方法は、常法を利用することができる。酸化膜は、例
えば酸化雰囲気（Ｏ2 、Ｈ 2 Ｏ等）下で、８００〜１０
００℃における熱酸化で形成できる。その膜厚は、25〜
200 Åが好ましい。また窒化膜は、例えば原料ガスとし
てＳｉＨ2 Ｃｌ2 −ＮＨ3 等を原料ガスとして、７００
〜８５０℃、圧力１３〜４０Ｐａで形成できる。
【００１６】次に、上記得られる基板の素子分離形成領
域を開口させる。具体的には、その領域に存在する酸化
膜と窒化膜とを常法例えばフォトリソグラフィ法を利用
して、エッチングする。より詳しくは、ネガ型又はポジ
型のフォトレジストを塗布、マスクを介して露光し、エ
ッチングすればよい。続いて、基板は酸化処理に付され
る。この酸化処理は、上記の工程で形成した開口（素子
分離形成領域）にロコス膜を形成するためのものであ
る。酸化処理は、上記酸化膜形成時と同様な条件下より
長い時間行われる。このロコス膜の膜厚は3000〜8000Å
程度で、上記酸化膜に比較してかなり厚くされる。
域を開口させる。具体的には、その領域に存在する酸化
膜と窒化膜とを常法例えばフォトリソグラフィ法を利用
して、エッチングする。より詳しくは、ネガ型又はポジ
型のフォトレジストを塗布、マスクを介して露光し、エ
ッチングすればよい。続いて、基板は酸化処理に付され
る。この酸化処理は、上記の工程で形成した開口（素子
分離形成領域）にロコス膜を形成するためのものであ
る。酸化処理は、上記酸化膜形成時と同様な条件下より
長い時間行われる。このロコス膜の膜厚は3000〜8000Å
程度で、上記酸化膜に比較してかなり厚くされる。
【００１７】続いて、窒化膜上にロコス膜形成に伴って
形成された酸化膜をフッ酸等で除去し、それから窒化膜
を１５０℃のリン酸で除去する。更に、シリコン膜には
ポリシリコン或いはアモルファスシリコンからなる膜を
使用することができる。ポリシリコン膜を使用する場
合、その形成は、常法例えば原料ガスとしてＳｉＨ4 を
用いるＣＶＤ法を用いて行うことができる。アモルファ
スシリコン膜を使用する場合、その形成は、常法例えば
原料ガスとしてＳｉＨ4 を用いるＣＶＤ法を用いて行う
ことができる。
形成された酸化膜をフッ酸等で除去し、それから窒化膜
を１５０℃のリン酸で除去する。更に、シリコン膜には
ポリシリコン或いはアモルファスシリコンからなる膜を
使用することができる。ポリシリコン膜を使用する場
合、その形成は、常法例えば原料ガスとしてＳｉＨ4 を
用いるＣＶＤ法を用いて行うことができる。アモルファ
スシリコン膜を使用する場合、その形成は、常法例えば
原料ガスとしてＳｉＨ4 を用いるＣＶＤ法を用いて行う
ことができる。
【００１８】次に、ロコス膜の端部（図１の６参照）に
のみシリコン膜が残存するように、異方性エッチング処
理に付される。異方性エッチングは、シリコン膜のみを
除去しうるエッチング法、例えば、プラズマエッチン
グ、反応性イオンエッチング（ＲＩＥ）、ＥＣＲプラズ
マエッチング、スパッタリング等がある。この内、ＥＣ
Ｒプラズマエッチング法を使用する場合には、高周波電
力１０〜５０Ｗ、ガス圧５００〜８００ｍＰａ、基板温
度−１０〜３０℃で行うことができる。なお、残存する
シリコン膜の膜厚は、５０〜１００Å、好ましくは７０
〜８０Åである。
のみシリコン膜が残存するように、異方性エッチング処
理に付される。異方性エッチングは、シリコン膜のみを
除去しうるエッチング法、例えば、プラズマエッチン
グ、反応性イオンエッチング（ＲＩＥ）、ＥＣＲプラズ
マエッチング、スパッタリング等がある。この内、ＥＣ
Ｒプラズマエッチング法を使用する場合には、高周波電
力１０〜５０Ｗ、ガス圧５００〜８００ｍＰａ、基板温
度−１０〜３０℃で行うことができる。なお、残存する
シリコン膜の膜厚は、５０〜１００Å、好ましくは７０
〜８０Åである。
【００１９】次いで、８００〜９００℃で酸化すること
により、ロコス膜の端部に残ったポリシリコン膜を酸化
する。この酸化により、シリコン膜は膜厚１００〜２０
０Å、好ましくは１４０〜１６０Åとなり、後に形成さ
れるゲート酸化膜の膜厚よりも厚く形成される。更に、
フッ酸、バッファードフッ酸（ＢＨＦ）等のエッチャン
トを使用して、活性領域上に最初に形成された酸化膜を
除去し、活性領域のシリコン基板を露出させる。このと
き、上記シリコン膜を酸化して形成した酸化膜も同時に
エッチングされ、５０〜１５０Åの膜厚となる。
により、ロコス膜の端部に残ったポリシリコン膜を酸化
する。この酸化により、シリコン膜は膜厚１００〜２０
０Å、好ましくは１４０〜１６０Åとなり、後に形成さ
れるゲート酸化膜の膜厚よりも厚く形成される。更に、
フッ酸、バッファードフッ酸（ＢＨＦ）等のエッチャン
トを使用して、活性領域上に最初に形成された酸化膜を
除去し、活性領域のシリコン基板を露出させる。このと
き、上記シリコン膜を酸化して形成した酸化膜も同時に
エッチングされ、５０〜１５０Åの膜厚となる。
【００２０】続いて、活性領域に膜厚８０〜１５０Åの
ゲ−ト酸化膜を形成する。形成方法は、特に限定されて
いないが、８００〜９５０℃の熱酸化が好ましい。この
ゲ−ト酸化膜の形成において、通常、端部で薄膜化現象
が顕著となる膜厚１００Å以下のゲ−ト酸化膜であって
も、予め薄膜化現象が予想される端部に酸化膜を形成し
ているので、後に形成されるゲ−ト電極とチャネル領域
が導通しまうことはない。
ゲ−ト酸化膜を形成する。形成方法は、特に限定されて
いないが、８００〜９５０℃の熱酸化が好ましい。この
ゲ−ト酸化膜の形成において、通常、端部で薄膜化現象
が顕著となる膜厚１００Å以下のゲ−ト酸化膜であって
も、予め薄膜化現象が予想される端部に酸化膜を形成し
ているので、後に形成されるゲ−ト電極とチャネル領域
が導通しまうことはない。
【００２１】更に、ゲ−ト酸化膜上に、ポリシリコン、
ＷＳｉ等からなるゲ−ト電極を膜厚１０００〜４０００
Åで形成する。この後、公知の工程を経ることにより半
導体装置が製造できる。次に、別の観点から見たこの発
明の第２の半導体装置の製造方法を以下に説明する。
ＷＳｉ等からなるゲ−ト電極を膜厚１０００〜４０００
Åで形成する。この後、公知の工程を経ることにより半
導体装置が製造できる。次に、別の観点から見たこの発
明の第２の半導体装置の製造方法を以下に説明する。
【００２２】この方法は、上記第１の方法で説明したロ
コス膜の形成後に形成するシリコン膜を、ロコス膜の形
成前に堆積させた点を特徴としている。即ち、シリコン
基板上に酸化膜、シリコン膜及び窒化膜をこの順で堆積
させ、窒化膜上に、フォトレジストを塗布し、露光する
ことにより素子分離形成領域に開口を形成する。シリコ
ン膜は、膜厚５００〜１５００Åで形成することが好ま
しい。なお、酸化膜、シリコン膜及び窒化膜の形成方
法、シリコン膜の種類は、上記第１の方法と同様であ
る。
コス膜の形成後に形成するシリコン膜を、ロコス膜の形
成前に堆積させた点を特徴としている。即ち、シリコン
基板上に酸化膜、シリコン膜及び窒化膜をこの順で堆積
させ、窒化膜上に、フォトレジストを塗布し、露光する
ことにより素子分離形成領域に開口を形成する。シリコ
ン膜は、膜厚５００〜１５００Åで形成することが好ま
しい。なお、酸化膜、シリコン膜及び窒化膜の形成方
法、シリコン膜の種類は、上記第１の方法と同様であ
る。
【００２３】次に、常法のフォトリソグラフィ法を用い
てエッチングを行い窒化膜を除去し、シリコン膜を露出
させる。エッチング方法としては、異方性エッチングが
好ましく、例えば、プラズマエッチング、反応性イオン
エッチング（ＲＩＥ）、ＥＣＲプラズマエッチング、ス
パッタリング等が挙げられる。次いで、フォトレジスト
を除去した後に、窒化膜を酸化防止用マスクとして、９
００〜１１００℃、１５〜３００分間の熱酸化により、
素子分離形成領域に存在するシリコン膜及び基板が酸化
され、ロコス膜が膜厚３０００〜８０００Åで形成され
る。この際、窒化膜下のシリコン膜の側壁部まで酸化さ
れることになる。
てエッチングを行い窒化膜を除去し、シリコン膜を露出
させる。エッチング方法としては、異方性エッチングが
好ましく、例えば、プラズマエッチング、反応性イオン
エッチング（ＲＩＥ）、ＥＣＲプラズマエッチング、ス
パッタリング等が挙げられる。次いで、フォトレジスト
を除去した後に、窒化膜を酸化防止用マスクとして、９
００〜１１００℃、１５〜３００分間の熱酸化により、
素子分離形成領域に存在するシリコン膜及び基板が酸化
され、ロコス膜が膜厚３０００〜８０００Åで形成され
る。この際、窒化膜下のシリコン膜の側壁部まで酸化さ
れることになる。
【００２４】更に、第１の方法と同様にして窒化膜を除
去し、シリコン膜を異方性エッチングにより除去する。
このとき、ロコス膜の端部（図２の１６参照）の活性領
域上に膜厚５０〜１００Å、好ましくは７０〜８０Åの
シリコン膜が残ることとなる。この後、活性領域上の酸
化膜をフッ酸、ＢＨＦ等のエッチャントを使用して除去
し、シリコン基板を露出させる。このエッチングによっ
て、ロコス膜端部のポリシリコン膜の膜厚は、ほとんど
変化しない。
去し、シリコン膜を異方性エッチングにより除去する。
このとき、ロコス膜の端部（図２の１６参照）の活性領
域上に膜厚５０〜１００Å、好ましくは７０〜８０Åの
シリコン膜が残ることとなる。この後、活性領域上の酸
化膜をフッ酸、ＢＨＦ等のエッチャントを使用して除去
し、シリコン基板を露出させる。このエッチングによっ
て、ロコス膜端部のポリシリコン膜の膜厚は、ほとんど
変化しない。
【００２５】更に、８００〜９５０℃で熱酸化を行い、
膜厚８０〜１５０Åのゲ−ト酸化膜を形成する。このゲ
−ト酸化膜の形成と同時にロコス膜の端部のシリコン膜
が酸化され、膜厚１４０〜１６０Åの酸化膜が形成され
ることとなる。続いて第１の方法と同様にゲ−ト電極を
形成し、公知の工程を経ることにより半導体装置を製造
できることとなる。
膜厚８０〜１５０Åのゲ−ト酸化膜を形成する。このゲ
−ト酸化膜の形成と同時にロコス膜の端部のシリコン膜
が酸化され、膜厚１４０〜１６０Åの酸化膜が形成され
ることとなる。続いて第１の方法と同様にゲ−ト電極を
形成し、公知の工程を経ることにより半導体装置を製造
できることとなる。
【００２６】
【作用】この発明の第１及び第２の半導体装置の製造方
法によれば、ロコス膜端部のゲ−ト酸化膜を、該端部以
外の部分のゲ−ト膜厚に比べて厚くすることができ、ゲ
−ト酸化膜が局所的にうすくなることによりゲ−ト酸化
膜の絶縁破壊耐圧不良が低減されることとなる。
法によれば、ロコス膜端部のゲ−ト酸化膜を、該端部以
外の部分のゲ−ト膜厚に比べて厚くすることができ、ゲ
−ト酸化膜が局所的にうすくなることによりゲ−ト酸化
膜の絶縁破壊耐圧不良が低減されることとなる。
【００２７】
【実施例】以下、図１及び図２を参照してこの発明を説
明するが、これに限定されるものではない。 実施例１ 図１はこの発明の第１の半導体装置の製造方法の概略工
程図である。
明するが、これに限定されるものではない。 実施例１ 図１はこの発明の第１の半導体装置の製造方法の概略工
程図である。
【００２８】まず、シリコン基板１上に、９００℃の酸
化処理により膜厚２００Åの酸化膜２を形成した。次い
で、酸化膜２の上に低圧ＣＶＤ法により膜厚１２００Å
の窒化膜３を形成した。なお、低圧ＣＶＤ法は、原料ガ
スとして、ＳｉＨ2 Ｃｌ2 −ＮＨ3 ガスを使用し、圧力
２７Ｐａで、温度８５０℃で行った。次に、窒化膜３上
にフォトレジスト（図示せず）を塗布し、マスクを介し
て露光することによって、素子分離形成領域のみを開口
した。更に、フォトレジストをマスクとして窒化膜３を
ドライエッチングで除去した後、フォトレジストを溶解
して除去し、その後フッ酸により酸化膜２を除去した
（図１（ａ）参照）。
化処理により膜厚２００Åの酸化膜２を形成した。次い
で、酸化膜２の上に低圧ＣＶＤ法により膜厚１２００Å
の窒化膜３を形成した。なお、低圧ＣＶＤ法は、原料ガ
スとして、ＳｉＨ2 Ｃｌ2 −ＮＨ3 ガスを使用し、圧力
２７Ｐａで、温度８５０℃で行った。次に、窒化膜３上
にフォトレジスト（図示せず）を塗布し、マスクを介し
て露光することによって、素子分離形成領域のみを開口
した。更に、フォトレジストをマスクとして窒化膜３を
ドライエッチングで除去した後、フォトレジストを溶解
して除去し、その後フッ酸により酸化膜２を除去した
（図１（ａ）参照）。
【００２９】次に、ロコス酸化により膜厚６０００Åの
ロコス膜４を形成した。この酸化では、活性領域は、窒
化膜３で覆われているので基板表面は酸化されない。但
し、その端部では窒化膜３とシリコン基板１の界面から
酸素が入り込み、いわゆるバ−ズビ−クが形成されるこ
ととなる（図１（ｂ）参照）。尚、ロコス酸化は、温度
１０５０℃で、Ｈ2 Ｏ雰囲気下で、１００分間行った。
ロコス膜４を形成した。この酸化では、活性領域は、窒
化膜３で覆われているので基板表面は酸化されない。但
し、その端部では窒化膜３とシリコン基板１の界面から
酸素が入り込み、いわゆるバ−ズビ−クが形成されるこ
ととなる（図１（ｂ）参照）。尚、ロコス酸化は、温度
１０５０℃で、Ｈ2 Ｏ雰囲気下で、１００分間行った。
【００３０】次に、ロコス酸化により形成された窒化膜
３上の酸化膜（図示せず）をフッ酸により除去し、続け
て、窒化膜３を１５０℃のリン酸により除去した。更
に、ポリシリコン膜５をＣＶＤ法により膜厚８００Åで
堆積した（図１（ｃ）参照）。ポリシリコン膜５の形成
条件は、圧力を５０Ｐａ、温度を６２０℃とし、原料ガ
スとしてＳｉＨ4 ガスを使用した。
３上の酸化膜（図示せず）をフッ酸により除去し、続け
て、窒化膜３を１５０℃のリン酸により除去した。更
に、ポリシリコン膜５をＣＶＤ法により膜厚８００Åで
堆積した（図１（ｃ）参照）。ポリシリコン膜５の形成
条件は、圧力を５０Ｐａ、温度を６２０℃とし、原料ガ
スとしてＳｉＨ4 ガスを使用した。
【００３１】次いで、異方性ドライエッチングにより、
ポリシリコン膜５をエッチバックし、ロコス膜４の端部
に膜厚８０Åのポリシリコン膜を残した。なお、異方性
エッチングには、ＥＣＲプラズマ法を使用し、その条件
は、塩素系ガスを使用して、高周波電力２０Ｗ、ガス圧
６００ｍＰａとした。続いて、８５０℃で酸化すること
により、ロコス膜４の端部に残ったポリシリコン膜を完
全に酸化することにより該端部に膜厚１６０Åの酸化膜
６を形成した（図１（ｄ）参照）。
ポリシリコン膜５をエッチバックし、ロコス膜４の端部
に膜厚８０Åのポリシリコン膜を残した。なお、異方性
エッチングには、ＥＣＲプラズマ法を使用し、その条件
は、塩素系ガスを使用して、高周波電力２０Ｗ、ガス圧
６００ｍＰａとした。続いて、８５０℃で酸化すること
により、ロコス膜４の端部に残ったポリシリコン膜を完
全に酸化することにより該端部に膜厚１６０Åの酸化膜
６を形成した（図１（ｄ）参照）。
【００３２】次に、活性領域上の酸化膜２をフッ酸を使
用して除去した。この酸化膜２の除去において、ロコス
膜４の端部には、酸化膜６が、余分についているために
１２０Åの酸化膜が残ることとなる。そのため局所的に
薄くなる端部に予め酸化膜をつけておくことが可能とな
る。その後、膜厚８０Åのゲ−ト酸化膜１０を９００℃
で形成し、更に、ポリシリコンからなる膜厚１０００Å
のゲ−ト電極をＳｉＨ 4 ガスを原料として、ＣＶＤ法に
より形成した（図１（ｅ）参照）。
用して除去した。この酸化膜２の除去において、ロコス
膜４の端部には、酸化膜６が、余分についているために
１２０Åの酸化膜が残ることとなる。そのため局所的に
薄くなる端部に予め酸化膜をつけておくことが可能とな
る。その後、膜厚８０Åのゲ−ト酸化膜１０を９００℃
で形成し、更に、ポリシリコンからなる膜厚１０００Å
のゲ−ト電極をＳｉＨ 4 ガスを原料として、ＣＶＤ法に
より形成した（図１（ｅ）参照）。
【００３３】以上、この実施例によれば、ゲ−ト酸化膜
１０形成時には、素子分離領域と活性領域の境界部はす
でにゲ−ト酸化膜１０以上の膜厚がついているので、素
子分離領域の境界におけるゲ−ト酸化膜１０の膜厚の薄
膜化を完全に防ぐことができた。 実施例２ ポリシリコン膜をアモルファスシリコン膜に変えたこと
以外は実施例１と同様にして半導体装置を形成した。な
お、アモルファスシリコン膜の形成は、ＣＶＤ法で行
い、原料ガスとしてＳｉＨ4 を使用し、基板温度５００
℃、圧力２０Ｐａとした。
１０形成時には、素子分離領域と活性領域の境界部はす
でにゲ−ト酸化膜１０以上の膜厚がついているので、素
子分離領域の境界におけるゲ−ト酸化膜１０の膜厚の薄
膜化を完全に防ぐことができた。 実施例２ ポリシリコン膜をアモルファスシリコン膜に変えたこと
以外は実施例１と同様にして半導体装置を形成した。な
お、アモルファスシリコン膜の形成は、ＣＶＤ法で行
い、原料ガスとしてＳｉＨ4 を使用し、基板温度５００
℃、圧力２０Ｐａとした。
【００３４】この実施例によれば、実施例１と同様、素
子分離領域の境界におけるゲ−ト酸化膜の膜厚の薄膜化
を完全に防ぐことができた。 実施例３ 図２は、この発明の第２の半導体装置の製造方法の概略
工程図である。まず、シリコン基板１１上に、９００℃
の酸化処理により膜厚２００Åの酸化膜１２を形成し
た。次に、低圧ＣＶＤ法により、ポリシリコン膜１３を
膜厚５００Åで酸化膜１２の上に形成した。ポリシリコ
ン膜１３の形成条件は、圧力を５０Ｐａ、温度を６２０
℃とし、原料ガスとしてＳｉＨ4 ガスを使用した。次い
で、窒化膜１４を膜厚１２００Åで、ポリシリコン膜１
３の上にＣＶＤ法により形成した。窒化膜１４の形成条
件は、圧力を２７Ｐａ、温度を８５０℃とし、原料ガス
としてＳｉＨ2 Ｃｌ2 −ＮＨ3 からなるガスを使用し
た。更に、窒化膜１４の上にフォトレジスト層１８を塗
布により形成し、素子分離領域１５を形成する予定領域
を露光することによりパターニングし、フォトレジスト
層１８に開口部を形成した。次に、フォトレジスト層１
８をマスクとして異方性エッチングを行い、ポリシリコ
ン膜１３を露出させた（図２（ａ）参照）。なお、異方
性エッチングには、ＲＩＥエッチング法を使用し、その
条件は、ＣＦ4 、ＣＨＦ3 及びＡｒからなる混合ガスを
混合比１：１：２で使用して、高周波電力７５０Ｗ、ガ
ス圧２７Ｐａとした。
子分離領域の境界におけるゲ−ト酸化膜の膜厚の薄膜化
を完全に防ぐことができた。 実施例３ 図２は、この発明の第２の半導体装置の製造方法の概略
工程図である。まず、シリコン基板１１上に、９００℃
の酸化処理により膜厚２００Åの酸化膜１２を形成し
た。次に、低圧ＣＶＤ法により、ポリシリコン膜１３を
膜厚５００Åで酸化膜１２の上に形成した。ポリシリコ
ン膜１３の形成条件は、圧力を５０Ｐａ、温度を６２０
℃とし、原料ガスとしてＳｉＨ4 ガスを使用した。次い
で、窒化膜１４を膜厚１２００Åで、ポリシリコン膜１
３の上にＣＶＤ法により形成した。窒化膜１４の形成条
件は、圧力を２７Ｐａ、温度を８５０℃とし、原料ガス
としてＳｉＨ2 Ｃｌ2 −ＮＨ3 からなるガスを使用し
た。更に、窒化膜１４の上にフォトレジスト層１８を塗
布により形成し、素子分離領域１５を形成する予定領域
を露光することによりパターニングし、フォトレジスト
層１８に開口部を形成した。次に、フォトレジスト層１
８をマスクとして異方性エッチングを行い、ポリシリコ
ン膜１３を露出させた（図２（ａ）参照）。なお、異方
性エッチングには、ＲＩＥエッチング法を使用し、その
条件は、ＣＦ4 、ＣＨＦ3 及びＡｒからなる混合ガスを
混合比１：１：２で使用して、高周波電力７５０Ｗ、ガ
ス圧２７Ｐａとした。
【００３５】続いて、ロコス酸化によりロコス膜１９を
形成した（図２（ｂ）参照）。このロコス酸化は、温度
１０５０℃、Ｈ2 Ｏ雰囲気下で、６０分間かけて行っ
た。この後、窒化膜１４を１５０℃で熱したリン酸を使
用して除去した。次いで、異方性エッチングにより、ポ
リシリコン膜１３をエッチングし、ロコス膜１９の端部
に、ポリシリコンからなるサイドウォ−ル１６を形成し
た（図２（ｃ）参照）。異方性エッチングには、ＲＩＥ
法を使用し、その条件は、塩素系ガスを使用して、高周
波電力７００Ｗ、ガス圧６．７Ｐａとした。次に、フッ
酸を使用して酸化膜１２を除去し、９００℃、１２分
間、ＨＣｌガスを使用して熱酸化を行い、膜厚１００Å
のゲ−ト酸化膜１７を形成した。このとき同時に、ロコ
ス膜１９のポリシリコンからなるサイドウォ−ル１６も
酸化され、ロコス膜１９の端に膜厚２００Åの厚い酸化
膜が形成されることとなる（図２（ｄ））。
形成した（図２（ｂ）参照）。このロコス酸化は、温度
１０５０℃、Ｈ2 Ｏ雰囲気下で、６０分間かけて行っ
た。この後、窒化膜１４を１５０℃で熱したリン酸を使
用して除去した。次いで、異方性エッチングにより、ポ
リシリコン膜１３をエッチングし、ロコス膜１９の端部
に、ポリシリコンからなるサイドウォ−ル１６を形成し
た（図２（ｃ）参照）。異方性エッチングには、ＲＩＥ
法を使用し、その条件は、塩素系ガスを使用して、高周
波電力７００Ｗ、ガス圧６．７Ｐａとした。次に、フッ
酸を使用して酸化膜１２を除去し、９００℃、１２分
間、ＨＣｌガスを使用して熱酸化を行い、膜厚１００Å
のゲ−ト酸化膜１７を形成した。このとき同時に、ロコ
ス膜１９のポリシリコンからなるサイドウォ−ル１６も
酸化され、ロコス膜１９の端に膜厚２００Åの厚い酸化
膜が形成されることとなる（図２（ｄ））。
【００３６】この後、既知のトランジスタ製造工程に従
ってトランジスタを製造することにより、高信頼性の従
来より薄いゲ−ト酸化膜をもつＭＯＳトランジスタを製
造することができた。 実施例４ ポリシリコン膜をアモルファスシリコン膜に変えたこと
以外は実施例３と同様にして半導体装置を形成した。な
お、アモルファスシリコン膜の形成は、ＣＶＤ法で行
い、原料ガスとしてＳｉＨ4 を使用し、基板温度５００
℃、圧力２０Ｐａとした。
ってトランジスタを製造することにより、高信頼性の従
来より薄いゲ−ト酸化膜をもつＭＯＳトランジスタを製
造することができた。 実施例４ ポリシリコン膜をアモルファスシリコン膜に変えたこと
以外は実施例３と同様にして半導体装置を形成した。な
お、アモルファスシリコン膜の形成は、ＣＶＤ法で行
い、原料ガスとしてＳｉＨ4 を使用し、基板温度５００
℃、圧力２０Ｐａとした。
【００３７】この実施例によれば、実施例３と同様、素
子分離領域の境界におけるゲ−ト酸化膜の膜厚の薄膜化
を完全に防ぐことができた。
子分離領域の境界におけるゲ−ト酸化膜の膜厚の薄膜化
を完全に防ぐことができた。
【００３８】
【発明の効果】この発明によれば、従来技術に対し簡便
なしかも工程数の増加の少ないプロセスで、素子分離領
域とゲ−ト酸化膜の境界部分の酸化膜をゲ−ト酸化膜以
上に厚くでき、ゲ−ト酸化膜の絶縁破壊耐圧不良の低減
を行うことができる。このことにより、ゲ−ト酸化膜厚
の薄膜化をおこなうことが可能となり、集積回路の量産
時のコストを増加させることなく、歩留りを向上させる
ことができる。
なしかも工程数の増加の少ないプロセスで、素子分離領
域とゲ−ト酸化膜の境界部分の酸化膜をゲ−ト酸化膜以
上に厚くでき、ゲ−ト酸化膜の絶縁破壊耐圧不良の低減
を行うことができる。このことにより、ゲ−ト酸化膜厚
の薄膜化をおこなうことが可能となり、集積回路の量産
時のコストを増加させることなく、歩留りを向上させる
ことができる。
【図１】この発明の第１の半導体装置の製造方法の概略
工程図である。
工程図である。
【図２】この発明の第２の半導体装置の製造方法の概略
工程図である。
工程図である。
【図３】従来の半導体装置の製造方法の概略工程図であ
る。
る。
【図４】従来の半導体装置の製造方法の概略工程図であ
る。
る。
１ シリコン基板 ２ 酸化膜 ３ 窒化膜 ４ ロコス膜 ５ シリコン膜 ６ 酸化膜 ７ ゲ−ト電極 １０ ゲ−ト酸化膜 １１ シリコン基板 １２ 酸化膜 １３ シリコン膜 １４ 窒化膜 １５ 素子分離形成領域 １６ サイドウォ−ル １７ ゲ−ト酸化膜 １８ フォトレジスト １９ ロコス膜
Claims (4)
- 【請求項１】 シリコン基板上に、酸化膜及び窒化膜を
この順で形成する工程と、素子分離形成領域の窒化膜を
除去する工程と、酸化処理により素子分離形成領域にロ
コス膜を形成する工程と、残存する窒化膜を除去した後
に前記基板上にシリコン膜を形成する工程と、該シリコ
ン膜に対して異方性エッチングを行ってロコス膜の端部
にのみシリコン膜を残存させる工程、次いで残存するシ
リコン膜を酸化する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 残存するシリコン膜を酸化して形成され
る酸化膜が、後に形成されるゲート酸化膜の膜厚より大
きい膜厚を有することからなる請求項１記載の製造方
法。 - 【請求項３】 シリコン基板上に、酸化膜、シリコン膜
及び窒化膜をこの順で形成する工程と、素子分離形成領
域の窒化膜を除去する工程と、酸化処理により素子分離
形成領域にロコス膜を形成する工程と、前記窒化膜を除
去した後に異方性エッチングを行ってロコス膜の端部に
のみシリコン膜を残存させる工程、次いで残存するシリ
コン膜を酸化する工程を含むことを特徴とする半導体装
置の製造方法。 - 【請求項４】 残存するシリコン膜を酸化して形成され
る酸化膜が、後に形成されるゲート酸化膜の膜厚より大
きい膜厚を有することからなる請求項３記載の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5624694A JPH07263433A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5624694A JPH07263433A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263433A true JPH07263433A (ja) | 1995-10-13 |
Family
ID=13021743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5624694A Pending JPH07263433A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324339B1 (ko) * | 2000-02-29 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
-
1994
- 1994-03-25 JP JP5624694A patent/JPH07263433A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324339B1 (ko) * | 2000-02-29 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
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