DE2510593B2

DE2510593B2 - Integrierte Halbleiter-Schaltungsanordnung

Info

Publication number: DE2510593B2
Application number: DE2510593A
Authority: DE
Inventors: Dr.rer.nat. Helmuth 8012 Ottobrunn Murrmann; Ronald 8021 Taufkirchen Rathbone; Ulrich Dr.phil. 8000 München Schwabe
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-03-11
Filing date: 1975-03-11
Publication date: 1981-07-16
Also published as: FR2304178A1; CA1055619A; IT1056855B; JPS5526620B2; JPS51113475A; US4323913A; GB1514624A; DE2510593A1; FR2304178B1; DE2510593C3

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiter-Schaltungsanordnung mit einem Substrat des einen Leitungstyps und einer auf dem Substrat vorgesehenen epitaktischen Schicht des anderen Leitungstyps, in der Halbleiterschaltungselemente wie beispielsweise Transistoren ausgebildet sind, mit für die Halbleiterschaltungselemente vorgesehenen Isolationswannen, welche zwischen Substrat und epitaktischer Schicht durch einen pn-übergang begrenzt sind und senkrecht zu der Grenzfläche durch sich durch die epitaktische Schicht bis zum Substrat erstreckende Oxidwände voneinander isoliert sind, und mit die Isolationswannen umgebenden, an die isolierenden Oxidwände angrenzenden Zonen des einen Leitungstyps, welche sich von der Oberfläche durch die epitaktische Schicht hindurch bis zum Substrat erstrekken.

Bei bipolaren integrierten Schaltungen werden üblicherweise die Funktionselemente durch eine eigene Isolations-Diffusion elektrisch voneinander isoliert

Eine derartige integrierte Schaltung kann beispielsweise so ausgebildet sein, daß auf ein p-dotiertcs Substrat eine η-Epitaxieschicht abgeschieden wird, :· deren Oberfläche anschließend in eine Oxidschicht umgewandelt wird. In diese Oxidschicht werden mittels üblicher fotolithographischer Methoden rahmenförmige Strukturen geätzt, durch die eine ρ+-Diffusion (p⁺ bezeichnet eine große Dotierungskonzentration) so tief eindiffundiert wird, bis sich die Diffusionsfront mit der p-Dotierung des Substrats überlappt Auf diese Weise erhält man η-Wannen, die vollständig von einem pn-übergang umschlossen sind. Bei Anschluß des p-Substrats bzw. der p+-Isolationsrahmen an das

π negativste Potential sind alle Isolations-pn-Übergänge in Sperrichtung gepolt

Mit der Diffusion in die Tiefe ist zwangläufig auch eine seitliche Diffusion unter die Oxidmaske verbunden, so daß die nachfolgend diffundierten Bereiche der Funktionselemente — z. B. die p-Basiszonen von npn-Transistoren — immer ausreichenden Abstand zur Isolationszone besitzen müssen. Dieser Sicherheitsabstand ist durch die Diffusionstiefen, Justiertoleranzen und Raurnladungszonen bestimmt. Daher hängt der Flächenbedarf, beispielsweise eines Transistors, wesentlich von der für die Isolation benötigten Fläche ab.

Um diesen Nachteil zu vermeiden, ist die sogenannte Isoplanartechnik bekanntgeworden. Dabei wird auf die Oberfläche der Epitaxieschicht eine dünne Siliciumnii(i tridscliicht aufgebracht und mittels bekannter Verfahren strukturgeätzt. Die verbleibenden Nitridstrukturen dienen als Maske zur Ätzung rahmenförmiger Bereiche in die Epitaxieschicht mit einer Ätztiefe von etwa der halben Dicke der Epitaxieschicht. Bei einem nachfolgenden Oxydationsprozeß wird das freiliegende Silicium in den Ätzgräben lokal in Siliciumdioxid umgewandelt, wobei die Bereiche unter der Nitridschicht durch die gegenüber Sauerstoff maskierende Wirkung des Nitrids unverändert bleiben. Die Oxydation wird so lange fortgesetzt, bis die Oxidgrenze den pn-übergang zwischen Epitaxieschicht und Substrat überschritten hat. Damit verbleiben unter dem Nitrid Inseln, die zum Substrat hin durch einen pn-übergang isoliert sind und mit deren seitlichen Begrenzung Oxidrahmen bilden.

4^r) Eine derartige Isolationstechnik bietet die folgenden Vorteile:

al) Die lateralen Dimensionen der Siliciumdioxid-Isolationsrahmen sind vergleichbar oder kleiner als die entsprechenden Breiten von diffundierten p-Rah-

men bei der Diffusions-Isolationstechnik;
bl) Die Sicherheitsabstände zwischen den Diffusionen

(z. B. Basis und Kollektor eines Transistors) können theoretisch entfallen, d. h. die Diffusionen können bis an die Oxidgrenzen herangezogen werden.

Justiertoleranzen spielen in diesem Fall keine

Rolle;
el) Die Seitenwandkapazitäten der Wannen werden beträchtlich herabgesetzt;
dl) Fotolack-oder Maskenfehler, die auf die Oxid-Isolationsbereiche fallen, sind durch die große Oxiddicke unwirksam.

Diesen Vorteilen steht eine Reihe von gewichtigen Nachteilen bzw. Problemen gegenüber:

a2) Die Oxydation ist auf eine Technologie mit geringer Epitaxiedicke begrenzt, da sonst die

erforderlichen Oxiddicken bzw. die zu ihrer Erzeugung erforderlichen Zeiten untragbar groß werden;

b2) während der Oxydation diffundieren üblicherweise vor der Epitaxie eindiffundierte buried layer-Bereiche in die Epitaxieschicht aus und setzen dementsprechend eine untere Grenze für die Epitaxiedikke;

c2) an der Grenze Silicium/Siliciumdioxid entstehen an der Oberfläche Rundwülste, deren Höhe und Form i» stark von der Oxiddicke und dem Profil der Grabenätzung abhängt Die Topologie dieser »planen« Oberfläche stellt für der. Verlauf von Leiterbahnen und generell für die Fotolackschichten beim Planarprozeß ein Problem dar; ι ■>

d2) unter dem Oxid der Isolationsbereiche bilden sich bei den üblicherweise verwendeten Dotierungen des Substratmaterials Inversionsschichten aus, welche die Isolation zwischen einzelnen Wannen durch Channelbildung unvollständig ,/lachen. Die- :o sem Effekt kann zwar durch Anhebung der Substratdotierung begegnet werden, was seinerseits jedoch die Bodenkapazität der Wannen wieder anhebt

Aus der DE-OS 22 15 351 ist eine integrierte Halbleiter-Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1 bekannt Bei dieser Anordnung sind zur Vermeidung des vorstehend unter d2) genannten Nachteils die Oxid-Isoiationsbereiche durch to dotierte Zonen mit dem Leitungstyp des Substrats umgeben, welche als sogenannte Channel-Stopper wirken und damit die durch Channelbildung hervorgerufene Isolationsbeeinträchtigung unterbinden.

Der vorliegenden Erfindung liegt die Aufgabe i> zugrunde, bei einer integrierten Halbleiter-Schaltungsanordnung der eingangs genannten Art eine den Raumbeda.'. reduzierende und Prozeßschritte einsparende Möglichkeit zur Realisierung von Widerständen zu schaffen. 4<i

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die an die isolierenden Oxidwände angrenzenden Zonen in der Schaltungsanordnung als ohmsche Widerstandselemente dienen.

Spezielle Ausgestaltungen der vorstehend definierten 4^r, Erfindung sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden an Hand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt

Fig. 1 einen schematischen Ausschnitt einer inte- w grierten Halbleiter-Schaltungsanordnung nach Ätzung der Gräben und Eindiffundieren von Zonen, welche die nachfolgend herzustellenden Isolations-Oxidwände umgeben,

Fig. 2 eine der Fig. 1 entsprechende Anordnung nach Herstellung der Oxidwände,

F i g. 3 einen Ausschnitt einer integrierten Halbleiter-Schaltungsanordnung in Draufsicht mit einer an Isolationswände angrenzenden Zone zur Verwendung als ohmscher Widerstand, F i g. 4 einen Schnitt in der Ebene IV-IV in Fig. 3,

Fig. 5 eine weitere Ausführungsform einer als ohmscher Widerstand verwendbaren, an Oxydationswände angrenzenden Zone,

F i g. 6 einen Schnitt in der Ebene Vl-Vl in Fig. 5,

F i g. 7 ein Teilschaltbild einer Transistorstufe, welche beispielsweise als Eingangsstufe eines ECL-Gatters verwendbar ist,

F i g. 8 eine Ausführung der Teilschaltung nach F i g. 7 als integrierte Schaltung in Draufsicht,

F i g. 9 einen Schnitt in der Ebene IX-IX in Fi g. 8,

Fig. 10 ein TeilschaJtbild einer Transistorstufe, welche beispielsweise in einer monolithischen Speicherzelle verwendbar ist,

Fig. 11 eine Ausbildung der Teilschaltung nach F i g. 10 als integrierte Schaltung in Draufsicht, und

F i g. 12 einen Schnitt in der Ebene XW-XII in Fi g. 11.

Gemäß Fig. 1 sind in einem p-Substrat 1 zwei hochdotierte η+-buried layer-Zonen 2 und darauf eine n-Epitaxieschicht 3 vorgesehen. In diese Struktur sind Gräben 5 geätzt welche zur Ausbildung von Isolations-Oxidwänden dienen sollen. Auf stehengebliebenen Inseln 6 der epitaktischen Schicht 3 befinden sich Siliciumnitridschichten 4 (Si₃N₄), welche die stehengebliebenen Inseln 6 gegen den Ätzangriff zur Ätzung der Gräben 5 geschützt haben.

Nach Herstellung der Gräben wird nun in die verbleibende Struktur der epitaktischen Schicht 3 eine p-Zone 7 eindiffundiert. Da diese Zonen 7 bei nachfolgenden Temperaturbehandlungen mit ihren Diffusionsfronten noch weiterlaufen, ist ihre Begrenzung in F i g. 1 lediglich gestrichelt dargestellt

F i g. 2 zeigt nun die Anordnung nach F i g. 1 nach Herstellung von Isolationswänden 8 aus Siliciumdioxid (S1O2). Aus F i g. 2 ist ersichtlich, daß die Zonen 7 durch die Temperaturbehandlung zur Herstellung der Isolations-Oxidwände 8 bis in das Substrat 1 ausdiffundieren und daß auch die buried layer-Zonen 2 bei der Temperaturbehandlung mit ihren Diffusionsfronten weitergelaufen sind, so daß sie tiefer in das Substrat 1 und in die Inseln 6 eingreifen.

Aus F i g. 2 ist weiterhin ersichtlich, daß die p-Zonen 7 die Oxidisolationswände 8 umgeben, wodurch sich unter dem Isolationsoxid keine Inversionsschichten mehr bilden können, welche zu einer Channelbildung und damit zu einer mangelnden Isolation der einzelnen Inseln bzw. Isolationswannen 6 führen.

Es sei hier bemerkt, daß die Darstellungen nach F i g. 1 und 2 lediglich schematischer Natur sind, um das erfindungsgemäße Prinzip zu erläutern. Die tatsächliche Form von Diffusionsfronten und auch der Ätzgräben ist in der Halbleitertechnik an sich bekannt so daß auf eine genaue Darstellung hier verzichtet werden kann. Dies gilt auch für die im folgenden noch zu beschreibenden Ausführungsbeispiele.

Die F i g. 3 und 4 zeigen nun eine Ausführungsform der Erfindung, bei der eine Zone nach Art der Zone 7 der F i g. 1 und 2 als ohmscher Widerstand Verwendung findet.

Bei dieser Ausführungsform ist eine n-leitende Isolationswanne allseitig durch Isolations-Oxidwände 14 und den pn-übergang zwischen einer buried layer-Zone 11 gegen ein p-leitendes Substrat 10 isoliert. Auch bei dieser Ausführungsform sind die Oxidisolationswände 14 von p-Zonen 13 umgeben. Aus F i g. 3 ist ersichtlich, daß die Zonen 13 über p+-Endhereiche 13' kontaktierbar sind, so daß sie als ohmscher Widerstand ausnützbar sind. Die Zone 13 mit ihren Endbereichen 13' umschließt die Isolationswanne 12 bei dieser Ausführungsform allseitig, wobei die buried layer-Zone Il allseitig über die Zone 13 und ihre Endbereiche 13' hinausreicht. Die Ausbildung eines ohmschen Widerstandes in dieser Weise bringt eine Reihe von Vorteilen mit sich:

Da die Widerstandszonen hochohmige p-Zonen sind, ist für eine eingestellte Dotierung ein höherer

Widerstandswert gegenüber η-Widerständen realisierbar, da die Löcherleitfähigkeit kleiner als die Elektronenleitfähigkeit ist. Weiterhin ist zur Herstellung des Widerstandes kein zusätzlicher Prozeßschritt erforderlich, da er sich gleichzeitig mit der Channel-Stopper-Diffusion ausbildet. Auf Grund der in den Fig. 3 und 4 dargestellten Struktur ist der Widerstand auch unabhängig von Maskentoleranzen, wobei auch sein Flächenbedarf relativ klein ist.

Bei der Ausführungsform nach den F i g. 3 und 4 ist der Widerstand über die Endbereiche 13' auf der dem Substrat 10 abgewandten Seite elektrisch zugänglich.

In Weiterbildungen der Erfindung kann jedoch auch ein Anschluß des Widerstandes über das Substrat erfolgen. Eine derartige Ausführungsform ist in den Fig. 5 und 6 dargestellt, in denen den Fig. 3 und 4 entsprechende Elemente mit gleichen Bezugszeichen versehen sind.

Bei dieser Ausführungsform umschließt die buried layer-Zone 11 die Widerstandszone 13 nicht vollständig, so daß diese Zone in ihrem in F i g. 5 oberen Endbereich direkt mit dem Substrat 10 elektrisch in Verbindung steht.

Die F i g. 7 bis 9 zeigen eine weitere Ausführungsform der. Erfindung, bei der ein Widerstand der oben beschriebenen Art in der Eingangsstrecke eines Transistors 71 liegt. Dieser Widerstand R₂^ liegt an der Basis des Transistors 71, welche einen Eingang E der Stufe bildet, sowie an einer Klemme 20, welche in der integrierten Ausführung nach den F i g. 8 und 9 durch das Substrat gebildet ist. Ein im Emitterzweig des Transistors 71 liegender (nicht näher bezeichneter) Widerstand ist bei der integrierten Ausführung nach F i g. 8 und 9 nicht mit integriert.

Die integrierte Struktur nach Fig. 8 und 9 umfaßt wiederum ein Substrat 20, eine buried layer-Zone 21 sowie eine durch Oxidisolationswände 26 sowie eine p-Zone 25 isolierte Isolationswanne 24. In dieser Isolationswanne ist der Transistor 71 durch einen Bereich der Isolationswanne 24 als Kollektor, eine p-Zone als Basis mit einer Basiskontaktzone 23' und einer η + -Zone 22 als Emitter ausgebildet. Eine η + -Zone 24' dient als Kollektoranschlußzone.

Entsprechend der Ausführungsform nach F i g. 5 und 6 bildet die ρ - -Zone den Widerstand /?25, der einerseits mit der Basiszone 23 und andererseits mit dem Substrat 20 verbunden ist.

Die Fig. 10 bis 12 zeigen eine weitere Ausführungsform einer Transistorstufe, welche sich als Mehremitterstufe in einer monolithischen Speicherzelle verwenden läßt. Eine derartige Speicherzelle ist beispielsweise in der DE-OS 17 74 929 vollständig beschrieben.

Die Transistorsiufe enthält einen Mehremittertransistor T₂ mit einer Reihenschaltung aus einem Widerstand /?3i und einer Diode D31 im Kollektorkreis sowie einem Widerstand R^ als Basiswiderstand. An einer Klemme 36' ist der Stufe eine Betriebsspannung zuführbar.

Gemäß den Fig. 11 und 12 ist auch hier die integrierte Struktur durch ein p-Substrat 30, einen buried layer-Bereich 31 sowie eine von Oxidisolationswänden 37 und einer p--Zone 36 isolierte Isolationswanne 35 gebildet. Der Transistor T₂ wird durch die n-lsolationswanne 35 als Kollektor, eine p-Zone 34 als Basis mit einer ρ+ -Basisanschlußzone 34' sowie η ⁺ -Zonen 32 und 33 als Emitter gebildet.

Bei dieser Ausführungsform weist die p-Zone 36 eine Kontaktanschlußzone 36' auf. Somit bildet die Zone 36 den Widerstand Rib zwischen Basis 34 des Transistors T₂ und dem Anschluß 36'. Der pn-übergang zwischen der p--Zone 36 und dem buried layer-Bereich 31 bildet die Diode Chu welcher der Bahnwiderstand des buried layer-Bereichs 31 als Widerstand /?ji in Reihe liegt.

Hierzu 3 Blatt Zeichnungen

Claims

Patenunsprüche:

1. Integrierte Halbleiter-Schaltungsanordnung mit einem Substrat des einen Leitungstyps und einer auf dem Substrat vorgesehenen epitaktischen Schicht des anderen Leitungstyps, in der Halbleiterschaltungselemente wie beispielsweise Transistoren ausgebildet sind, mit für die Halbleiterschaltungselemente vorgesehenen Isolationswannen, welche zwischen Substrat und epitaktischer Schicht durch einen pn-Obergang begrenzt sind und senkrecht zu der Grenzfläche durch sich durch die epitaktische Schicht bis zum Substrat erstreckende Oxidwände voneinander isoliert sind, und mit die Isolationswannen umgebenden, an die isolierenden Oxidwände angrenzenden Zonen des einen Leitungstyps, welche sich von der Oberfläche durch die epitaktische Schicht hindurch bis zum Substrat erstrecken, dadurch gekennzeichnet, daß die an die isolierenden Oxidwände (14, 26, 37) angrenzenden Zonen (13, 25, 36) in der Schaltungsanordnung als ohmsche Widerstandselemente dienen.

2. Integrierte Halbleiter-Schaltungsanordnung nach Anspruch 1 mit einem in einer Isolationswanne vorgesehenen Planartransistor, dadurch gekennzeichnet, daß eine an eine Oxidwand (26) angrenzende Zone (25) einerseits mit der Basis (23) des Transistors (22; 23, 23'; 24, 24') und andererseits mit dem Substrat (20) elektrisch in Verbindung steht und damit einen Basisableitwiderstand (R25) für den Transistor bildet ( F i g. 7 bis 9).

3. Integrierte Halbleiter-Schaltungsanordnung nach Anspruch 1 mit einem in einer Isolationswanne vorgesehenen Mehremitter-Planartransistor, dadurch gekennzeichnet, daß eine an eine Oxidwand (37) angrenzende Zone (36) mit der Basis (34) des Transistors (32,33; 34,34'; 31,35,35') in Verbindung steht und daß das Substrat (30) durch einen buried layer-Bereich (31) abgeschirmt ist, wobei diese Zone (36) einen Basiswiderstand (Ry,) für den Transistor und der pn-übergang zwischen dieser Zone (36) und dem buried layer-Bereich (31) sowie dessen Bahnwiderstand ein am Kollektor (35; 35') liegendes Reihenglied aus einer Diode (Eh\) und einem Widerstand (7?₃₁) bilden (F i g. 10 bis 12).