JPH03133180A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03133180A JPH03133180A JP1270418A JP27041889A JPH03133180A JP H03133180 A JPH03133180 A JP H03133180A JP 1270418 A JP1270418 A JP 1270418A JP 27041889 A JP27041889 A JP 27041889A JP H03133180 A JPH03133180 A JP H03133180A
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- JP
- Japan
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- gate
- diffusion layer
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- type diffusion
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体装置、特に縦型二重拡散MOSトラン
ジスタにおいて、オン抵抗の低減を実現する構造に関す
る。
ジスタにおいて、オン抵抗の低減を実現する構造に関す
る。
(従来の技術)
第3図は従来の縦型二重拡散NチャネルMOSトランジ
スタの構造を示している。第3図において、1はN−型
エピタキシャル層、2はP−型拡散層、3はN0型拡散
層である。上記従来の縦型二重拡散NチャネルMOSト
ランジスタにおけるオン抵抗(以下、RoHと記す)は
、第4図に示す如く、以下の4種類の成分に分類される
ことが明らかにされている。
スタの構造を示している。第3図において、1はN−型
エピタキシャル層、2はP−型拡散層、3はN0型拡散
層である。上記従来の縦型二重拡散NチャネルMOSト
ランジスタにおけるオン抵抗(以下、RoHと記す)は
、第4図に示す如く、以下の4種類の成分に分類される
ことが明らかにされている。
■ N9拡散層(ソース領域)の抵抗成分(以下、R8
と記す)4゜ ■ P−拡散層(ゲート領域)のチャネル抵抗成分(以
下、Rchと記す)5゜ ■ P−型拡散層間のN−型エピタキシャル層抵抗骨(
ドレイン領域)(以下、Rjと記す)6゜■ N−エビ
タタキシャル層(ドレイン領域)の抵抗成分(以下、R
oと記す)7゜ 従って、Rooは次式のように表現することができる。
と記す)4゜ ■ P−拡散層(ゲート領域)のチャネル抵抗成分(以
下、Rchと記す)5゜ ■ P−型拡散層間のN−型エピタキシャル層抵抗骨(
ドレイン領域)(以下、Rjと記す)6゜■ N−エビ
タタキシャル層(ドレイン領域)の抵抗成分(以下、R
oと記す)7゜ 従って、Rooは次式のように表現することができる。
Rox=Rg+Rch+R1+R。
ここで、R3は第1導電型拡散層と第2導電型拡散層と
の間に印加されるPN接合逆方向バイアスによって生じ
た空乏層の広がりと、第1導電型拡散層比抵抗によって
決定される(接合型FETチャネル抵抗と同一原理)。
の間に印加されるPN接合逆方向バイアスによって生じ
た空乏層の広がりと、第1導電型拡散層比抵抗によって
決定される(接合型FETチャネル抵抗と同一原理)。
(発明が解決しようとする課題)
しかしながら、上記従来の縦型二重拡散NチャネルMO
Sトランジスタは、ROMを低減させるためにパターン
の微細化によりRchとR6の低減が行われているが、
R,の低減は非常に困難な問題があった。
Sトランジスタは、ROMを低減させるためにパターン
の微細化によりRchとR6の低減が行われているが、
R,の低減は非常に困難な問題があった。
本発明は上記従来の問題を解決するものであり、縦型二
重拡散MOSトランジスタのオン抵抗(R1)の低減を
可能にする構造を提供することを目的とするものである
。
重拡散MOSトランジスタのオン抵抗(R1)の低減を
可能にする構造を提供することを目的とするものである
。
(課題を解決するための手段)
本発明は上記目的を達成するために、第1導電型半導体
に第2導電型不純物を拡散し、さらに第2導電型拡散層
内に第1導電型不純物を拡散し、第2導電型拡散層間の
第1導電型拡散層内にさらに高濃度の第1導電型不純物
を拡散する構造にしたものである。
に第2導電型不純物を拡散し、さらに第2導電型拡散層
内に第1導電型不純物を拡散し、第2導電型拡散層間の
第1導電型拡散層内にさらに高濃度の第1導電型不純物
を拡散する構造にしたものである。
(作 用)
上記構造をとることにより、ゲート領域間の抵抗成分R
Jを低減することができ、その結果縦型二重拡散MOS
トランジスタのオン抵抗を低減することができる。
Jを低減することができ、その結果縦型二重拡散MOS
トランジスタのオン抵抗を低減することができる。
(実施例)
第1図は本発明の一実施例における縦型二重拡散Nチャ
ネルMOSトランジスタの構造を示している。第1図に
おいて、1はN−型エピタキシャ層であってドレインを
、2はP−型拡散層であってゲートを、3はN0型拡散
層でソースを、8はN0拡散層であってR,低減のため
の拡散層である。
ネルMOSトランジスタの構造を示している。第1図に
おいて、1はN−型エピタキシャ層であってドレインを
、2はP−型拡散層であってゲートを、3はN0型拡散
層でソースを、8はN0拡散層であってR,低減のため
の拡散層である。
縦型Nチャネル二重拡散MoSトランジスタは、ソース
・ゲートを零電位(グランド電位)、ドレインをプラス
電位に設定して使用する。従って、ドレイン・ゲート間
はPN接合の逆バイアス状態になり、ドレイン領域中、
ゲート領域中に空乏層が広がる。第2図は本発明の一実
施例における空乏層の広がりを示している。なお、第5
図には従来例でのバイアス印加状態における空乏層の広
がりを示している。
・ゲートを零電位(グランド電位)、ドレインをプラス
電位に設定して使用する。従って、ドレイン・ゲート間
はPN接合の逆バイアス状態になり、ドレイン領域中、
ゲート領域中に空乏層が広がる。第2図は本発明の一実
施例における空乏層の広がりを示している。なお、第5
図には従来例でのバイアス印加状態における空乏層の広
がりを示している。
P−型拡散層間のN−型エピタキシャル層抵抗成分(R
J)6は、ゲート領域(第2図及び第5図中のP−型拡
散層2)間の空乏層9を除いた部分のN型領域(第2図
におけるN0型拡散M8、第5図におけるN−型エピタ
キシャル層1)の抵抗値である。
J)6は、ゲート領域(第2図及び第5図中のP−型拡
散層2)間の空乏層9を除いた部分のN型領域(第2図
におけるN0型拡散M8、第5図におけるN−型エピタ
キシャル層1)の抵抗値である。
従って、空乏層9の広がりが少ない程、また、N型領域
(第2図中のN0型拡散層8.第5図中のN−型エピタ
キシャル層1)の比抵抗が低い程R3は小さくなる。
(第2図中のN0型拡散層8.第5図中のN−型エピタ
キシャル層1)の比抵抗が低い程R3は小さくなる。
本発明においては、ゲート領域間のN型エピタキシャル
領域(第2図中のN−型エピタキシャル層1)に、さら
にN0拡散層(第2図のN0型拡散層8)を設けること
により、ゲート領域間の空乏層の広がりが少なくなり、
かつ、ゲート領域間N拡散層の比抵抗が小さくなるため
R1を減少させることができる。
領域(第2図中のN−型エピタキシャル層1)に、さら
にN0拡散層(第2図のN0型拡散層8)を設けること
により、ゲート領域間の空乏層の広がりが少なくなり、
かつ、ゲート領域間N拡散層の比抵抗が小さくなるため
R1を減少させることができる。
(発明の効果)
本発明は上記実施例から明らかなように、従来の構造で
はゲート領域間の抵抗成分(R1)を低減することが困
難であったのが、本発明の構造によりゲート領域間の抵
抗成分(R1)の低減が可能となり、従って、縦型二重
拡散MOSトランジスタのオン抵抗(ROll)低減に
大きな効果を有する。
はゲート領域間の抵抗成分(R1)を低減することが困
難であったのが、本発明の構造によりゲート領域間の抵
抗成分(R1)の低減が可能となり、従って、縦型二重
拡散MOSトランジスタのオン抵抗(ROll)低減に
大きな効果を有する。
第1図は本発明の一実施例における縦型二重拡散Nチャ
ネルMOSトランジスタの構造図、第2図は本発明の一
実施例におけるバイアス電圧印加時の空乏層の広がりを
示した概念図、第3図は従来の縦型二重拡散Nチャネル
MOSトランジスタの構造図、第4図は従来例の縦型二
重拡散NチャネルMOSトランジスタのオン抵抗成分を
示す図。 第5図は従来例におけるバイアス電圧印加時の空乏層の
広がりを示した概念図である。 1 ・・・N−型エピタキシャル層、 2 ・・・P−
型拡散層、 3,8 ・・・N0型拡散層、4 ・・・
N9型拡散層抵抗成分(R5)、 5・・・P−型拡散
層チャネル抵抗成分(Rch)、6 ・・・P−型拡散
層間のN−型エピタキシャル層(R+)、 7 ・・・
N−型エピタキシャル層抵抗成分(R6)、 8・・・
N′型型数散層9 ・・・空乏層。
ネルMOSトランジスタの構造図、第2図は本発明の一
実施例におけるバイアス電圧印加時の空乏層の広がりを
示した概念図、第3図は従来の縦型二重拡散Nチャネル
MOSトランジスタの構造図、第4図は従来例の縦型二
重拡散NチャネルMOSトランジスタのオン抵抗成分を
示す図。 第5図は従来例におけるバイアス電圧印加時の空乏層の
広がりを示した概念図である。 1 ・・・N−型エピタキシャル層、 2 ・・・P−
型拡散層、 3,8 ・・・N0型拡散層、4 ・・・
N9型拡散層抵抗成分(R5)、 5・・・P−型拡散
層チャネル抵抗成分(Rch)、6 ・・・P−型拡散
層間のN−型エピタキシャル層(R+)、 7 ・・・
N−型エピタキシャル層抵抗成分(R6)、 8・・・
N′型型数散層9 ・・・空乏層。
Claims (1)
- 第1導電型半導体に、第2導電型不純物を拡散し、さ
らに第2導電型拡散層内に、第1導電型不純物を拡散し
、第2導電型拡散層間の第1導電型拡散層内に、さらに
高濃度の第1導電型不純物を拡散する構造を持つことを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1270418A JPH03133180A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1270418A JPH03133180A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03133180A true JPH03133180A (ja) | 1991-06-06 |
Family
ID=17485994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1270418A Pending JPH03133180A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03133180A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005578A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
CN109119482A (zh) * | 2018-09-14 | 2019-01-01 | 深圳市心版图科技有限公司 | 一种场效应管及其制作方法 |
CN109119342A (zh) * | 2018-09-14 | 2019-01-01 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
CN109148305A (zh) * | 2018-09-13 | 2019-01-04 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
CN109192665A (zh) * | 2018-09-14 | 2019-01-11 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
CN109192666A (zh) * | 2018-09-14 | 2019-01-11 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
CN109273522A (zh) * | 2018-09-14 | 2019-01-25 | 深圳市心版图科技有限公司 | 一种场效应管及其制作方法 |
-
1989
- 1989-10-19 JP JP1270418A patent/JPH03133180A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005578A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
CN109148305A (zh) * | 2018-09-13 | 2019-01-04 | 深圳市心版图科技有限公司 | 一种功率器件及其制备方法 |
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