CN100472735C - 横向耗尽结构的场效应晶体管 - Google Patents
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Abstract
揭示了一种场效应晶体管器件及其制作方法。该器件包括从半导体基片主表面伸入半导体基片预定深度的条形槽，该条形槽包含的第二导电类型半导体材料在与半导体基片形成的界面形成一个PN结。
Description
技术领域
本发明的实施例涉及MOSFET(金属氧化物半导体场效应晶体管)器件等场效应晶体管及其制作方法。
背景技术
功率MOSFET器件是众所周知的，并已应用于许多场合，示例性应用包括汽车电子设备、便携电子设备、电源与电信设备。功率MOSFET器件的一个主要电学特性是其漏源通态电阻(RDS(on))，定义为漏电流遇到总电阻，正比于MOSFET导通时的功率耗用量。在垂向功率MOSFET器件中，该总电阻包括若干电阻分量，包括反向沟道电阻(沟道电阻)、启动基片电阻、外延部电阻和其它电阻。外延部一般为层的形式，可称作“外延层”。通过减小一个或多个这类MOSFET器件分量电阻，可降低MOSFET器件中的RDS(on).
希望降低RDS(on)，例如降低MOSFET器件的RDS(on)可减少其功耗，还可削减浪费的热耗散。降低MOSFET器件的RDS(on)最好不有害地影响其它MOSRFT特性，诸如该器件的最大击穿电压(BVDSS)。在最大击穿电压下，MOSFET中反偏置的外延层/井二极管击穿，导致大量不受控的电流在源漏间流动。
还希望尽量增大MOSFET器件的击穿电压而不增大RDS(on)。例如通过增大外延层电阻率或增加外延层厚度，就能增大MOSFET器件的击穿电压，但增大外延层厚度或外延层电阻率会不希望地增大RDS(on)。
希望提供一种击穿电压高而RDS(on)低的MOSFET器件。本发明的实施例解决了此类问题。
发明内容
本发明诸实施例针对MOSFET器件与制造方法。MOSFET器件具有低的RDS(on)与高的击穿电压，如按目前的技术水平，在本发明的实施例中，与普通的200伏N的沟槽MOSFET相比，示例的200伏N沟槽MOSFET的RDS(on)可减小80％，同时保持高的击穿电压。
本发明一个实施例涉及一种场效应晶体管器件，包括：具有主表面和漏区的第一导电类型半导体基片；形成在半导体基片里表的第二导电类型井区；形成在井区里的第一导电类型源区；形成在源区附近的沟槽栅极；和从半导体基片主表面伸入半导体基片预定深度的条形槽。条形槽包含第二导电类型的半导体材料，在与半导体基片形成的界面形成PN结。
本发明另一实施例涉及形成场效应晶体管器件的方法，包括：在第一导电类型的半导体基片中形成第二导电类型井区，半导体基片具有主表面与漏区；在井区内形成第一导电类型的源区；在源区附近形成沟槽栅极；形成从半导体基片主表面伸入半导体基片预定深度的条形槽；和在条形槽内淀积第二导电类型的半导体材料。
本发明再一实施例涉及形成场效应晶体管器件的方法，包括：a)在具有主表面和漏区的第一导电类型的半导体基片内形成第二导电类型井区；b)在井区内形成第一导电类型源区；c)在源区附近形成栅极；d)形成从半导体基片主表面伸入半导体基片预定深度的条形槽；和e)在条形槽内淀积第二导电类型的半导体材料，其中步骤a)～c)中至少有一个再现在步骤e)之后。
根据本发明的一种场效应晶体管，其特征在于，包括：半导体基片，其包括第一导电类型的漏区、在所述漏区上的第一导电类型的外延层、以及在所述外延层中的第二导电类型的井区，所述外延层包括第一区，第一区的顶部和井区交界，而其底部和漏区交界；分别通过井区延伸并在第一区上半部分内终止的多个栅极沟槽；在井区上半部分中的第一导电类型的多个源区，所述多个源区位于多个栅极沟槽的侧部；及分别通过井区延伸并在第一区的下半部分内终止的多个条形槽，每个条形槽被第二导电类型半导体材料填充，从而使得：(i)填充了的条形槽与井区一同形成第二导电类型的连续区域，并且(ii)第二导电类型的半导体材料与第一区形成PN结。
根据本发明的一种场效应晶体管，其特征在于，包括：半导体基片，其包括第一导电类型的漏区、在所述漏区上的第一导电类型的外延层、以及在所述外延层中的第二导电类型的井区，所述外延层包括第一区，第一区的顶部和井区交界，而其底部和漏区交界；在井区中第一导电类型的源区；邻近源区的栅极沟槽；及条形槽，其通过井区延伸并在第一区中终止，条形槽包含与第一区形成PN结的第二导电类型的半导体材料，其中条形槽内衬有所述第二导电类型的半导体材料且条形槽的剩余部分由电介质材料填充。
根据本发明的一种形成具有在漏区上延伸的外延层的场效应晶体管的方法，其特征在于，包括：在外延层中形成第二导电类型的井区，从而使得外延层的一下部区域的顶部和井区交界，而外延层的下部区域的底部和漏区交界；在井区中形成第一导电类型的源区；形成延伸通过井区并在外延层的下部区域中终止的栅极沟槽；形成延伸通过井区并在所述外延层的下部区域的下半部分中终止的条形槽；以及在条形槽中形成第二导电类型的半导体材料。
根据本发明的一种形成具有在漏区上延伸的外延层的场效应晶体管的方法，其特征在于，包括：在外延层中形成井区，从而使得外延层中的下部区域的顶部和井区交界，所述井区为第二导电类型且具有上表面和下表面；形成延伸到外延层的下部区域中直至井区下表面以下的深度的多个栅极沟槽；形成延伸通过井区并在漂移区的下半部分内终止的多个条形槽，所述多个条形槽在一个或多个栅极沟槽的侧面隔开；且采用第二导电类型的半导体材料至少部分地填充多个条形槽，使得第二导电类型的半导体材料和外延层的下部区域形成PN结。
下面参照附图详述本发明诸实施例。
附图说明
图1(a)～1(f)示出普通垂向沟槽MOSFET器件的示意截面图，这些图表明，当施加增大的反偏压时，垂向扩展耗尽区。
图2(a)～2(f)示出本发明一实施例的垂向沟槽MOSFET器件的示意截面图，这些图表明，当施加增大的反偏压时，水平扩展耗尽区。
图3(a)～3(f)示出本发明一实施例的垂向沟槽MOSFET器件的示意截面图，这些图表明，当施加增大的反偏压时，水平扩展耗尽区。
图4是一条形图，示出击穿电压额定值不同的各种MOSFET器件中组成RDS(on)的诸电阻分量。
图5是本发明一实施例的沟槽MOSFET器件的曲线图，对具有反向伏安曲线的普通沟槽MOSFET器件比较了反向伏安曲线。
图6是具有不同P条深度的沟槽MOSFET器件的曲线图，示出了反向伏安曲线，曲线示出改变P条深度对BVDSS的作用。
图7是具有不同P条宽度的沟槽MOSFET器件的曲线图，示出了反向伏安曲线，曲线示出改变P条宽度对BVDSS的作用。
图8(a)～8(d)是截面图，示出本发明一实施例形成MOSFET器件的方法。
图8(e)示出MOSFET器件的截面图，其中条具有P衬里与介质内部分。
具体实施方式
发明人发现，为增大MOSFET击穿电压额定值，MOSFET中外延层的电阻变成越来越主要的RDS(on)分量，如计算机模拟指出，对于30伏的N沟槽MOSFET器件，外延层电阻约占特定RDS(on)的30％或以上。在MOSFET器件另一例中，对于200伏N沟槽MOSFET器件，外延层电阻占总特定RDS(on)的75～90％。因而尤其对较高电压应用而言，希望减小外延层电阻，从而减小相应MOSFET器件的RDS(on)。减小RDS(on)最好不劣化MOSFET器件的击穿电压特性。
为示明本发明的实施例，准备了许多数字实例。应该理解，这里提供的数字实例诸如击穿电压、RDS(on)等，只用于示例目的。应用中的各种数值可以明显地或不明显地变化，视所用的特定半导体制造工艺尤其是半导体工艺将来的发展而定。
在正常操作状态下，在外延层与同外延层相反导电类型的井区之间的结处形成耗尽区，得出沟槽或平面DMODFET(双扩散型金属氧化物半导体场效应晶体管)的最大击穿电压(BVDSS)。在结两端加上反偏压而形成该耗尽区。在击穿电压下，反偏置的外延层/井二极管击穿，大量电流开始流动。栅源短接时，电流在源漏间通过雪崩倍增过程流动。
可参照图1(a)～1(f)描述在常规沟槽MOSFET器件中形成耗尽区，这些图示出普通垂直沟槽MOSFET器件的示意截面图，各个截面图都示出半导体基片29主表面的多种栅结构45。半导体基片29包括N-外延层32和漏区31。图(a)中，示出了N+源区、P-井和P+体区。为了清楚地示出水平耗尽效应，图1(b)～1(f)、2(a)～2(f)和3(a)～3(f)未示出N+源区与P+体区。
在该实例中，N-外延层32的电阻率为5.0Ω-cm，外延层掺杂浓度Na(epi)为1×1015cm-3，N-外延层32的厚度为20微米。该器件还具有16.5微米的“有效”外延层厚度(有时称为“有效外延”)，它是在加以考虑了从N+漏区31向上扩散的原子并在半导体基片29中形成了掺杂区等区域(如P-井)以后的外延层厚度。例如，有效外延层厚度可能基本上等于P+体或P-井底部与N-外延层32中从N+基片31向上扩散施主的终点间的距离。器件的有效外延层还可包括该器件的漂移区。
图1(a)～1(f)还示出了施加不同反偏压时建立的最大电场(Emax)。如图所示，增大反偏压时，也提高了Emax。对于给定的掺杂浓度，若Emax超过临界电场，就出现雪崩击穿，因此希望Emax小于该临界电场。
图1(a)～1(f)分别示出对普通沟槽MOSFET器件施加0伏、10伏、50伏、100伏、200伏和250伏增大的反偏压时耗尽区50扩展的情况。如图所示，施加更大的反偏压时，耗尽区50沿P-井/外延层界面到N+漏区31的方向“垂直地”扩展。在普通沟槽MOSFET器件中，这种耗尽区垂向生长迫使在较低RDS(on)与较高BVDSS之间采取折衷。
本发明提供一种改进的MOSFET器件，其中在施加较高反偏压时，耗尽区先“水平地”扩展。在本发明诸实施例中，在半导体基片内形成若干附加的(较佳为深度的)沟槽，这些深沟槽最终用于形成条，从而引起水平扩展耗尽区的形成。这些条包括导电类型与外延层相对的材料，例如条包括P型材料(如P、P+或P-硅)，而外延层包括N型材料。各根条出现在相邻的栅结构之间，可从半导体基片主表面伸入外延层。条还可伸入外延层任何合适的距离，如在有些实施例中，条一直延伸到外延层/漏区界面。有了条就可使用电阻更低的外延层而不超出临界电场。如下面要详述的，能减小RDS(on)而不有害地影响击穿电压等其它MOSFET器件特性。
图2(a)～2(f)示出本发明一实施例，图中示出施加更大反偏压时耗尽区的扩展情况。图2(a)～2(f)所示实例中施加的栅偏压为0伏、1伏、2伏、10伏、200伏和250伏。像图1(a)～1(f)的普通沟槽MOSFET器件一样，图2(a)～2(f)的各截面包括多个槽栅结构45与N-外延层32，后者在半导体基片29中。
但在图2(a)～2(f)中，导电类型与N-外延层32相对的多根沟槽成形条35(如P条)分别置于相邻栅结构45之间。本例中，条35包括P型材料。如图2(a)～2(c)所示，施加更大反偏压时，耗尽区50首先“水平地”扩展离开条35两侧。当耗尽区32从相邻的条35侧面扩展时，相邻条35之间的区域被迅速地耗尽了电荷载流子。在相邻条35之间的区域耗尽电荷载流子后，耗尽区50沿条35两端朝N+漏区31的方向垂直地扩展。本例的外延层32被耗尽的电荷载流子比起初以“垂直”方式(如图1(a)～1(f)所示)出现耗尽时要快得多。如图2(c)(反偏压＝2伏)和图1(e)(反偏压＝200伏)所示，耗尽区50在面积上类似于小得多的施加电压(2伏比200伏)。
图3(a)～3(f)示出本发明另一实施的另一MOSFET器件的截面，图中相同的元件由同样的标号指示。但与前面诸图描述的MOSFET器件不一样，图3(a)～3(f)所示的MOSFET器件里的外延层50，电阻率为0.6Ω-cm，掺杂浓度为1×1016cm-3，厚度为16微米，有效外延层厚度为12.5微米。
图3(a)～3(f)分表示出耗尽区50在反偏压为0伏、10伏、50伏、100伏、200伏和250伏时的变化。像2(a)～2(f)的MOSFET器件实施例一样，当施加更高反偏压时，耗尽区50起初“水平地”扩展。同样在该例中，对所述的掺杂浓度而言，在各施加的反偏压下的最大电场(Emax)不超过雪崩击穿的临界电场。因此，应用更薄和更低的电阻率，可得到高击穿电压(如250伏)。更薄更低的电阻率外延层有利于形成更低电阻外延层，因而减小了RDS(on)值。调整条35的尺度与掺杂程度，可平衡条内总电荷与外延层耗尽区50内的总电荷。
如上所述，随着MOSFET器件击穿电压额定值增大，外延层电阻成为总特定RDS(on)中明显增大的分量。例如，图4的条形图示出若干击穿电压额定值不同的N沟道MOSFET器件RDS(on)的某些分量，条(a)代表控制N沟道30伏MOSFET器件在500A下的RDS(on)，条(b)～(f)指击穿电压各为60、80、100、150与200伏的普通沟槽N沟道MOSFET器件。在图4中可看出，击穿电压增大时，外延层电阻对RDS(on)的影响更大，如在普通200伏N沟道MOSFET器件实例中，外延层电阻占总特定RDS(on)的90％以上。反之，在30伏N沟道MOSFET实例中，外延层电阻对RDS(on)的影响小得多。
在本发明诸实施例中，外延层中加入沟槽条可减小外延层电阻，与同样击穿电压额定值的同类普通MOSFET器件相比，这样就减小了RDS(on)。例如，图4的条(g)示出对本发明一实施例的沟槽MOSFET器件的改进。如图所示，当在MOSFET器件中使用与外延层相对导电率的沟槽条时，可明显减小外延层电阻。如条(g)所示，200伏沟槽N沟道MOSFET器件的总特定RDS(on)小于1.4毫Ω-cm2。与之相对照，它相对导电率条的普通200伏N沟道槽MOSFET，总特定RDS(on)为7.5毫Ω-cm2。因此，与普通沟槽MOSFET器件相比，本发明这些实施例RDS(on)可减小5倍以上。
图5～11示出本发明诸实施例的MOSEFT器件的反向伏安曲线图。
图5的曲线示出普通沟槽MOSEFT器件和本发明一实施例MOSEFT器件的反向伏安曲线。图5示出两个无P-条的MOSEFT器件的伏安曲线500、502。第一曲线500为外延层电阻为0.8毫Ω-cm、外延层厚度为15微米的MOSEFT器件，第二曲线502是外延层电阻率为4.6毫Ω-cm、外延层厚度为19.5微米的MOSEFT器件。预计外延层较厚、电阻较高的MOSEFT器件具有更高的击穿电压。
图5还示出本发明一实施例的伏安曲线504。该例的外延层电阻为0.8毫Ω-cm，外延层厚度为15微米，P-条深12微米。如伏安曲线504所示，该器件实施例具有较薄的外延层电阻率(因而低的RDS(on))。而且击穿电压近220伏，与电阻更大且更厚的延层厚的普通MOSEFT器件的击穿电压相当。
图6示出本发明诸实施例中MOSEFT器件的反向伏安曲线，表明改变P-条深度对BVDSS的影响。这些器件的外延层电阻为0.8毫Ω-cm，厚13微米，P-条宽1.0微米。P-的掺杂浓度为2.2×1016cm-3，P-条深度各为8、10、12微米。这些变型的伏安曲线表明，增大P-条深度可提高击穿电压。
图7示出本发明诸实施例中MOSFET器件的反向伏安曲线，表示P-条宽度变化对BVDSS的影响。本例器件中，外延层的电阻为0.8Ω-cm，厚13微米。P-条深10微米，P-条掺杂浓度为2.2×1016cm-3。图中示出了P-条宽0.8、1.0、与1.2微米的伏安曲线，表明在P-条宽为1微米，击穿电压较高。
本发明诸实施例能应用于沟槽与平面两种MOSFET工艺，但优选沟槽MOSFET器件，因其占用空间小于平面MOSFET器件。在任一种情况中，在有些实施例中，器件的击穿电压为100～400伏。出于示例目的，下面按沟槽栅工艺描述本发明MOSFET器件的制造方法。
图8(d)示出本发明一实施例中功率沟槽MOSFET器件的详图。该器件的半导体基片具有漏区31及其附近的N-外延部32，基片29可包括任一合适的半导体材料，包括Si、GaAs等。该器件的漂移区出现在半导体基片29的外延部32里。多个栅结构45接近半导体基片29的主表面时，各栅结构45包括栅极43和位于其上的介质层44。半导体基片29上形成多个N+源区36，各N+源区36邻近栅结构45之一并形成多个P-井区34内，而后者也形成在半导体基片29内。各P-井区34邻近栅结构45之一。半导体基片29的主表面28上有源区36的触点41，它包括铝等金属。为清楚起见，图8(d)未示出可能出现在MOSFET器件里的其它元件(如钝化层)。
在图8(d)中，半导体基片29中有沟槽P-条35。在栅结构45形成栅结构阵列45时，多根P-条35各自位于相邻的栅结构45之间。图8(d)的P-条35位于相邻的栅结构45之间。如图所示，P-条35通常垂直，一般定向成垂直于半导体基片29的定向，并通过栅结构45伸透大部分N-外延部32。本例中，N-外延部32围绕P-条35的低部与两侧，P-条35的两侧与下面的掺杂浓度相似。较佳地，P-条35通常具有平行的侧壁和平坦的低部。若侧壁平行，薄的P-条35就位于相邻的栅结构45之间。栅结构45之间的节距减至最小。使MOSFET阵列的尺寸缩小。在本发明诸实施例中，栅结构45(或栅极)的节距小于10微米(如4～6微米)。P-条35的宽度小于2或3微米(如1～2微米)。
在本发明诸实施例中，条形槽可填充或内衬有与半导体基片中外延部相对掺杂的材料。这个实施例示于图8(e)，下面加以详述。若该条衬有导电类型与外延部相对的材料，它就包括内介质部和导电类型与外延部相对的外半导体层，例如前者包括二氧化硅或空气，后者包括P或N型外延硅。
出现的掺杂条还可用作粗主体来改善形成器件的坚固性，如像外延层内有P型粗重体一样，有穿透外延层的P-条可稳定器件的电压变化，从而提高了器件的可靠性。
可参照图8(a)～8(d)描述形成本发明功率沟槽MOSFET器件的合适方法。
参照图8(a)，准备一包括半导体基片29的结构。半导体基片29包括N+漏31和N-外延部32。在半导体基片29的主表面28附近形成栅槽30，这些栅槽可用例如本领域已知的各向异性蚀刻法形成。栅槽30形成后，在其内用本领域已知的方法形成栅结构45，各栅结构45包括介质层44和栅极43，栅极43包括多晶硅，介质层44包括二氧化硅。
在形成栅结构45的前后，可在半导体基片29内形成源区、井区和其它结构。参照图8(b)，先在半导体基片29内形成P-井区34，再形成N+源区36，这些区域可用普通的离子注入或扩散工艺形成。本例中，在形成栅结构45后再形成这些掺杂区。
在诸实施例中，形成了源区、井区和/或栅结构后，在半导体基片29内形成一条或多条条形槽30，如在形成了P-井区34、N+源区36和栅结构45后，如用各向异性蚀刻工艺形成图8(c)的条形槽30。形成的条形槽30从半导体基片29的主表面28延伸，通过栅结构45延伸任一合适的距离到达外延部32与漏区31间的界面。较佳地，条形槽30(和置于其内的条材料)端接的深度介于N-外延部32厚度的一半与整个厚度之间，如条形槽30伸到外延部32与漏区31之间的界面。
条形槽30形成后，如图8(d)所示，在其内形成条35，它包括第二导电类型的材料。在本发明诸实施例中，第二导电类型材料是一种外延材料，诸如外延P型硅(如P、P+、P-硅)。条形槽用任何合适的方法填充，包括选择性外延生长(SEG)工艺，例如用原位掺杂的外延硅填充条形槽30。
第二导电类型材料可以如图8(d)那样全部填满条形槽30，或像图8(e)那样镶衬条形槽35。在图8(e)中，相同的标号指示与图8(d)中同样的元件。但在该例中，条35包括P-层35(a)和内介质材料35(b)，先在形成的条形槽内淀积P-层35(a)，再淀积介质材料35(b)以填充P-层35(a)形成的腔。或者，通过使P-层35(a)氧化而形成内介质材料，该介质材料35(b)包括二氧化硅等材料或空气。
如上所述，最好在形成了源区36、栅结构45和井区34中至少一个以后，再形成条形槽30和第二导电类型的条35。通过在形成这些器件元件后形成条35，后者就不经历形成栅结构45或P-井区34所用的高温处理，例如形成P-井区所用的高温处理(如离子注入、高温驱动)可能在高温下(如大于1100℃)长达1～3小时。另一方面，在半导体基片29中形成P-条35并不有害地影响先前形成的栅结构45、P-井区34或N+源区36。在形成P-条35之前形成这些器件元件，减少了外延层内P-条35因持久的高温处理而扩散失去其形状的可能性。若出现这种情况，则P-条35的宽度沿P-条35可能不均匀，会降低形成器件的有效性，例如掺杂物会从横向放大的P-条35扩散入MOSFET器件的沟道区，影响该器件的阈压特性。而且，较宽的P-条导致较大的栅结构45节距，因而增大了相应栅结构阵列45的尺寸。
P-条35形成后，可淀积附加材料层，包括金属接触层41和钝化层(未示出)。这些附加层可用本领域已知的任何合适方法形成。
虽然图示并描述了若干特定实施例，但本发明的实施例不止这些，例如本发明诸实施例针对N型半导体，P-条等作了描述。应该理解，本发明不限于此，图示和描述的结构的掺杂极性可以相反。而且，虽已详述了P-条，但应明白，本发明诸实施例使用的条可以是P型或N型。条或其它器件元件也可具有任意合适的受主或施主浓度(如+、+ +、-、- -等)。
本文应用的诸术语与表达用来描述，并不用来限制，在使用这类术语与表达方面并不排斥图示和描述的同等特征或其部分，显然，各种修正都在发明权利要求范围内。而且，本发明任一实施例的任一或多个特征可与本发明任何其它实施例的任一或多个特征相结合而不违背本发明范围。
Claims (25)
1.一种场效应晶体管，其特征在于，包括：
半导体基片，其包括第一导电类型的漏区、在所述漏区上的第一导电类型的外延层、以及在所述外延层中的第二导电类型的井区，所述外延层包括第一区，第一区的顶部和井区交界，而其底部和漏区交界；
分别通过井区延伸并在第一区上半部分内终止的多个栅极沟槽；
在井区上半部分中的第一导电类型的多个源区，所述多个源区位于多个栅极沟槽的侧部；及
分别通过井区延伸并在第一区的下半部分内终止的多个条形槽，每个条形槽被第二导电类型半导体材料填充，从而使得：(i)填充了的条形槽与井区一同形成第二导电类型的连续区域，并且(ii)第二导电类型的半导体材料与第一区形成PN结。
2.如权利要求1所述的场效应晶体管，其特征在于，多个条形槽终止的深度靠近第一区的底表面。
3.如权利要求2所述的场效应晶体管，其特征在于，多个栅极沟槽终止于靠近第一区和井区间分界面的深度。
4.如权利要求1所述的场效应晶体管，其特征在于，多个栅极沟槽包括：
内衬在沟槽侧壁上的栅极介质；及
栅极电极，其包括至少部分填充栅极沟槽的多晶硅。
5.如权利要求1所述的场效应晶体管，其特征在于，所述漏区具有比所述外延层更高的杂质浓度。
6.如权利要求1所述的场效应晶体管，其特征在于，所述多个条形槽比栅极沟槽在第一区中延伸得更深。
7.如权利要求1所述的场效应晶体管，其特征在于，所述多个条形槽互相间隔，并延伸到第一区中一定深度，从而当在井区和第一区之间的结点上施加一反向电压时，使得包括那些在相邻的条形槽之间的第一区在内的整个第一区的大部分变为载流子耗尽状态。
8.如权利要求2所述的场效应晶体管，其特征在于，各个条形槽被第二导电类型半导体材料完全填充。
9.一种场效应晶体管，其特征在于，包括：
半导体基片，其包括第一导电类型的漏区、在所述漏区上的第一导电类型的外延层、以及在所述外延层中的第二导电类型的井区，所述外延层包括第一区，第一区的顶部和井区交界，而其底部和漏区交界；
在井区中第一导电类型的源区；
邻近源区的栅极沟槽；及
条形槽，其通过井区延伸并在第一区中终止，条形槽包含与第一区形成PN结的第二导电类型的半导体材料，其中条形槽内衬有所述第二导电类型的半导体材料且条形槽的剩余部分由电介质材料填充。
10.如权利要求9所述的场效应晶体管，其特征在于，所述栅极沟槽包括：
内衬在沟槽侧壁上的栅极介质；及
栅极电极，其包括至少部分填充栅极沟槽的多晶硅。
11.如权利要求9所述的场效应晶体管，其特征在于，外延层具有小于40微米的厚度。
12.如权利要求10所述的场效应晶体管，其特征在于，外延层具有小于14欧姆·厘米的电阻率。
13.一种形成具有在漏区上延伸的外延层的场效应晶体管的方法，其特征在于，包括：
在第一导电类型的外延层中形成第二导电类型的井区，从而使得外延层的一下部区域的顶部和井区交界，而外延层的下部区域的底部和漏区交界；
在井区中形成第一导电类型的源区；
形成延伸通过井区并在外延层的下部区域中终止的栅极沟槽；
形成延伸通过井区并在所述外延层的下部区域的下半部分中终止的条形槽；以及
在条形槽中形成第二导电类型的半导体材料。
14.如权利要求13所述的方法，其特征在于，在形成源区后形成条形槽。
15.如权利要求13所述的方法，其特征在于，第二导电类型的半导体材料包括外延硅。
16.如权利要求13所述的方法，其特征在于，在形成栅极沟槽、井区和源区后形成条形槽。
17.如权利要求13所述的方法，其特征在于，还包括：
在条形槽中形成电介质材料。
18.如权利要求13所述的方法，其特征在于，形成条形槽包括硅的各向异性蚀刻。
19.一种形成具有在漏区上延伸的外延层的场效应晶体管的方法，其特征在于，包括：
在第一导电类型的外延层中形成井区，从而使得外延层中的下部区域的顶部和井区交界，所述井区为第二导电类型且具有上表面和下表面；
形成延伸到外延层的下部区域中直至井区下表面以下的深度的多个栅极沟槽；
形成延伸通过井区并在下部区域的下半部分内终止的多个条形槽，所述多个条形槽在一个或多个栅极沟槽的侧面隔开；且
采用第二导电类型的半导体材料至少部分地填充多个条形槽，使得第二导电类型的半导体材料和外延层的下部区域形成PN结。
20.如权利要求19所述的方法，其特征在于，当场效应晶体管处于导通状态时，在外延层中延伸的多个条形槽平行于通过外延层的电流。
21.如权利要求19所述的方法，其特征在于，通过使用可选择的外延生长由第二导电类型半导体材料完全填充多个条形槽。
22.如权利要求19所述的方法，其特征在于，第二导电类型的半导体材料内衬多个条形槽的侧壁，所述方法还包括：
在多个条形槽中形成电介质材料，使得各个条形槽由第二导电类型半导体材料和电介质材料的组合完全填充。
23.如权利要求19所述的方法，其特征在于，在形成多个栅极沟槽和井区后形成多个条形槽。
24.如权利要求19所述的方法，其特征在于，还包括在井区中形成源区。
25.如权利要求19所述的方法，其特征在于，漏区具有比外延层更高的杂质浓度。
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